CN102369598B - 缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整 - Google Patents

缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整 Download PDF

Info

Publication number
CN102369598B
CN102369598B CN200980155188.4A CN200980155188A CN102369598B CN 102369598 B CN102369598 B CN 102369598B CN 200980155188 A CN200980155188 A CN 200980155188A CN 102369598 B CN102369598 B CN 102369598B
Authority
CN
China
Prior art keywords
stress
induced layer
transistor
layer
induced
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200980155188.4A
Other languages
English (en)
Other versions
CN102369598A (zh
Inventor
R·黎克特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of CN102369598A publication Critical patent/CN102369598A/zh
Application granted granted Critical
Publication of CN102369598B publication Critical patent/CN102369598B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

在精密的半导体装置(200)中，可在基本的晶体管装置(222)上方设置应力诱发材料(230，240)，而无须任何蚀刻控制或蚀刻终止材料，藉此有效地减少表面地貌(topography)，尤其是在包含紧密间隔的多晶硅线(222)的场区域上方。再者，可基于优越的表面地貌设置额外的应力诱发材料(235)，藉此在效能驱动晶体管组件(222P，222N)中设置高效率的应变诱发机制。

Description

缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整
技术领域
一般而言，本发明涉及集成电路的领域，尤其涉及场效晶体管以及形成在该等晶体管上方且用于在不同晶体管类型的沟道区域中产生不同类型的应变(different type of strain)的应力介电层(stressed dielectriclayer)的制造技术。
背景技术
集成电路典型上是由位在根据特定电路布局所给定的芯片面积上的大量电路组件所构成，其中，在复杂的电路中，该场效晶体管代表一种主导的电路组件。一般而言，目前对先进的半导体装置实施复数种制程技术，其中，对于以场效晶体管为基础的复杂电路系统(如微处理器、储存芯片及类似的电路系统)而言，由于以运作速度及/或功率消耗及/或成本效益的观点来看，CMOS技术是目前最有前途的其中一种方案。在利用CMOS技术制造复杂集成电路的期间，在包含结晶形半导体层的基板上形成有数百万个互补式晶体管(亦即，N沟道晶体管与P沟道晶体管)。场效晶体管(不论所考虑的是N沟道晶体管或P沟道晶体管)包括所谓的PN接面，该PN接面是由经高度掺杂的汲极和源极区域与布设于该汲极和源极区域之间经反向或弱掺杂的沟道区域的接口所形成。该沟道区域的导电性(亦即，导电沟道的电流驱动能力)是由形成在该沟道区域上方且由薄绝缘层(insulating layer)与该沟道区域分隔的闸极电极所控制。该沟道区域的导电性(在施加适当控制电压至该闸极电极而形成导电沟道之后)取决于掺杂浓度(dopant concentration、主要电荷载体的迁移率(mobility)以及(对于在晶体管宽度方向上所给定的沟道区域的延伸)该源极与汲极区域间的距离(亦称作沟道长度)。因此，结合能够在施加控制电压至该闸极电极之后迅速产生导电沟道的能力，该沟道区域的导电性实质上决定该MOS晶体管的效能。因此，沟道长度的缩减(以及与其相关联的沟道电阻电阻率下降)可为提升集成电路运作速度的主要设计准则。
然而，晶体管尺寸的缩减牵涉到多种议题，必须考量这多种议题以免过度抵销藉由稳定降低MOS晶体管的沟道长度所得到的优点。与闸极长度缩减有关的一种议题是发生所谓的短沟道效应，此效应可能降低沟道导电性的可控制性。然而，可藉由特定的设计技术来克服短沟道效应，其中一些特定的设计技术可藉由降低沟道导电性来达成，因而部份地抵销藉由缩减关键尺寸(critical dimension)所得到的优点。
鉴于上述情况，已经提出的方法不仅藉由缩减晶体管尺寸同时亦藉由在给定的沟道长度的沟道区域中增加电荷载体迁移率来加强晶体管组件装置效能，因而增进电流驱动能力及晶体管效能。举例而言，可例如藉由在该沟道区域中产生拉伸或压缩应变而改变该沟道区域的晶格结构，分别造成电子与电洞迁移率的改变。举例而言，在具有标准晶体组构的硅层的沟道区域中产生拉伸应变可增加电子迁移率，这样可接着直接转化为N型晶体管的导电性的对应增加。另一方面，该沟道区域中的压缩应变可增加电洞迁移率，因而提供增进P型晶体管效能的可能性。
在这方面，一种有效的方法是藉由调整形成在基本晶体管结构上方的介电层堆叠的应力特性而在不同晶体管组件的沟道区域内产生所欲的应力条件的技术。该介电层堆叠典型包括位于接近该晶体管的一层或多层介电层，且该等介电层亦可用于控制个别蚀刻制程，以形成连接至该闸极、汲极及源极端的接点开口。因此，可藉由个别调整这些介电层(亦可称作接触蚀刻终止层)的内部应力以及藉由在P沟道晶体管上方放置具有内部压缩应力的接触蚀刻终止层，同时在N沟道晶体管上方放置具有内部拉伸应变的接触蚀刻终止层来达到有效控制沟道区域中的机械应力(亦即，有效的应力工程)，藉此在个别沟道区域中分别产生压缩与拉伸应变。
该接触蚀刻终止层通常是藉由电浆辅助化学气相沉积(PECVD)制程形成在该晶体管上方(亦即，该闸极结构及该汲极与源极区域上方)，其中，因为氮化硅对于二氧化硅具有高度蚀刻选择性，为成熟的层间介电材料，故可采用氮化硅。再者，可沉积具有高内部应力(例如：高达2Giga Pascal(GPa)与明显更高的压缩应力以及高达1GigaPascal(GPa)与明显更高的拉伸应力)的PECVD氮化硅，其中，可藉由选择适当的沉积参数有效地调整内部应力的类型与大小。举例而言，离子轰击、沉积压力、基板温度、气体流率及类似参数皆代表可用于得到所欲内部应力的个别参数。
如同稍后将参照第1a-1d图的详细说明，在形成两种类型的应力层的期间，当利用45奈米技术以及进一步先进的方法将装置尺寸逐渐缩减时，由于牵涉到该沉积制程受限的一致沉积能力，可能在接下来用于图案化应力层及形成接点开口的制程步骤期间造成个别制程的不均匀，故习知技术(亦称作双应力堆积层方法)可能发生效率降低的情况。
图1a示意地描绘半导体装置100的上视图，半导体装置100包括第一装置区域120A与第二装置区域120B。该第一与第二装置区域120A、120B可代表其中必须形成有紧密间隔的晶体管组件的装置区域，该第一与第二装置区域120A、120B可包括导电多晶硅线形式的闸极电极121，该闸极电极121可延伸至半导体层102的上方，该半导体层102例如于该第一装置区域120A可代表P沟道晶体管的主动区域，同时该半导体层102可代表该装置区域120B中的N型主动区域(N-active region)。该闸极电极结构121亦可延伸至隔离区域103上方，例如以适当介电材料(如二氧化硅及类似材料)的形式，亦可标示为场区域。
图1b示意地描绘该半导体装置100在用于在该第一装置区域120A与该第二装置区域120B上方形成应力诱发层特定制造阶段的剖面图。该剖面图是沿着图1a的线Ib-Ib，且因此并未描绘出该半导体层内的特定晶体管组构，因为根据图1b的剖面图，该闸极电极是显示在该隔离结构103的上方。该第一与第二装置区域120A、120B(典型上代表个别晶体管组件)可形成在基板101上方，该基板101包括半导体层102(如硅基层(silicon-based layer))，倘若考量绝缘体上有硅(silicon-on-insulator，SOI)组构，则该半导体层102可藉由适当的埋植绝缘层(未显示)与该基板101分隔开。在所示范例中，该第一与第二装置区域120A、120B可包括复数个晶体管组件，其间具有依据所考量的技术设计规则的侧向距离。该第一与第二装置区域120A、120B中的晶体管可包括形成在个别闸极绝缘层(未显示)上的闸极电极121，该闸极绝缘层将该闸极电极121与该半导体层102中的相应沟道区域(其在侧向上位在个别汲极/源极区域之间)分隔开。再者，侧壁分隔件结构122可形成在该闸极电极121的侧壁上。典型上，金属硅化物区域(未显示)可设置在汲极与源极区域以及该闸极电极121中，以加强这些区域的导电性。再者，该隔离区域或场区域103在该区域120B中可为凹陷的，且凹陷至低于该区域120A中的程度，分别如103B、103A所示。该半导体装置100可代表先进的装置，其中，关键尺寸(如闸极长度，亦即，在图1b中该闸极电极121的水平延伸)可为大约50奈米或明显更小。如此一来，如该装置区域120B中所示的个别晶体管组件之间的距离(亦即，紧密间隔的闸极电极121的相邻侧壁分隔件结构122之间的侧向距离)可为大约100奈米或甚至更小。
再者，在图1b中所示的制造阶段中，氮化硅层130(包括例如高内部拉伸应力)是形成在该第一与第二装置区域120A、120B上方，随后由二氧化硅所构成的蚀刻终止层131设置于氮化硅层130上。应体认到，视需要，可在该第一与第二装置区域120A、120B的氮化硅层130与个别晶体管组件之间设置蚀刻终止层133(如适当厚度与密度的二氧化硅层)。典型上，该蚀刻终止层131经设置的厚度足够在图案化该层130的稍后阶段中终止蚀刻制程，或者足够提供明显的终点侦测信号(endpoint detection signal)。也就是说，与二氧化硅发生反应的氮化硅蚀刻化学药剂造成特定的电浆环境，而该电浆环境可由标准的侦测技术所侦测得到。通常，所选定的该蚀刻指针层131(etch indicator layer)厚度大约为20奈米或更厚，藉此在该基板上提供足够的蚀刻终止能力，以可靠地控制个别蚀刻制程。在一些方法中，该蚀刻指针层131可于图案化该氮化硅层130的期间作为硬掩模。
由图1b可清楚得知，由于缩减该半导体层与该等凹陷103B、103A上方的相邻闸极电极之间以及晶体管组件之间的间距，使得该氮化硅层130必须基于显著的纵横比(aspect ratio)进行沉积，尤其因为该凹陷103B，在该第二装置区域120B更为显著。
再者，在此制造阶段中，该半导体装置100可包括抗蚀掩模104，该抗蚀掩模104曝露出该第二装置区域120B，同时覆盖该第一装置区域120A。在此情况下，可假设该氮化硅层130的内部应力可经适当选定，以加强该第一装置区域120A(在本范例中代表N型区域)中的晶体管效能。
如图1B所示用于形成该半导体装置100的典型制程流程可包括以下制程。可基于成熟的制程技术(包含先进的微影、沉积、氧化、及蚀刻技术)来形成及图案化该闸极电极121与该闸极绝缘层。
如先前所说明，在复杂的应用中，能够以例如以经应变的状态而设置在汲极与源极区域中的硅锗材料的形式来实现应变诱发机制，亦藉此在P沟道晶体管的邻近沟道区域中诱发相应的压缩应变。因此，在一些情况下，可藉由适当的蚀刻掩模覆盖该N型区域120A，同时，该P型区域120B可在形成该闸极电极之后得到适当的侧壁间隔件组件，以决定欲蚀刻进入该第二装置区域120B中的半导体层102的空腔偏移(offset of cavity)。在相应的图案化制程期间，可移除该隔离结构103的材料，藉此逐渐形成该凹陷103B，该凹陷103B的深度可藉由该等蚀刻制程、清洁制程及类似的制程而进一步加深，该等制程亦可在该第一装置区域120A中产生凹陷103A。
之后，可基于成熟的沉积、非等向性蚀刻制程、及布植程序形成结合该侧壁分隔件结构122的该汲极与源极区域，以建立所欲的垂直与侧向掺杂分布(dopant profile)。在那之后，视需要，可基于经良好建立的技术形成个别的硅化物区域。接下来，视需要，可形成相应的二氧化硅蚀刻终止层，接着沉积该氮化硅层130。在沉积该氮化硅材料的期间，个别制程参数(如载体气体与反应气体的成份、基板温度、沉积压力、以及尤其是沉积期间的离子轰击)可显著影响相对于下层材料所沉积的材料最终所得到的内部应力。因此，藉由选定适当的参数数值，可产生高程度的内部应力(如高达2Giga Pascal(GPa)与更高的压缩应力以及高达1Giga Pascal(GPa)与更高的拉伸应力)，以加强该第一装置区域120A中的晶体管的效能。由于该氮化硅沉积制程具有较不显著的一致性且用于经增加的纵横比(如图所示，尤其可能在由具有适当闸极高度的相邻晶体管组件之间缩减的距离以及该等凹陷103B、103A所造成高度微缩化装置的隔离区域上方遭遇此情况)，故该氮化硅材料的厚度是经过选定，以避免不平整，例如：空洞。
在沉积该二氧化硅层131之后，可基于成熟的微影技术形成该抗蚀掩模104。接着，为了自该第二装置区域120B移除一部份该层130与131，可实施经适当设计的蚀刻制程。在该相应的蚀刻制程期间，首先可移除该层131的二氧化硅材料，接着藉由选择性蚀刻制程移除该氮化硅层130的材料，其中，可基于该蚀刻终止层133控制该相应的蚀刻制程。
图1c示意地描绘在进一步的先进制造阶段中的半导体装置100。如图所示，可在该第一与第二装置区域120A、120B上方形成第二介电层140，其中，因为用于形成高应力氮化硅材料的沉积制程被限制的间隙填充能力(gap fill capability)以及突出的表面地貌(topography)，造成该第二装置区域120B中可能存在有空洞132。该第二装置区域120B中的空洞132可能在接下来的制程期间降低蚀刻均匀性，因而导致明显的良率损失。举例而言，在稍后的阶段中，必须形成多个接点，用以连接至位于该隔离或场区域103上方的该闸极电极121的一部份，亦用以连接至形成在由该隔离区域103所包围的主动区域中的汲极与源极区域。在此常见的图案化程序中，由于该汲极或源极区域与该沟道区域之间不可靠的接点接触、短路、及类似瑕疵，使得该空洞132可能因此造成显著的良率损失。
再者，在图1c所示的制造阶段中，设置有相应的抗蚀掩模104A，以在用于移除该第一装置区域120A中的介电层140经曝露的部份的相应蚀刻程序期间保护该介电层140。
关于该第二介电层140的形成方式，实质上采用如先前所述关于该层130的相同准则。因此，在该第二介电层140的沉积期间，能够以适当的方式调整个别制程参数，以得到所欲的高内部应力。
图1d示意地描绘在进一步的先进制造阶段中的装置100，其中，相应的层间介电材料150(例如：由二氧化硅所构成)可形成在该第一与第二介电层130、140上方。该层间介电材料150可基于成熟的技术(如以TEOS为基础的次大气压沉积制程(sub-atmospheric depositionprocess)、电浆辅助化学气相沉积(CVD)、及类似制程)而形成，视需要，可接着进行个别平坦化制程。之后，可形成个别接点开口，(在一些情况下，例如于密集的静态随机存取内存(SRAM)区域中)该接点开口可在位于个别紧密间隔的晶体管之间的区域连接至该装置层，且亦可延伸进入该隔离区域103。因此，相应的空洞132可能影响到相应的制程，因而造成较不可靠的接点或甚至造成整体接触故障(可代表该空洞132在45奈米技术的装置制造期间对于整体良率损失的主要贡献)。
因此，在进一步微缩该装置之后，高内部应力的介电材料的沉积制程的个别限制可能必须显著缩减该应力诱发层的层厚度，以遵从在先进的装置几何形状中所遭遇的纵横比增加。然而，在此情况下，亦可能显著缩减由该应力介电材料所诱发的个别应变，因而亦降低晶体管效能。
本发明所揭露的内容是针对能够避免或至少降低上述一种或多种问题所造成的影响的各种方法及装置。
发明内容
为了提供对于本发明的一些态样的基本了解，以下提供本发明经简化的概要整理。此概要整理并非本发明的详尽概述。此概要整理并非意图识别本发明的重要或关键组件，或者描述本发明的范畴。其唯一的目的在于以简化的形式呈现一些概念，作为稍后将进行讨论的详细说明书内容的序言。
一般而言，本说明书中所揭露的内容是关于由在基于双应力堆积层(dual stress liner)图案化接点结构期间的不均匀所造成在高度微缩化晶体管组件的制造期间增加的良率损失的问题，该双应力堆积层方法经理解为在该半导体装置的接点等级(level)中设置有应力介电层以加强对应的晶体管组件的效能的应变诱发机制。相较于习知的双应力堆积层方法，根据本说明所揭露的内容，提供一种技术及个别半导体装置，其中，在沉积第一应力诱发介电材料之后以及亦在将其部份移除且接着沉积进一步应力诱发层且将其部份移除以后可加强或减少(de-escalate)表面地貌。在本说明书中所揭露的一些说明实施例中，藉由设置应力诱发层无须任何蚀刻终止或蚀刻控制堆积层(etch controlliner)以及藉由在用于移除非所欲的部份该第二应力诱发介电层(dielectric layer)的蚀刻制程期间适当地改写蚀刻制程参数，可达到上述目的，藉此亦可对于额外沉积进一步应力诱发材料制备表面地貌。如此一来，藉由避免沉积任何蚀刻终止或蚀刻控制材料，可对于给定的表面地貌沉积更大量的实际应力诱发材料，其中，用于移除先前所沉积的应力诱发材料的非所欲的部份的相应蚀刻制程可额外用于加强及减少表面地貌，以便沉积适量的进一步应力诱发材料，该进一步应力诱发材料接着于特定装置区域上方可被放宽或者可被移除，取决于整体制程需求。在本说明书中所揭露的一些说明实施例中，本发明可应用于经紧密封装的装置区域(如静态随机存取内存区域(static RAMregion))，其中，地貌明显减少(尤其是在对应的场区域上方)有助于在相应的接点组件(contact element)的图案化期间加强可靠度，该接点组件可连接至该场区域(field region)上方的闸极电极(gate electrode)或导线(conductive line)且亦可连接至该等相应的晶体管组件的主动区域。如此一来，应力诱发介电材料的效能增强效果亦可有效地应用于包含晶体管组件(具有40奈米及更小的关键尺寸)的半导体装置，而不致因沉积与图案化相关的不平整(如同典型上在习知的双应力堆积层制度中所观察到)造成显著的良率损失。
本说明书中所揭露的一个说明方法，包括在形成于半导体装置的装置等级中的第一及第二导线上方形成第一应力诱发层。该方法进一步包括实施蚀刻制程，用于将该第一应力诱发层自该第二导线上方移除，同时保留该第一导线上方的该第一应力诱发层。此外，该方法包括在该第二导线上以及在该第一应力诱发层上形成第二应力诱发层，该第一应力诱发层被保留于该第一导线上方。此外，该第二应力诱发层及该第一应力诱发层的材料自该第一导线上方选择性地被移除。最终，该方法包括于该第一及第二导线上方形成至少一层进一步应力诱发层，其中，该至少一层进一步应力诱发层与该第一应力诱发层诱发相同类型的应力。
本说明书中所揭露的进一步说明方法，包括在位于速度关键装置区域中的第一晶体管与第二晶体管上方形成第一应力诱发层。此外，该第一应力诱发层形成在位于第二装置区域中的第一晶体管与第二晶体管上方，其中，该速度关键装置区域的第一与第二晶体管具有相反的导电类型。再者，该方法包括自该速度关键装置区域的第二晶体管上方以及自该第二装置区域的第一与第二晶体管的至少一者选择性地移除该第一应力诱发层。此外，第二应力诱发层是形成在该第二装置区域的上方以及在该速度关键装置区域的第二晶体管上方，且亦形成于形成在该速度关键装置区域的第一晶体管上方的第一应力诱发层上，其中，相较于该第一应力诱发层，该第二应力诱发层具有不同类型的内部应力。此外，该方法包括自该第一应力诱发层及该第二装置区域的该第一与第二晶体管的至少一者移除该第二应力诱发层。最终，该方法包括在该第二装置区域及该速度关键装置区域的该第一与第二晶体管上方形成第三应力诱发层，其中，该第三应力诱发层与该第一应力诱发层具有相同类型的内部应力。
本说明书中所揭露的一种说明半导体装置，包括第一装置区域，该第一装置区域包括第一N沟道晶体管与第一P沟道晶体管。此外，设置有第二装置区域，且包括第二N沟道晶体管与第二P沟道晶体管。此外，该半导体装置包括形成于该第一P沟道晶体管上的第一应力诱发层以及形成于该第一N沟道晶体管上的第二应力诱发层。再者，第三应力诱发层是形成于该第一应力诱发层以及该第二装置区域的第二N沟道晶体管与P沟道晶体管上。
附图说明
藉由参考上述说明书内容结合附加图式，可了解本发明之内容，其中，类似的参考编号识别出类似的组件，且其中：
图1a显示根据习知的电路组构示意地描绘包含紧密间隔的晶体管组件的半导体装置的上视图；
图1b-1d示意地描绘习知的半导体装置在基于习知双应力堆积层方法(尤其是在突出的表面地貌的装置区域中)形成不同应力介电层造成与沉积及/或图案化相关的不平整的各种制造阶段期间的剖面图，该双应力堆积层方法包含蚀刻终止材料及蚀刻控制材料；
图2a显示根据说明实施例示意地描绘半导体装置的剖面图，该半导体装置包含第一装置区域(如经紧密封装的装置区域，例如，静态随机存取内存区域的形式)及速度关键装置区域，其中，晶体管组件容置第一应力诱发层；
图2b示意地描绘图2a的装置的剖面图，其中，描绘可能遭遇突出的表面地貌的场区域的剖面；
图2c显示根据说明实施例示意地描绘在第一次减少该表面地貌之后，场区域在进一步的先进制造阶段中的剖面图；
图2d-2e显示根据说明实施例示意地描绘主动区域在进一步的先进制造阶段中的剖面图，其中，可实施进一步的地貌减少；
图2f显示根据说明实施例示意地描绘场区域在加强地貌减少之后的剖面图；
图2g-2h显示根据说明实施例示意地描绘该半导体装置的主动区域在进一步的先进制造阶段中的剖面图，其中，该进一步的先进制造阶段用于形成至少一层进一步应力诱发层且局部放宽该进一步应力诱发层；以及
图2i-2m显示根据其它进一步说明实施例示意地描绘经紧密封装的装置区域在各种制造阶段期间的剖面图，其中，结合移除应力诱发介电材料非所欲的层部份可提供经加强的地貌减少。
尽管本说明书中所揭露之内容能够具有各种不同的变更与替代形式，但是其特定实施例已藉由图式的方式进行例示并且于本说明书中进行详细说明。然而，应了解到，本说明书中之特定实施例并非意图将本发明限定于所揭露的特定形式，但相反地，本发明意图涵盖所有落于由随附的权利要求所定义之本发明精神与范畴内的变更、等效以及替代态样。
具体实施方式
以下描述本发明的各种说明实施例。为了清楚起见，于此说明书中并未描述实际实现的所有特征。将当然体认到，于任何此类实际实施例的研发中，必须做出许多依实现方式而定的决定，以达到研发人员的特定目标，如依循系统相关及商业相关的限制条件，这些限制条件将依实施方式不同而有所变化。此外，将体认到此类研发的努力可能相当复杂且耗时，但透过本发明所揭露的内容与优点，于所属技术领域具有通常知识者可将此类研发视为例行性工作。
现在将参考附加图式对本发明的内容进行描述。仅为了说明的目的以及避免以所属技术领域具有通常知识者所熟知的细节混淆本发明的内容，而将各种结构、系统、及装置是示意地描绘于该等图式中。然而，所包含的附加图式是用以描述并说明本发明内容的说明范例。本说明书中所使用的名词与措辞应理解并解释为与所属技术领域中具有通常知识者所了解的名词与措辞具有一致的意义。没有特别定义的名词或措辞(亦即，不同于所属技术领域中具有通常知识者所理解的常见或惯用意义)是暗示与本说明书中名词或措辞一致。当名词或措辞意图具有特别意义时(亦即，不同于所属技术领域中具有通常知识者所理解的意义)，此类特别定义将于说明书中以定义方式明确提出，直接且明确地提供该名词或措辞的特别定义。
一般而言，本发明所揭露的内容提供多种方法及半导体装置，其中，双应力堆积层方法的概念仍然可应用于精密的装置几何形状，例如，包含经紧密封装且于晶体管等级具有大约40奈米及更小关键尺寸的装置区域，同时减少产生与沉积及图案化相关的不平整(如空洞(void))，尤其是被设置在具有紧密间隔的导线或门极电极形成于其上的场区域上方。基于此目的，在一些说明实施例中，可沉积该第一应力诱发介电材料，而无须任何蚀刻终止或蚀刻控制材料，藉此沉积更大量的高应力介电材料，同时亦在接下来的蚀刻制程(用于自非所欲的装置部份移除该第一应力诱发材料)期间提供降低表面地貌的可能性。在那之后，可直接于该装置上以及于该第一应力诱发介电材料先前经保留的部份上沉积第二应力诱发材料(其具有与该第一应力诱发介电材料不同类型的内部应力)，其中，先前经缩减的表面地貌提供更好的沉积条件，藉此亦降低了产生与沉积相关的不平整的可能性。于接下来的蚀刻制程中，可自该第一应力诱发材料上方选择性地移除该第二应力诱发材料，其中，然而，与习知方法相反，该蚀刻制程亦可能移除一部份的该第一应力诱发材料，因而降低该蚀刻制程的效果。另一方面，例如，由于不同于该第二介电材料的蚀刻速率，使得特定数量的第一应力诱发材料能够可靠地保留下来，倘若考量精密的P沟道晶体管，则能够藉此提供下层材料(如硅/锗合金)可靠的保护。同时，该蚀刻制程可导致表面地貌的加强，尤其是在该半导体装置的场区域上方，藉此亦对于经设计成用以提供进一步应力诱发材料(其可具有与该第一应力诱发材料相同的内部应力)的进一步沉积制程提供经加强的沉积条件。如此一来，可藉由该第一应力诱发材料(在先前的蚀刻制程期间可经移除至某种程度)及藉由额外的应力诱发材料(由于经加强的表面地貌，该额外的应力诱发材料可沉积有适当的厚度)诱发所欲的高度应变(high degree of strain)。在那之后，视需要，可选择性地放宽该进一步应力诱发材料的内部应力等级，或者，在其它情况下，可移除该进一步应力诱发材料的非所欲的部份。如此一来，由于降低接下来的蚀刻程序的效果，因此在沉积该第一应力诱发材料之后，可提供经加强的表面条件，其中，在图案化该第二应力诱发材料的期间，可藉由进一步应力诱发材料补偿该第一应力诱发材料的某种程度的材料移除或甚至完全的材料移除，该进一步应力诱发材料可基于经显著加强的表面条件而设置。再者，一般而言，由于可能省略任何蚀刻终止或控制材料，故能够设置更大量的应力诱发材料。
在一些说明实施例中，上述制程技术可结合双应力堆积层方法的局部选择性应用，其中，在特定装置区域上方仅可设置单一个应力诱发层，如静态随机存取内存区域及类似区域。在此情况下，用于移除其它装置区域中非所欲的应力诱发材料的相应蚀刻程序的减少效果可被应用两次，藉此加强经紧密封装的装置区域中的表面地貌，其中，可接着施加所欲的单一应力诱发材料，以遵从该经紧密封装的装置区域的需求，同时(在其它装置区域内)可保留先前所述经结合的应变诱发机制。也就是说，在该经紧密封装的装置区域(如该静态随机存取内存区域)中，该第一及第二应力诱发材料实质上可完全被移除，藉此在各个相应的蚀刻制程中造成显著的地貌减少，使得在接下来的沉积步骤中，由于表面条件的加强，可施加最终的应力诱发材料，且实质上不会造成与沉积相关的不平整。
参照图2a-2m，现在将进一步详细描述其它说明实施例，其中，倘若适当的话，亦可参照图1a-1d。
图2a示意地描绘半导体装置200的剖面图，该半导体装置200可包括基板201，该基板201上方形成有半导体层202，亦类似参照图1a所示的装置100的半导体层102。再者，该半导体装置200可包括第一装置区域220A，可能代表速度关键装置区域中可设置有复数个晶体管222P、222N，该复数个晶体管222P、222N可包含于能够决定该半导体装置200的整体运作速度的速度关键信号路径中。举例而言，该等晶体管222P及222N分别代表P沟道晶体管及N沟道晶体管，可形成于该半导体层202的相应部份中及上方，该相应部份亦包含用于定义该等晶体管222P、222N的适当主动区域的相应隔离结构203。再者，该半导体装置200可包括第二装置区域220B，该第二装置区域220B可代表经紧密封装的装置区域，其中，相应的晶体管222可间隔有大约100奈米及明显更小的最小距离，如同先前参照该装置100所讨论者。举例而言，根据整体装置组构，该等晶体管222可代表多个P沟道晶体管、多个N沟道晶体管或P沟道晶体管以及多个N沟道晶体管。该等晶体管222P、222N及晶体管222可能具有不同的组构，例如，关于晶体管长度及/或晶体管宽度，其中，为了方便起见，任何此类差异皆未显示于图2a中。举例而言，于包含非速度关键晶体管组件(如该区域220B)的装置区域中，相较于高效能晶体管组件(如晶体管222P、222N)，可增加该晶体管长度及/或晶体管宽度，藉此降低非关键装置区域的整体功率消耗。倘若该区域220B中可能需要增加晶体管长度，则相较于该装置区域220A中的速度关键晶体管而言，可增加该相应闸极电极221的长度(亦即，图2a中，该闸极电极221的水平尺寸)。在此情况下，由于该装置区域220B中可能需要高封装密度(packingdensity)，亦即每单位面积具有大量的晶体管组件，故该装置区域220B的整体地貌甚至可能更为复杂。以下，不考虑晶体管组构中任何的差异，通常可藉由相同的参考编号指出该等装置区域220A、220B中晶体管组件的构件，且亦可以实质上相同的方式进行描绘，其中，然而，应体认到，可能存在相应的差异(例如：关于导电类型、晶体管尺寸及类似特性)。
晶体管222P、222N、222可包括闸极绝缘层221C、闸极电极材料221B及高导电性含金属材料221A，倘若所设置的闸极电极结构221是硅基材料的形式，则以例如金属硅化物的形式。再者，该闸极电极结构221可包括分隔件结构(spacer structure)221D，该分隔件结构根据先前的制程制度可具有更为复杂或者较不复杂的组构。此外，相应的汲极与源极区域223可在侧向上包围相应的沟道区域226，可藉由在该沟道区域226中设置所欲类型的应变来加强该沟道区域226的导电性。再者，可于该汲极与源极区域223中形成金属硅化物区域225。在一些说明实施例中，该第一及第二装置区域220A、220B中的一些晶体管中可合并额外的应变诱发机制，如内嵌的半导体合金224，可合并于经应变的状态中，也藉此在邻近的沟道区域226中诱发所欲类型的应变。在所示的实施例中，该晶体管222P中可合并有半导体合金224，倘若该晶体管222P代表P沟道晶体管，则可能造成压缩应变(compressivestrain)。举例而言，硅/锗、硅/锗/锡、硅/锡及类似合金皆为适当半导体合金，可用于得到所欲的压缩应变的。在其它情况下，硅/碳合金可用于诱发拉伸应变成份(tensile strain component)。应该体认到，该晶体管222N中亦可合并有应变半导体材料(strained semiconductor material)，倘若该晶体管222N代表N沟道晶体管，则该应变半导体材料可藉由应力记忆技术形成在先前的处理期间及/或藉由合并适当的半导体合金(如硅/碳)而形成。应体认到，应力记忆技术欲理解为一种程序，其中，半导体材料实质上至特定深度可为非晶的，且接着可在有罩盖层的情况下再结晶(re-crystallize)，可造成非晶的半导体部份的再结晶。即便在移除相应的罩盖层之后，仍可(至少局部地)维持此经应变的状态。
应体认到，视需要，则该第二装置区域220B中的晶体管222亦可包括一个或多个额外的应变诱发机制。为了方便起见，图2a并未描绘任何此类机制。
再者，于所示的制造阶段中，第一应力诱发材料层230是形成在该第一及第二装置区域220A、220B上方，其中，与习知技术相反的是，该第一应力诱发材料层230可经设置，而无须在其上方形成有蚀刻控制层，如层131(图1b)。在一个说明实施例中，该第一应力诱发材料层230可直接形成在相应的晶体管组件上，而无须任何中间的蚀刻终止材料，如该蚀刻终止层133(图1b)。也就是说，该应力诱发介电材料230可直接形成在相应的金属硅化物区域221A、225上，由于可省略任何中间的”缓冲材料”(如蚀刻终止堆积层)，故可藉此提供高效率的应力转换机制(stress transfer mechanism)。因此，相对于习知装置(其中，对于给定的装置几何形状，可能亦必须设置有蚀刻终止及蚀刻控制材料)的应力诱发材料，可增加该层230的厚度。在一个说明实施例中，该应力诱发层230可经设置为具有可经选定的内部压缩应力等级，以便加强该晶体管222P的效能。举例而言，该应力诱发层230可由氮化硅、含氮氮化硅、类钻碳(diamond-like carbon)及类似材料所构成，因为这些材料可基于经良好建立的电浆辅助CVD技术沉积为具有高内部压缩应力等级。在其它说明实施例中，倘若例如欲加强N沟道晶体管的效能，则该应力诱发层230可设置为具有内部拉伸应力等级。举例而言，亦如先前所述，氮化硅可经形成为具有高内部拉伸应力等级。
图2b示意地描绘该半导体装置200沿着该第一及第二装置区域220A、220B的相应主动区域的外部的剖面图，类似参照图1a及1b所说明者。因此，如图所示，该闸极电极结构221(可认为是导线)可延伸于该隔离结构203上方，其中，尤其是在该经紧密封装的装置区域220B中，相应的凹陷(recess)203B可能造成更加突出的表面地貌，如同先前参考该半导体装置100所说明者。然而，虽然相较于习知用于给定的整体装置几何形状的双应力堆积层方法而言，可设置厚度增加的材料，但由于可设置该应力诱发层230且无须在其上方形成至少一蚀刻控制层，故在沉积该材料230之后，可实现较不具关键性的几何形状。如图2a及图2b所示的半导体装置200可基于以下制程所形成。可基于经良好建立的制程技术制造该第一及第二装置区域220A、220B中的基本晶体管组构，亦如同参考该装置100所描述者。在形成该金属硅化物225及221之后，可利用经良好建立的沉积配方及材料成份(如上所详列)来沉积该第一应力诱发层230，其中，依据整体装置几何形状可选定厚度。举例而言，对于包含45奈米技术及更优异的技术(例如：32奈米技术)的晶体管组件的半导体装置而言，可选定大约40奈米的厚度，该厚度可进而提供高效率的应变诱发效果，其中，再者，倘若该基本晶体管组件与该应力诱发层230之间不可设置任何蚀刻终止材料，则能够实现更进一步增强的整体应变诱发效果。
图2c示意地描绘相应主动区域外部的半导体装置200在进一步的先进制造阶段中的剖面图，类似图2b的剖面。如图所示，半导体装置200形成有蚀刻掩模204，以便将该装置200的特定部分曝露在蚀刻环境205下，该蚀刻环境205是经过适当设计用于移除该第一应力诱发层230经曝露的部份。在所示的实施例中，该掩模204可覆盖该晶体管220P，如先前所说明，以增强晶体管效能的观点来看，该层230的应变诱发效果可认为是有利的。举例而言，该晶体管220P可代表P沟道晶体管，且该层230可具有所欲的高内部压缩应力等级。可基于在氮化硅材料、含氮碳化硅材料、碳材料及类似材料领域中经良好建立的蚀刻配方实施该蚀刻制程。在所示的实施例中，由于缺少蚀刻终止堆积层，故亦可在该制程205期间实现表面地貌的相应”减少(de-escalation)”，藉此相较于习知的双应力堆叠层方法可降低整体图案化制度的复杂度。也就是说，在该蚀刻制程205的最终阶段中，例如，藉由移除该分隔件结构221D的材料及圆化(rounding)该凹陷203B的相应边角(corner)及类似方式，亦可减少在移除该层230非所欲部份的期间所造成的表面地貌。如此一来，在蚀刻制程205之后，能够在该装置200经曝露的区域中提供经加强的表面地貌，同时可保留该晶体管220P上方的材料230。
图2d示意地描绘该装置200的相应主动区域在进一步的先进制造阶段中的剖面图，类似图2a的剖面图。如图所示，该装置200可包括具有内部应力等级的第二应力诱发层240，该内部应力等级是与仍形成在该晶体管222P上方的层230的应力等级相反。因此，该第二应力诱发材料240可具有经设计用于增强该晶体管222N效能的内部应力成份(internal stress component)。如图所示，该第二应力诱发层240可形成于该第一应力诱发层230上，亦即，无须任何中间的蚀刻控制或蚀刻终止材料。再者，由于先前的蚀刻程序205，造成该材料230实质上可完全自该晶体管222N被移除，使得该第二应力诱发层240亦可直接形成在此晶体管上，藉此提供经加强的应变转换机制。再者，由于先前该蚀刻制程250的减少效果，使得该分隔件结构221D的相应缩减亦可加强沉积条件及优越的应变转换机制。再者，可设置蚀刻掩模204A，以便覆盖任何装置部份(其中，不欲移除该第二应力诱发材料240)。在所示的实施例中，倘若该装置区域220B中仅欲设置单一应力诱发材料，则该掩模204A亦可曝露出该第二装置区域220B中的晶体管222，此可实现于稍后的制造阶段。在其它的说明实施例中，同样在该第二装置区域220B中，该蚀刻掩模204A可覆盖个别晶体管，同时曝露出其它晶体管，如同对于该装置区域220A所描绘者。
如图2d所示的半导体装置200可基于经良好建立的沉积技术(用于沉积具有所欲的内部应力等级的材料240)而形成。由于先前所制备的表面，故实质上能够实现相应的沉积，而不具有与沉积相关的不平整或者至少显著地降低空洞(void)形成的程度。在那之后，可基于经良好建立的微影技术而设置该蚀刻掩模204A。
图2e示意地描绘在进一步蚀刻制程206期间的半导体装置200，该蚀刻制程206可基于经设计用以有效地移除该层240的材料的蚀刻化学药剂进行实施，同时对于该材料230无须具有突出的选择性(pronounced selectivity)。举例而言，在该蚀刻制程206期间，有复数种蚀刻化学药剂可用于蚀刻氮化硅材料。如图所示，该蚀刻制程206可移除该材料240非所欲的部份，且亦可将该层230的材料移除至某种程度，藉此在该晶体管222P上方得到厚度缩减的层230R。应体认到，能够轻易地对该蚀刻化学药剂206进行调整，以便由于该层230与该层240不同的材料成份(即便可采用相同的基本材料成份，如氮化硅)，使得相较于该层230而言，能够对该层240的材料具有较高的蚀刻速率。也就是说，典型上，该层240的拉伸应力介电材料相较于该层230的压缩应力材料而言，可具有较高的蚀刻速率。如此一来，可自该晶体管222P上方可靠地移除该材料，而无须实质上完全移除该层230的材料。因此，该残余层230R(倘若有设置的话，例如该应变半导体合金224)能够可靠地保护该晶体管222P，同时移除该材料230能够额外地加强表面条件，用于接下来沉积进一步应力诱发材料。因此，可基于单一蚀刻化学药剂实施该蚀刻制程206，藉此可靠地移除该层240非所欲的部份，同时亦对于形成的表面地貌造成所欲的减少。举例而言，在该第二装置区域220B中，可移除该材料240且可实现进一步的减少(亦即，进一步缩减分隔件结构(标示为221S))，以及能够在该场区域(如图2c所示)中产生进一步的边角圆化(corner rounding)且在该第二装置区域220B中得到进一步的边角圆化。
图2f示意地描绘具有经减少地貌的第二装置区域220B的剖面图，包含进一步缩减的分隔件结构221S。如此一来，在该第二装置区域220B中所造成的表面地貌可沉积具有适当厚度(大约40奈米及更厚)的进一步应力诱发材料(由虚线235所示)，而不致在该第二装置区域220B中产生与沉积相关且可能导致接触故障(contact failure)的不平整(如空洞)，亦如同先前参考该装置100所讨论者。
图2g示意地描绘该半导体装置200在沉积该进一步应力诱发材料235之后沿着相应的主动区域的剖面图。因此，该应力诱发层235是形成在该装置区域220B中的晶体管222上以及该晶体管222N上方的层240上以及该晶体管222P上方的层230R上。在所示的实施例中，该材料235能够形成有与该层230R相同类型的内部应力等级，藉此在该晶体管222P中达到所欲的高应变诱发效果。再者，该材料235可在该第二装置区域220B中的至少一些晶体管222上具有效能增强的效果。如以上所讨论，由于先前地貌的减少，故该层235可沉积在较不严峻(critical)的表面地貌，其中，该层235的相应厚度可适应该第二装置区域220B中的表面几何形状，该第二装置区域220B中典型上可包含紧密间隔的晶体管222。因此，该材料235可设置有与该层240接近的厚度，同时在其它情况下，当该第二装置区域220B中非常精密的装置几何形状为了得到实质上无空洞的沉积(void-free deposition)需要缩减该材料235的厚度时，该层230R与235相结合的厚度可对该晶体管222P提供高效率的整体应变诱发机制。在此情况下，该材料235的厚度可选定为小于该层240的厚度以及初始沉积层230的厚度(图2a)。
在其它说明实施例(未显示)中，该层235可包含缓冲材料(未显示)，该缓冲材料可优先被沉积，且该缓冲材料可基于较用于沉积高应力介电材料的电浆辅助沉积技术提供更好的间隙填充能力的沉积技术而设置。
因此，由于在先前的图案化制度(patterning regime)中省略蚀刻控制材料，故因为总体而言可设置更大量的应力诱发材料，所以能够以高效率的方式对该等晶体管222P与222N提供应变诱发机制，同时可在该第二装置区域220B(包含经紧密封装的晶体管222)中得到较佳的表面条件。因此，实质上可设置该材料235(可加强至少一种类型的晶体管222的效能)而不致产生与沉积及图画化相关的不平整，使得所形成的相应接点(其可连接该闸极电极221与该晶体管222的个别主动区域，如同先前参考该装置100所说明者)能够具有较佳的可靠度，藉此在先进的制造阶段中降低良率损失。再者，相较于习知策略在形成硅化物之后采用标准的双应力堆积层方法结合分隔件移除，可避免包含精密半导体合金(如合金224)的晶体管的相应劣化，同时提供所欲经加强的表面地貌。在其它习知策略中，非常精密的沉积-蚀刻-沉积周期可用于在精密的表面地貌上方形成高应力介电材料，其牵涉到极度复杂的制程序列。根据本说明书中所揭露的原理，可藉由减少地貌及藉由设置额外的应力诱发层235降低产生接触故障的机会，同时仍保留非常有效率的应变诱发机制。因此，由于藉由省略沉积个别蚀刻终止与蚀刻控制材料可过度补偿(over-compensate)额外应力诱发材料235的沉积，故甚至可实现较习知双应力堆积层方法更低的制程复杂度，同时亦可利用单一蚀刻化学药剂实施各个用于图案化该层230、240的相应蚀刻制程，藉此同时得到所欲的表面地貌减少。
图2h示意地描绘在进一步的先进制造阶段中的半导体装置200，其中，可在特定装置区域中降低或放宽该层235的内部应力等级。为了这个目的，可以例如抗蚀掩模(resist mask)及类似的形式设置掩模207，该掩模207可覆盖该晶体管222P(其中，该层235的应力等级有利于提升整体晶体管效能)同时曝露出该晶体管222N。此外，该装置200可曝露于离子轰击208下，该离子轰击208可基于离子布植制程(利用适当的布植种类，如氙、锗、硅等)进行实施，可能对该层235经曝露的部份的结构造成显著的修改。在该离子轰击208期间，可适当选定个别制程参数(如离子能量、浓度等)，以便将放宽或应力缩减效果限制在该层235的厚度，而实质上不会明显影响到下层的材料(如形成在该晶体管222N上方的层240)。利用仿真程序、实施测试及类似方法能够轻易地建立适当的制程参数。在第2h图所示的实施例中，该掩模207可能曝露出该第二装置区域220B中相应的晶体管，对于这种情况而言，可能认定该材料层235的内部应力等级为不适当的。举例而言，倘若该材料235起初是由压缩应力材料所构成，则为了提供经放宽或应力经缩减的材料(stress reduced material)235R，该掩模207可在该装置区域220B中曝露出N沟道晶体管。如同先前所说明，在习知的方法中，有鉴于缩减与沉积及图案化相关的不平整，经常可在经紧密封装的装置区域中设置单一材料，其中，可能需要相应选择性放宽该单一材料的内部应力等级。在此情况下，相较于习知方法，图2h所示的离子轰击208并非代表额外的制程步骤，使得该等区域220A、220B中的有效应力放宽不致增加制程复杂度，然而，由于先前的高效率减少程序，故可得到更好的效率及可靠度。
因此，在该离子轰击208及移除该掩模207之后，可基于经良好建立的制程技术进行进一步的处理，也就是说，可沉积相应的层间介电材料(interlayer dielectric material)且可对该层间介电材料进行图案化，以形成相应的接点结构，亦如同先前参考该半导体装置100所讨论者。
应体认到，在图2h所示的实施例中，由于可藉由该材料层235实现该装置200的可靠涵盖范围，故区域245中层240、230可能无须重叠，而在习知双应力堆积层方法中可能必须重叠。也就是说，典型上，层材料235可在区域220A、220B中对于在该装置200的进一步处理期间所使用的任何反应金属(如铜及类似金属)提供晶体管222P、222N的可靠局限(reliable confinement)。然而，在习知的双应力堆积层中，为了可靠地于区域245保留扩散阻挡层(diffusion hindering layer)，必须考虑到有关提供用于图案化该层230、240的个别蚀刻掩模的微影制程的任何制程变动(process fluctuation)，因此，典型上需要明显的重叠，可能造成与形成可延伸进入该区域245的接点开口(contact opening)有关的高复杂度图案化制程。也就是说，在区域245中，根据习知的双应力堆积层方法，可能遭遇到不同重叠层的突出地貌结合相应的蚀刻终止及蚀刻控制材料，除非采用复杂且精密的对策，否则可能在形成延伸进入区域245的接点组件的期间造成相应的不平整以及良率损失。与这些复杂的情形相反，本说明书中所述的制程技术以的观点看来可能无须相应的重叠，因为即便在该层230与240之间可能产生突出的间隙，但可基于该材料235实现可靠的局限。如此一来，基于上述制程技术，可进一步降低复杂度。
参照图2i-2m，现在将说明进一步的说明实施例，其中，该第一及第二应力诱发材料亦可保留在该装置区域220B中，同时可实现经加强的整体表面地貌。
图2i示意地描绘在沉积第一应力诱发层230且移除特定晶体管上方的一部份该第一应力诱发层230之后的制造阶段中的半导体装置200，其中，该经移除的该第一应力诱发层230的一部份是被认为不适当的。如图所示，该层230可保留在该区域220B中的晶体管222B上方，同时该层230亦可自晶体管222A上方被移除，其中，亦可达到相应的表面地貌减少，例如：分隔件宽度的缩减(如221R所示)及类似缩减，如同先前所讨论者。
图2j示意地描绘该装置200，其中，该第二应力诱发层240形成在该装置区域220B中的晶体管222A及该层230上。同样在此情况下，该层240可基于经加强的表面地貌而设置在该晶体管222A上方。在那之后，可形成该掩模204A，以将该晶体管222B曝露在该蚀刻制程206之下，在此期间，为了减少该晶体管222B上方的表面地貌，可移除该层240经曝露的部份且亦可缩减该层230的一部分。
图2k示意地描绘在上述制程序列及移除该蚀刻掩模204A之后的半导体装置200。如图所示，该晶体管222B包括该经所缩减的材料层230R，亦藉此提供经减少的表面地貌，同时，具有该经加强的表面地貌的层240仍存在在该晶体管222A上方。
图2l示意地描绘在用于形成额外应力诱发层235的沉积制程209期间的半导体装置200，由于该等层240、230R的优越表面地貌，使得该应力诱发层235可因此设置有适当的厚度且实质上不存在任何空洞。如此一来，如同先前所说明，因为该等层230R与235所结合的应变诱发效果可能造成有效的应变成份，故可对于该晶体管222B实现整体高应变诱发效果。
图2m示意地描绘在进一步的先进制造阶段中的半导体装置200，其中，可基于相应的蚀刻掩模210移除该层235非所欲的部份，该蚀刻掩模210将晶体管222A曝露在蚀刻环境211之下。应体认到，该蚀刻掩模210亦可曝露出该区域220A中相应的晶体管，倘若认为该晶体管上方的材料235对于该半导体装置200的整体效能有负面影响，则亦可将其移除。在一些说明实施例中，该材料235可以层堆叠(包含薄缓冲材料结合实际应力诱发材料)的形式设置，藉此在蚀刻制程211期间加强可控制性(controllability)，同时不过度影响该晶体管222B中所诱发的整体应变。在其它说明实施例中，可实施该蚀刻制程211而无须任何蚀刻终止或蚀刻控制材料，其中，该层240的某种程度的材料移除可能被认为是不适当的。
如此一来，在移除该蚀刻掩模210之后，可藉由适当的层间介电材料以及图案化该层间介电材料继续进一步的处理，其中，在形成个别接点组件方面亦可达到更高的可靠度。
因此，本发明内容所提供的技术及半导体装置可利用适当高的层厚度实现以双应力堆积层方法为基础的有效应变诱发机制，例如：大约40奈米或更厚的厚度，甚至是对应45奈米或32奈米技术及更先进的技术的精密半导体装置。基于这个目的，可藉由适当的蚀刻程序来减少N型装置与P型装置的复杂地貌(例如：位于场区域上方紧密间隔的多晶硅线)，该蚀刻程序可基于用于各个图案化制程的单一蚀刻化学药剂而实施。为了这个目的，可省略任何蚀刻终止或蚀刻控制材料，藉此提升对于应力诱发材料的相应沉积制度的效率也提供使用更具厚度的应力诱发材料的机会。此外，可避免任何蚀刻终止材料的缓冲效果，藉此贡献更有效的应变诱发机制。
再者，如先前所讨论，在一些情况下，例如在静态随机存取内存区域中，为了降低内存区域的整体功率消耗，增加晶体管的闸极长度是有利的。即便在该静态随机存取内存区域中仅可使用单一应力诱发材料，相应增加的闸极长度(以及邻近闸极电极之间因此缩减的间距)可能需要(在习知的双应力堆积层方法中)适度适应该应力诱发材料的层厚度。以更精密的装置几何形状的观点而论，可能因此必须将习知方法中所使用的厚度缩减的对应层设置在其它装置区域中的效能驱动晶体管组件中，因而降低该应变诱发机制的整体效率。然而，根据本发明所揭露的内容，一开始即可将两种应力诱发层都自这些精密的装置区域移除，也藉此有效地减少所造成的表面地貌。再者，所设置的初始应力诱发材料的厚度可经过调整，使得材料可在用于移除该第二应力诱发材料的蚀刻制程期间维持在相应晶体管主动区域上方，同时减少具有复杂地貌的相应场区域上方的表面地貌。在那之后，该进一步应力诱发材料可设置有适合该经紧密封装的装置区域的场区域中的精密几何形状的厚度，因而造成在实质上无空洞的沉积行为，同时在该晶体管主动区域中，该先前所维持的材料及额外应力诱发材料的结合可增加所欲的晶体管效能。在那之后，根据整体制程策略，可放宽或移除该额外应力诱发材料的特定部份。在一些说明实施例中，因为该额外应力诱发材料可在该装置的进一步处理期间对该晶体管装置所使用的材料提供可靠的局限(confinement)，故可设置该第一及第二应力诱发材料，而无须专用的重叠区域。
以上所揭露之特定实施例仅为说明，本发明可以对于所属技术领域中具有通常知识者而言不同但等效的方式进行变更与实现，使得所属技术领域中具有通常知识者能够了解本说明书中所教示之优点。举例而言，能够以不同的顺序实施上述所提及之程序步骤。再者，除了以下权利要求所描述者以外，并未意图限制本说明书中所示之架构或设计之细节。因此，显而易见，可替换或变更上述所揭露之特定实施例，且所有此类变动皆视为落于本发明之精神与范畴内。因此，本说明书中寻求保护的是以下权利要求所提及的范畴。

Claims (18)

1.一种制造集成电路的方法，包括：
在形成于半导体装置(200)的装置等级中的第一及第二导线(222P,222N)上方形成第一应力诱发层(230)；
实施蚀刻制程，用于将该第一应力诱发层(230)自该第二导线(222N)上方移除，同时保留该第一导线(222P)上方的该第一应力诱发层；
于该第二导线(222N)上以及于经保留于该第一导线(222P)上方的第一应力诱发层(230)上形成第二应力诱发层(240)；
自该第一导线(222P)上方选择性地移除该第二应力诱发层(240)及该第一应力诱发层(230)的材料；以及
于该第一及第二导线(222P,222N)上方形成至少一层进一步应力诱发层(235)，该至少一层进一步应力诱发层(235)与该第一应力诱发层(230)诱发相同类型的应力。
2.如权利要求1所述的方法，进一步包括藉由实施离子轰击缩减该第二导线(222N)上方的该至少一层进一步应力诱发层(235)的应力等级。
3.如权利要求1所述的方法，进一步包括自该第二导线(222N)上方移除该至少一层进一步应力诱发层(235)。
4.如权利要求1所述的方法，进一步包括自装置区域(220B)上方移除该第一及第二应力诱发层(230,240)，该装置区域(220B)包括复数个紧密间隔的晶体管组件(222)，其中，该至少一层进一步应力诱发层(235)被保留于该装置区域(220B)中，以加强该复数个晶体管(222)的效能。
5.如权利要求1所述的方法，其中，形成该至少一层进一步应力诱发层(235)包括沉积缓冲层及在该缓冲层上沉积第三应力诱发层。
6.如权利要求1所述的方法，其中，该第一应力诱发层(230)经形成具有内部压缩应力等级，而该第二应力诱发层(240)经形成具有内部拉伸应力等级。
7.如权利要求1所述的方法，其中，该第一及第二应力诱发层(230,240)被形成在区域(245)不重叠，该区域(245)在侧向上位于第一个该第一导线(222P)及邻近该第一个该第一导线(222P)的第一个该第二导线(222N)之间。
8.一种制造集成电路的方法，包括：
在位于速度关键装置区域(220A)中的第一晶体管(222P)与第二晶体管(222N)上方以及在位于第二装置区域(220B)中的第一晶体管(222)与第二晶体管(222)上方形成第一应力诱发层(230)，该速度关键装置区域(220A)的该第一与第二晶体管(222P,222N)具有相反的导电类型；
自该速度关键装置区域(220A)的该第二晶体管(222N)上方以及自该第二装置区域(220B)的该第一与第二晶体管(222)的至少一者选择性地移除该第一应力诱发层(230)；
在该第二装置区域(220B)的上方以及在该速度关键装置区域(220A)的该第二晶体管(222N)上方以及在形成于该速度关键装置区域(220A)的该第一晶体管(222P)上方的该第一应力诱发层(230)上形成第二应力诱发层(240)，该第二应力诱发层(240)与该第一应力诱发层(230)具有不同类型的内部应力；
自该第一应力诱发层(230)及该第二装置区域(220B)的该第一与第二晶体管(222)的至少一者移除该第二应力诱发层(240)；以及
在该第二装置区域(220B)及该速度关键装置区域(220A)的该第一与第二晶体管(222P,222N)上方形成第三应力诱发层(235)，该第三应力诱发层(235)与该第一应力诱发层(230)具有相同类型的内部应力。
9.如权利要求8所述的方法，进一步包括放宽该速度关键装置区域(220A)的该第二晶体管(222N)上方的该第三应力诱发层(235)的内部应力等级。
10.如权利要求9所述的方法，进一步包括放宽该第二装置区域(220B)的该第一与第二晶体管(222)上方的该第三应力诱发层(235)的内部应力等级。
11.如权利要求8所述的方法，进一步包括自该速度关键装置区域(220A)的该第二晶体管(222N)上方移除该第三应力诱发层(235)。
12.如权利要求8所述的方法，其中，该第一应力诱发层(230)是移除自该第二装置区域(220B)的该第一与第二晶体管(222)。
13.如权利要求8所述的方法，其中，该第二应力诱发层(240)是移除自该第二装置区域(220B)的该第一与第二晶体管(222)。
14.如权利要求8所述的方法，其中，该第一应力诱发层(230)是形成于该第一与第二晶体管(222P,222N)上，而无须设置蚀刻终止材料。
15.如权利要求8所述的方法，其中，自该第一应力诱发层(230)及该第二装置区域(220B)的该第一与第二晶体管(222)的至少一者移除该第二应力诱发层(240)的步骤包括移除该第一应力诱发层(230)的材料，以加强表面地貌。
16.一种半导体装置(200)，包括：
第一装置区域(220A)，包括第一N沟道晶体管(222N)与第一P沟道晶体管(222P)；
第二装置区域(220B)，包括第二N沟道晶体管(222)与第二P沟道晶体管(222)；
第一应力诱发层(230)，形成于该第一P沟道晶体管(222P)上；
第二应力诱发层(240)，形成于该第一N沟道晶体管(222N)上；以及
第三应力诱发层(235)，形成于该第一应力诱发层(230)及该第二装置区域(220B)的该第二N沟道与P沟道晶体管(222)上，其中，该第三应力诱发层(235)与该第二装置区域(220B)的各晶体管直接接触。
17.如权利要求16所述的半导体装置(200)，其中，该第一与第二N沟道晶体管(222N,222)上方的该第三应力诱发层(235)的内部应力等级实质上被放宽。
18.如权利要求17所述的半导体装置(200)，其中，该第一与第二P沟道晶体管(222P,222)上方的该第三应力诱发层(235)的内部应力等级实质上被放宽。
CN200980155188.4A 2008-11-28 2009-11-25 缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整 Active CN102369598B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
DE102008059649A DE102008059649B4 (de) 2008-11-28 2008-11-28 Geringere topographieabhängige Unregelmäßigkeiten während der Strukturierung zweier unterschiedlicher verspannungsinduzierender Schichten in der Kontaktebene eines Halbleiterbauelements
DE102008059649.3 2008-11-28
US12/623,493 US8349740B2 (en) 2008-11-26 2009-11-23 Reduced topography-related irregularities during the patterning of two different stress-inducing layers in the contact level of a semiconductor device
US12/623,493 2009-11-23
PCT/US2009/006279 WO2010062387A1 (en) 2008-11-28 2009-11-25 Reduced topography-related irregularities during the patterning of two different stress-inducing layers in the contact level of a semiconductor device

Publications (2)

Publication Number Publication Date
CN102369598A CN102369598A (zh) 2012-03-07
CN102369598B true CN102369598B (zh) 2014-08-27

Family

ID=42145384

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980155188.4A Active CN102369598B (zh) 2008-11-28 2009-11-25 缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整

Country Status (6)

Country Link
US (1) US8349740B2 (zh)
KR (1) KR101519083B1 (zh)
CN (1) CN102369598B (zh)
DE (1) DE102008059649B4 (zh)
TW (1) TWI529857B (zh)
WO (1) WO2010062387A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9041082B2 (en) * 2010-10-07 2015-05-26 International Business Machines Corporation Engineering multiple threshold voltages in an integrated circuit
US8673757B2 (en) * 2010-10-28 2014-03-18 International Business Machines Corporation Structure and method for using high-k material as an etch stop layer in dual stress layer process
US8815721B2 (en) 2010-12-17 2014-08-26 General Electric Company Semiconductor device and method of manufacturing the same
CN103545211A (zh) * 2012-07-13 2014-01-29 中国科学院微电子研究所 半导体器件制造方法
CN103779276A (zh) * 2012-10-17 2014-05-07 中国科学院微电子研究所 Cmos制造方法
US11171036B2 (en) * 2019-10-09 2021-11-09 Globalfoundries U.S. Inc. Preventing dielectric void over trench isolation region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101167177A (zh) * 2005-05-26 2008-04-23 应用材料股份有限公司 制造受应力电晶体结构的集成制程

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101025761B1 (ko) * 2004-03-30 2011-04-04 삼성전자주식회사 디지탈 회로 및 아날로그 회로를 가지는 반도체 집적회로및 그 제조 방법
DE102004042167B4 (de) * 2004-08-31 2009-04-02 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die Transistorelemente mit unterschiedlich verspannten Kanalgebieten umfasst, und entsprechende Halbleiterstruktur
US7238990B2 (en) * 2005-04-06 2007-07-03 Freescale Semiconductor, Inc. Interlayer dielectric under stress for an integrated circuit
JP4787593B2 (ja) * 2005-10-14 2011-10-05 パナソニック株式会社 半導体装置
US7378308B2 (en) * 2006-03-30 2008-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with improved gap-filling
JP2007324329A (ja) 2006-05-31 2007-12-13 Toshiba Corp 半導体装置の製造方法
US7678636B2 (en) * 2006-06-29 2010-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Selective formation of stress memorization layer
DE102007004824A1 (de) * 2007-01-31 2008-08-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Verwendung einer zusätzlichen Verspannungsschicht über einer Schicht mit dualer Verspannung in einem Halbleiterbauelement
US20080237659A1 (en) * 2007-03-27 2008-10-02 United Microelectronics Corp. Semiconductor device and method of fabricating the same
US7488659B2 (en) * 2007-03-28 2009-02-10 International Business Machines Corporation Structure and methods for stress concentrating spacer
DE102007025342B4 (de) 2007-05-31 2011-07-28 Globalfoundries Inc. Höheres Transistorleistungsvermögen von N-Kanaltransistoren und P-Kanaltransistoren durch Verwenden einer zusätzlichen Schicht über einer Doppelverspannungsschicht

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101167177A (zh) * 2005-05-26 2008-04-23 应用材料股份有限公司 制造受应力电晶体结构的集成制程

Also Published As

Publication number Publication date
TWI529857B (zh) 2016-04-11
DE102008059649B4 (de) 2013-01-31
DE102008059649A1 (de) 2010-06-10
TW201030903A (en) 2010-08-16
WO2010062387A1 (en) 2010-06-03
KR20110093907A (ko) 2011-08-18
KR101519083B1 (ko) 2015-05-11
US8349740B2 (en) 2013-01-08
US20100133620A1 (en) 2010-06-03
CN102369598A (zh) 2012-03-07

Similar Documents

Publication Publication Date Title
CN101919045B (zh) 在半导体装置中通过使用在双应力衬层上方的额外层而获得的n沟道晶体管的增进的晶体管效能
TWI443828B (zh) 以電晶體比接觸設計來增強電晶體效能之技術
CN101300670B (zh) 在薄soi晶体管中嵌入的应变层以及其形成方法
CN101971325B (zh) Nmos晶体管具有凹陷的漏极与源极区而pmos晶体管的漏极与源极区具有硅/锗材料的cmos器件
US8648422B2 (en) Semiconductor device with hetero junction
CN102369598B (zh) 缩减在半导体装置的接点等级中图案化两个不同应力诱发层的期间所产生与地貌相关的不平整
US7994072B2 (en) Stress transfer by sequentially providing a highly stressed etch stop material and an interlayer dielectric in a contact layer stack of a semiconductor device
US7994059B2 (en) Enhanced stress transfer in an interlayer dielectric by using an additional stress layer above a dual stress liner in a semiconductor device
US7875514B2 (en) Technique for compensating for a difference in deposition behavior in an interlayer dielectric material
US7875561B2 (en) Interlayer dielectric material in a semiconductor device comprising stressed layers with an intermediate buffer material
US8129276B2 (en) Void sealing in a dielectric material of a contact level of a semiconductor device comprising closely spaced transistors
CN102007589B (zh) 对紧密间隔晶体管中接触等级的介电材料加以图案化的具有缩减厚度的蚀刻终止层
US8034726B2 (en) Interlayer dielectric material in a semiconductor device comprising a doublet structure of stressed materials
CN107452680A (zh) 半导体装置及其制造方法
US8338314B2 (en) Technique for reducing topography-related irregularities during the patterning of a dielectric material in a contact level of closely spaced transistors
KR20120003720A (ko) 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
JP2014038956A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210302

Address after: California, USA

Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd.

Address before: England group

Patentee before: GLOBALFOUNDRIES Inc.

TR01 Transfer of patent right