KR20120003720A - 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 54
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 53
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 44
- 239000010703 silicon Substances 0.000 claims abstract description 44
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000004065 semiconductor Substances 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- 229920005591 polysilicon Polymers 0.000 claims description 15
- 238000007789 sealing Methods 0.000 claims description 12
- 230000004888 barrier function Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 230000003647 oxidation Effects 0.000 abstract description 5
- 238000007254 oxidation reaction Methods 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 238000000926 separation method Methods 0.000 abstract 2
- 239000010410 layer Substances 0.000 description 80
- 239000010408 film Substances 0.000 description 77
- 229910000859 α-Fe Inorganic materials 0.000 description 49
- 150000004767 nitrides Chemical class 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000017105 transposition Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 매립게이트를 구비한 반도체 장치에서 랜딩플러그와 기판 사이의 콘택저항이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 실리콘기판 전면에 실리콘게르마늄막을 형성하는 단계; 상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계; 상기 실리콘게르마늄막 사이의 실리콘기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공하며, 상술한 본 발명에 따르면, 매립게이트 형성 이후에 후속 비트라인과의 콘택공정이나 스토리지노드화의 콘택 형성 공정에서의 공정 마진을 확보할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 매립게이트(Buried Gate, BG)를 구비한 반도체 장치의 제조방법에 관한 것이다.
60nm 이하의 DRAM 공정에서 셀에서의 트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성과 같은 소자 특성을 향상시키기 위해 매립게이트(Buried Gate)를 형성하는 것이 필수적이다. 매립게이트는 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 형성함으로써, 비트라인과 게이트간의 간섭을 최소화하고 적층되는 막(Film Stack)의 수를 감소시킬 수 있으며, 또한 전체 셀의 캐패시턴스(Capacitance)를 감소시켜 리프레시(Refresh) 특성을 향상시킬 수 있는 장점이 있다.
도 1a 내지 도 1f는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 1a에 도시된 바와 같이, 셀영역과 페리영역(또는 주변회로영역)을 갖는 기판(11)에 패드산화막(12A)과 패드폴리실리콘막(12B)이 적층된 하드마스크막(12)을 형성하고, 하드마스크막(12)을 식각장벽으로 기판(11)을 식각하여 소자분리를 위한 트렌치를 형성한다. 이어서, 트렌치를 절연물질로 매립하여 활성영역을 정의하는 소자분리막(13)을 형성한 후에 기판(11) 전면을 덮는 패드질화막(12C)을 형성한다. 이어서, 패리영역의 하드마스크막(12)을 제거하여 기판(11) 표면을 노출시킨다.
도 1b에 도시된 바와 같이, 페리영역에 페리게이트절연막(14)을 형성한 이후에 기판(11) 전면에 제1페리게이트도전막(15) 및 페리보호막(16)을 순차적으로 형성한다. 이어서, 셀영역의 하드마스크막(12)이 노출되도록 평탄화공정을 실시하여 제1페리게이트도전막(15) 및 페리보호막(16)이 페리영역에만 잔류시킨다.
도 1c에 도시된 바와 같이, 하드마스크막(12) 및 기판(11)을 선택적으로 식각하여 매립게이트를 위한 트렌치(17)를 형성하고, 트렌치(17) 표면에 셀게이트절연막(18)을 형성한다. 이어서, 트렌치(17)를 일부 매립하는 게이트전극(19)을 형성하고, 나머지 트렌치(17)를 매립하는 실링막(20)을 형성한다.
도 1d에 도시된 바와 같이, 셀영역에 잔류하는 하드마스크막(12) 즉, 패드질화막(12C), 패드폴리실리콘막(12B) 및 패드산화막(12A)을 순차적으로 제거하여 랜딩플러그가 형성된 콘택홀(21)을 형성한다. 즉, 활성영역의 기판(11) 표면을 노출시킨다.
도 1e에 도시된 바와 같이, 기판(11) 전면에 랜딩플러그용 도전막을 증착한 후에 평탄화공정 및 식각공정을 순차적으로 실시하여 랜딩플러그(22)를 형성한다.
도 1f에 도시된 바와 같이, 셀영역을 덮는 셀보호막(23)을 형성한 다음에 페리보호막(16)을 제거하여 제1페리게이트도전막(15)을 노출시킨다. 이어서, 제1페리게이트도전막(15) 상에 제2페리게이트도전막(미도시) 및 페리게이트하드마스크막(25)을 순차적으로 형성한 후 이들은 선택적으로 식각하여 페리게이트(26)를 형성한다. 이때, 페리게이트는 페리게이트절연막(14A), 제1페리게이트전극(15A), 제2페리게이트전극(24) 및 페리게이트하드마스크막(25)이 순차적으로 적층된 적층구조물이다.
하지만, 상술한 종래기술에서는 랜딩플러그(22)를 형성하기 위한 하드마스크막(12) 제거공정시 하드마스크막(12) 특히, 기판(11)과 접하는 패드산화막(12A)이 깔끔하게 제거되지 않아 랜딩플러그(22)와 기판(11) 사이의 콘택저항이 급격하게 증가하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 매립게이트를 구비한 반도체 장치에서 랜딩플러그와 기판 사이의 콘택저항이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 실리콘기판 전면에 실리콘게르마늄막을 형성하는 단계; 상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계; 상기 실리콘게르마늄막 사이의 실리콘기판을 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
여기서, 상기 매립게이트를 형성하는 단계는, 상기 트렌치 표면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및 상기 게이트전극 상에 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 실리콘기판 전면에 실리콘게르마늄막을 형성하는 단계; 상기 실리콘게르마늄막과 상기 실리콘기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 실리콘기판을 식각하여 제2트렌치를 형성하는 단계; 및 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. 또한, 상기 소자분리막을 형성한 이후에 상기 기판 전면을 덮는 하드마스크막을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 매립게이트를 형성하는 단계는, 상기 제2트렌치 표면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 제2트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및 상기 게이트전극 상에 나머지 상기 제2트렌치를 매립하는 실링막을 형성하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 셀영역과 페리영역이 정의된 실리콘기판의 상기 페리영역 상에 게이트절연막과 게이트도전막을 형성하는 단계; 상기 셀영역의 실리콘기판 상에 실리콘게르마늄막을 형성하는 단계; 상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 페리영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 게이트도전막은 폴리실리콘 또는 실리콘게르마늄을 포함할 수 있다. 이때, 상기 게이트도전막을 실리콘게르마늄으로 형성하는 경우에 상기 게이트도전막과 상기 실리콘게르마늄막은 동시에 형성할 수 있다.
상기 매립게이트를 형성하는 단계는, 상기 트렌치 표면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및 상기 게이트전극 상에 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계를 포함할 수 있다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 셀영역과 페리영역이 정의된 실리콘기판의 상기 페리영역 상에 게이트절연막과 게이트도전막을 형성하는 단계; 상기 셀영역의 실리콘기판 상에 실리콘게르마늄막을 형성하는 단계; 상기 게이트절연막, 상기 게이트도전막, 상기 실리콘게르마늄막을 선택적으로 식각한 후에 이들을 식각장벽으로 상기 실리콘기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계; 상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계; 상기 랜딩플러그 사이의 상기 실리콘기판을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및 상기 페리영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계를 포함하는 반도체 장치 제조방법을 제공한다. 또한, 상기 소자분리막을 형성한 이후에 상기 기판 전면을 덮는 하드마스크막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트도전막은 폴리실리콘 또는 실리콘게르마늄을 포함할 수 있다. 이때, 상기 게이트도전막을 실리콘게르마늄으로 형성하는 경우에 상기 게이트도전막과 상기 실리콘게르마늄막은 동시에 형성할 수 있다.
상기 매립게이트를 형성하는 단계는, 상기 트렌치 표면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및 상기 게이트전극 상에 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계를 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 매립게이트 형성 이후에 후속 비트라인과의 콘택공정이나 스토리지노드화의 콘택 형성 공정에서의 공정 마진을 확보할 수 있는 효과가 있다.
또한, 본 발명은 페리영역에서 게이트절연막 및 게이트도전막 증착공정을 진행하고, 셀영역에서는 랜딩플러그를 먼저 형성한 다음 소자분리 공정 및 매립게이트 공정을 진행함으로써, 콘택저항을 낮추고 콘택 형성 면적을 확보하여 후속 공정에서의 낫오픈을 방지할 뿐만 아니라 랜딩플러그를 추후 콘택 공정으로 만들 때 발생 가능한 콘택낫오픈, 브릿지 등도 방지할 수 있는 효과가 있다.
또한, 본 발명은 페리게이트 형성을 위한 공정을 소자분리용 트렌치 형성 이전에 완료할 수 있어 페리게이트 형성 시에 발생할 수 있는 매립게이트의 산화도 방지하여 안정적인 장치를 확보할 수 있고, 후속 콘택 공정이나 물질들을 제거하는 공정들을 줄여 공정 스탭을 감소시킬 수 있는 효과가 있다.
도 1a 내지 도 1f는 종래기술에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 매립게이트(Buried Gate, BG)를 구비한 반도체 장치에서 랜딩플러그와 기판 사이의 콘택저항이 증가하는 것을 방지할 수 있는 반도체 장치의 제조방법을 제공한다. 이를 위해, 본 발명은 매립게이트를 형성하기 이전에 랜딩플러그를 먼저 형성하는 랜딩플러그 전치 구조를 이용한 매립게이트 제조방법을 제공함과 동시에 랜딩플러그를 실리콘게르마늄막(SiGe layer)으로 형성하는 것을 특징으로 한다.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 매립게이트를 구비한 반도체 장치의 제조방법을 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 페리영역(또는 주변회로영역)이 정의된 실리콘기판(31)을 준비한다.
다음으로, 페리영역의 실리콘기판(31) 상에 페리게이트절연막(32)을 형성한다. 이때, 페리게이트절연막(32)은 산화막으로 형성할 수 있다. 구체적으로, 페리게이트절연막(32)은 열산화법(thermal oxidation)을 사용하여 실리콘산화막(SiO2)으로 형성할 수 있다.
다음으로, 페리영역의 페리게이트절연막(32) 상에 제1페리게이트도전막(33)을 형성하고, 셀영역의 실리콘기판(31) 상에 실리콘게르마늄막(34)을 형성한다. 실리콘게르마늄막(34)은 후속 공정을 통해 랜딩플러그로 작용한다. 제1페리게이트도전막(33) 및 실리콘게르마늄막(34)은 도전성 불순물이 도핑된 도프드막으로 형성할 수 있다.
이때, 제1페리게이트도전막(33)은 폴리실리콘 또는 실리콘게르마늄으로 형성할 수 있다. 따라서, 제1페리게이트도전막(33)을 폴리실리콘으로 형성하는 경우에는 제1페리게이트도전막(33)을 형성한 이후에 별도의 공정을 통해 셀영역에 실리콘게르마늄막을 형성한다. 반면에, 제1페리게이트도전막(33)을 실리콘게르마늄으로 형성하는 경우에는 이들을 동시에 형성할 수 있다.
여기서, 실리콘기판(31) 상에 폴리실리콘막을 박막형태로 증착하는 경우에는 실리콘기판(31)과 폴리실리콘막 사이의 접착력 부족으로 인하여 폴리실리콘막의 필링(peeling)이 발생한다. 구체적으로, 폴리실리콘막을 하드마스크막으로 사용하는 경우에 실리콘기판(31)과 폴리실리콘막 사이에 항상 패드산화막을 개재시키는 이유가 폴리실리콘막의 필링을 방지하기 위함이다. 이에 반해, 실리콘기판(31) 상에 실리콘게르마늄막을 박막형태로 증착하는 경우에는 막내 게르마늄성분에 의하여 실리콘기판(31)과 실리콘게르마늄막 사이의 접착력을 증가시킬 수 있기 때문에 필링을 방지할 수 있다. 따라서, 랜딩플러그 전치 구조를 이용한 매립게이트 제조공정에 있어서, 랜딩플러그는 실리콘게르마늄막(34)으로 형성하는 것이 바람직하다.
구체적으로, 실리콘게르마늄막(34)은 화학기상증착법(CVD)으로 실리콘소스가스, 게르마늄소스가스, 및 도전성불순물가스가 혼합된 혼합가스를 사용하여 형성할 수 있다. 이때, 실리콘소스가스로는 SiH4, SiH2Cl2 등을 사용할 수 있다. 게르마늄소스가스로는 GeH4, Ge2H6 등을 사용할 수 있다. 그리고, 도전성불순물가스로는 BH3, B2H6 등을 사용할 수 있다.
도 2b에 도시된 바와 같이, 실리콘기판(31) 전면에 소자분리를 위한 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 실리콘게르마늄막(34), 페리제1게이트도전막(33) 및 페리게이트절연막(32)을 식각한다. 이하, 식각된 실리콘게르마늄막(34), 제1페리게이트도전막(33) 및 페리게이트절연막(32)의 도면부호를 각각 '34A', '33A' 및 '32A'으로 변경하여 표기한다.
다음으로, 식각된 실리콘게르마늄막(34A), 페리제1게이트도전막(33A) 및 페리게이트절연막(32A)을 식각장벽으로 실리콘기판(31)을 식각하여 소자분리를 위한 트렌치를 형성한 후에, 트렌치를 절연물질로 갭필하여 소자분리막(35)을 형성한다.
다음으로, 실리콘기판(31) 전면을 덮는 하드마스크막(36)을 형성한다. 이때, 하드마스크막(36)은 질화막 예컨대, 실리콘질화막(Si3N4)으로 형성할 수 있다.
도 2c에 도시된 바와 같이, 하드마스크막(36) 상에 매립게이트를 형성하기 위한 감광막패턴(미도시)을 형성한 후에 감광막패턴을 식각장벽으로 하드마스크막(36)을 식각하여 하드마스크패턴(36A)을 형성한다.
다음으로, 하드마스크패턴(36A)을 식각장벽으로 실리콘게르마늄막(34)을 식각하여 랜딩플러그(34B)를 형성한다. 연속해서, 하드마스크패턴(36A)을 식각장벽으로 소자분리막(35)을 포함하는 실리콘기판(31)을 식각하여 매립게이트를 위한 트렌치(37)를 형성한다.
다음으로, 트렌치(37)를 일부 매립하는 매립게이트를 형성한다. 매립게이트는 트렌치(37) 표면 상에 셀게이트절연막(38)을 형성하고, 셀게이트절연막(38) 상에 트렌치(37)를 일부 매립하는 셀게이트전극(39)을 형성한 다음, 셀게이트전극(39) 상에 나머지 트렌치(37)를 갭필하는 실링막(40)을 형성하는 일련의 공정과정을 통해 형성할 수 있다. 여기서, 도면에서는 셀게이트절연막(38)이 실리콘기판(31) 표면 상에만 형성되는 경우를 도시하였으나, 셀게이트절연막(38)은 랜딩플러그(34B) 측벽에도 형성될 수 있다. 그리고, 실링막(40)은 산화막 또는 질화막으로 이루어진 단일막으로 형성하거나, 또는 산화막과 질화막과 적층된 적층막으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 페리영역에 잔류하는 하드마스크패턴(36A)만을 선택적으로 제거하여 제1페리게이트도전막(33A)을 노출시킨다.
다음으로, 실리콘기판(31) 전면에 제2페리게이트도전막(41) 및 페리게이트하드마스크막(42)을 순차적으로 형성한다. 이때, 제2페리게이트도전막(41)은 폴리실리콘막과 금속막이 적층된 적층막으로 형성할 수 있다.
도 2e에 도시된 바와 같이, 페리영역의 페리게이트하드마스크막(42), 제2페리게이트도전막(41) 및 제1페리게이트도전막(33A)을 순차적으로 식각하는 게이트패터닝을 진행한다. 이로써, 페리게이트절연막(32A), 제1페리게이트전극(33B), 제페리게이트전극(41A) 및 페리게이트하드마스크막(42A)이 순차적으로 적층된 구조의 페리게이트(43)를 형서할 수 있다.
상술한 본 발명의 반도체 장치 제조방법에 따르면, 페리게이트(43)의 형성이 용이하며, 매립게이트 형성 이후에 후속 비트라인과의 콘택공정이나 스토리지노드화의 콘택 형성 공정에서의 공정 마진을 확보할 수 있다.
또한, 페리영역에서 게이트산화 및 게이트도전막 증착공정을 진행하고, 셀영역에서는 랜딩플러그(34B)를먼저 형성한 다음 소자분리 공정 및 매립게이트 공정을 진행함으로써, 콘택저항을 낮추고 콘택 형성 면적을 확보하여 후속 공정에서의 낫오픈을 방지할 뿐만 아니라 랜딩플러그(34B)를 추후 콘택 공정으로 만들 때 발생 가능한 콘택낫오픈, 브릿지 등도 방지할 수 있다.
또한, 페리게이트(43) 형성을 위한 공정을 소자분리용 트렌치 형성 이전에 완료할 수 있어 페리게이트(43) 형성 시에 발생할 수 있는 매립게이트의 산화도 방지하여 안정적인 장치를 확보할 수 있고, 후속 콘택 공정이나 물질들을 제거하는 공정들을 줄여 공정 스탭을 감소시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 실리콘기판 32, 32A : 페리게이트절연막
33, 33A : 제1페리게이트도전막 33B : 제1페리게이트전극
34, 34A : 실리콘게르마늄막 34B : 랜딩플러그
35 : 소자분리막 36 : 하드마스크막
36A : 하드마스크패턴 37 : 트렌치
38 : 셀게이트절연막 39 : 셀게이트전극
40 : 실링막 41 : 제2페리게이트도전막
41A : 제2페리게이트전극 42, 42A : 페리게이트하드마스크막
43 : 페리게이트
33, 33A : 제1페리게이트도전막 33B : 제1페리게이트전극
34, 34A : 실리콘게르마늄막 34B : 랜딩플러그
35 : 소자분리막 36 : 하드마스크막
36A : 하드마스크패턴 37 : 트렌치
38 : 셀게이트절연막 39 : 셀게이트전극
40 : 실링막 41 : 제2페리게이트도전막
41A : 제2페리게이트전극 42, 42A : 페리게이트하드마스크막
43 : 페리게이트
Claims (14)
- 실리콘기판 전면에 실리콘게르마늄막을 형성하는 단계;
상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계;
상기 실리콘게르마늄막 사이의 실리콘기판을 식각하여 트렌치를 형성하는 단계; 및
상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,
상기 매립게이트를 형성하는 단계는,
상기 트렌치 표면에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
상기 게이트전극 상에 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 실리콘기판 전면에 실리콘게르마늄막을 형성하는 단계;
상기 실리콘게르마늄막과 상기 실리콘기판을 식각하여 제1트렌치를 형성하는 단계;
상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계;
상기 랜딩플러그 사이의 실리콘기판을 식각하여 제2트렌치를 형성하는 단계; 및
상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제3항에 있어서,
상기 소자분리막을 형성한 이후에
상기 기판 전면을 덮는 하드마스크막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
- 제3항에 있어서,
상기 매립게이트를 형성하는 단계는,
상기 제2트렌치 표면에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 제2트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
상기 게이트전극 상에 나머지 상기 제2트렌치를 매립하는 실링막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 셀영역과 페리영역이 정의된 실리콘기판의 상기 페리영역 상에 게이트절연막과 게이트도전막을 형성하는 단계;
상기 셀영역의 실리콘기판 상에 실리콘게르마늄막을 형성하는 단계;
상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계;
상기 랜딩플러그 사이의 상기 실리콘기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
상기 페리영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계
를 포함하는 반도체 장치 제조방법.
- 제6항에 있어서,
상기 게이트도전막은 폴리실리콘 또는 실리콘게르마늄을 포함하는 반도체 장치 제조방법.
- 제7항에 있어서,
상기 게이트도전막을 실리콘게르마늄으로 형성하는 경우에
상기 게이트도전막과 상기 실리콘게르마늄막은 동시에 형성하는 반도체 장치 제조방법.
- 제6항에 있어서,
상기 매립게이트를 형성하는 단계는,
상기 트렌치 표면에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
상기 게이트전극 상에 나머지 상기 트렌치를 매립하는 실링막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 셀영역과 페리영역이 정의된 실리콘기판의 상기 페리영역 상에 게이트절연막과 게이트도전막을 형성하는 단계;
상기 셀영역의 실리콘기판 상에 실리콘게르마늄막을 형성하는 단계;
상기 게이트절연막, 상기 게이트도전막, 상기 실리콘게르마늄막을 선택적으로 식각한 후에 이들을 식각장벽으로 상기 실리콘기판을 식각하여 제1트렌치를 형성하는 단계;
상기 제1트렌치를 갭필하는 소자분리막을 형성하는 단계;
상기 실리콘게르마늄막을 식각하여 랜딩플러그를 형성하는 단계;
상기 랜딩플러그 사이의 상기 실리콘기판을 식각하여 제2트렌치를 형성하는 단계;
상기 제2트렌치를 일부 매립하는 매립게이트를 형성하는 단계; 및
상기 페리영역에서 게이트를 형성하기 위한 게이트패터닝을 진행하는 단계
를 포함하는 반도체 장치 제조방법.
- 제10항에 있어서,
상기 소자분리막을 형성한 이후에
상기 기판 전면을 덮는 하드마스크막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법. - 제10항에 있어서,
상기 게이트도전막은 폴리실리콘 또는 실리콘게르마늄을 포함하는 반도체 장치 제조방법.
- 제12항에 있어서,
상기 게이트도전막을 실리콘게르마늄으로 형성하는 경우에
상기 게이트도전막과 상기 실리콘게르마늄막은 동시에 형성하는 반도체 장치 제조방법.
- 제10항에 있어서,
상기 매립게이트를 형성하는 단계는,
상기 제2트렌치 표면에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 상기 제2트렌치를 일부 매립하는 게이트전극을 형성하는 단계; 및
상기 게이트전극 상에 나머지 상기 제2트렌치를 매립하는 실링막을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100064471A KR20120003720A (ko) | 2010-07-05 | 2010-07-05 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100064471A KR20120003720A (ko) | 2010-07-05 | 2010-07-05 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120003720A true KR20120003720A (ko) | 2012-01-11 |
Family
ID=45610594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100064471A KR20120003720A (ko) | 2010-07-05 | 2010-07-05 | 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120003720A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150073605A (ko) * | 2013-12-23 | 2015-07-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| US10217747B2 (en) | 2012-08-30 | 2019-02-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2010
- 2010-07-05 KR KR1020100064471A patent/KR20120003720A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10217747B2 (en) | 2012-08-30 | 2019-02-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US10490554B2 (en) | 2012-08-30 | 2019-11-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR20150073605A (ko) * | 2013-12-23 | 2015-07-01 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
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