CN107346759A - 半导体结构及其制造方法 - Google Patents
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Abstract
一种半导体结构及其制造方法，所述方法包括：提供基底，基底包括衬底、以及凸出于衬底的鳍部，衬底包括第一区域和第二区域；在衬底上形成第一初始隔离层；图形化第一初始隔离层，在第一区域和第二区域交界处形成露出衬底的第一开口；在第一开口侧壁形成材料与衬底以及鳍部不同的侧壁保护层；沿第一开口刻蚀衬底，在衬底内形成第二开口；形成填充满第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出鳍部。本发明先在第一初始隔离层内形成第一开口，然后在第一开口侧壁形成侧壁保护层，再沿第一开口刻蚀衬底。侧壁保护层可以保护第一开口两侧的鳍部，从而避免刻蚀衬底的工艺对鳍部造成损耗。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
随着集成电路高密度的发展趋势，构成电路的器件更紧密地放置在芯片中以适应芯片的可用空间。相应地，半导体衬底单位面积上有源器件的密度不断增加，因此器件之间的有效绝缘隔离变得更加重要。
浅沟槽隔离(Shallow Trench Isolation，STI)技术具有良好的隔离效果(例如：工艺隔离效果和电性隔离效果)，浅沟槽隔离技术还具有减少占用晶圆表面的面积、增加器件的集成度等优点。因此，随着集成电路尺寸的减小，器件之间的隔离现主要采用浅沟槽隔离结构。
但是，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述鳍部之间的衬底上形成第一初始隔离层；图形化所述第一初始隔离层，在所述第一区域和第二区域交界处形成露出所述衬底的第一开口；在所述第一开口侧壁形成侧壁保护层，所述侧壁保护层与所述衬底以及鳍部的材料不相同；形成所述侧壁保护层后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第二开口；形成填充满所述第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出所述鳍部；剩余所述第一初始隔离层、第二初始隔离层和侧壁保护层用于构成隔离结构。
可选的，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。
可选的，所述侧壁保护层的厚度为至
可选的，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，形成所述侧壁保护层的步骤包括：形成保形覆盖所述第一开口底部和侧壁的侧壁保护膜，所述侧壁保护膜还覆盖所述第一初始隔离层顶部和鳍部顶部；采用无掩膜刻蚀工艺，刻蚀去除所述第一开口底部、以及所述第一初始隔离层顶部和鳍部顶部的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。
可选的，形成所述侧壁保护膜的工艺为原子层沉积工艺。
可选的，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
可选的，所述第二开口的深度为至
可选的，沿所述第一开口刻蚀所述衬底的步骤中，所述刻蚀工艺对所述衬底的刻蚀速率大于对所述侧壁保护层的刻蚀速率。
可选的，所述第一初始隔离层的材料为氧化硅、氮化硅或氮氧化硅；所述第二初始隔离层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述第一初始隔离层和第二初始隔离层的材料相同。
可选的，形成所述第一开口的步骤包括：通过曝光显影工艺，在所述第一初始隔离层上形成图形层，所述图形层暴露出所述第一区域和第二区域交界处的部分第一初始隔离层；以所述图形层为掩膜，刻蚀所述第一初始隔离层，直至露出所述衬底，并在所述第一初始隔离层内形成第一开口。
相应的，本发明还提供半导体结构，包括：基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；位于所述鳍部之间的隔离结构，所述隔离结构的顶部低于所述鳍部的顶部，所述隔离结构包括位于所述第一区域和第二区域交界处衬底内的第二隔离层，所述第二隔离层的顶部高于所述衬底顶部，所述隔离结构还包括位于高于所述衬底的第二隔离层侧壁上的侧壁保护层，以及覆盖所述侧壁保护层侧壁和衬底的第一隔离层，其中，所述侧壁保护层与所述衬底以及鳍部的材料不相同。
可选的，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。
可选的，所述侧壁保护层的厚度为至
可选的，所述第二隔离层位于所述衬底内的厚度为至
可选的，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述第一隔离层的材料为氧化硅、氮化硅或氮氧化硅；所述第二隔离层的材料为氧化硅、氮化硅或氮氧化硅。
可选的，所述第一隔离层和第二隔离层的材料相同。
与现有技术相比，本发明的技术方案具有以下优点：
本发明在形成隔离结构的步骤中，先在第一初始隔离层内形成露出所述衬底的第一开口，然后在所述第一开口侧壁形成侧壁保护层，再沿所述第一开口刻蚀所述衬底。其中，所述侧壁保护层的材料与所述衬底以及鳍部的材料不相同，因此在刻蚀所述衬底的过程中，所述刻蚀工艺对所述侧壁保护层的刻蚀速率较慢，所述侧壁保护层可以保护所述第一开口两侧的鳍部，从而可以避免刻蚀所述衬底的工艺对所述鳍部造成损耗，进而可以优化半导体器件的电学性能。
可选方案中，所述第一初始隔离层、第二初始隔离层和侧壁保护层的材料均为氧化硅、氮化硅或氮氧化硅，也就是说，所述侧壁保护层的材料也为隔离结构材料，因此具有较好的工艺兼容性。
附图说明
图1至图8是现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图；
图9至图16是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图；
图17是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，现有技术的浅沟槽隔离结构容易引起半导体器件的电学性能的降低，结合现有技术半导体结构的制造方法分析其原因。结合参考图1至图6，示出了现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图1，提供基底(未标示)，所述基底包括衬底100、以及凸出于所述衬底100的鳍部110，所述衬底包括第一区域Ⅰ和第二区域Ⅱ。
本实施例中，所述基底用于形成SRAM，所述第一区域Ⅰ用于形成下拉(PD，Pull Down)晶体管或传送门(PG，Pass Gate)晶体管，所述第二区域Ⅱ用于形成上拉(PU，Pull Up)晶体管。
需要说明的是，所述鳍部110顶部形成有硬掩膜层300，所述硬掩膜层300用于作为形成所述鳍部110的刻蚀掩膜。
参考图2，在所述鳍部110之间的衬底100上形成第一初始隔离层120，所述第一初始隔离层120顶部与所述硬掩膜层300顶部齐平。所述第一初始隔离层120的材料为氧化硅。
参考图3，在所述第一初始隔离层120上形成图形层310，所述图形层310具有开口311，且所述开口311暴露出所述第一区域Ⅰ和第二区域Ⅱ交界处的部分第一初始隔离层120。
参考图4，以所述图形层310为掩膜，沿所述开口311(如图3所示)依次刻蚀所述第一初始隔离层120和部分厚度的衬底100，形成沟槽130。
参考图5，形成填充满所述沟槽130(如图4所示)的第二初始隔离层140，所述第二初始隔离层140的顶部与所述第一初始隔离层120的顶部齐平。
参考图6，去除部分厚度的所述第一初始隔离层120和第二初始隔离层140，分别形成第一隔离层121和第二隔离层141，所述第一隔离层121和第二隔离层141用于构成隔离结构150。其中，所述第一隔离层121用于对相邻N型晶体管或相邻P型晶体管之间起到隔离作用，所述第二隔离层141用于对相邻N型晶体管和P型晶体管之间起到隔离作用。
本实施例中，所述第一区域Ⅰ用于形成下拉晶体管或传送门晶体管，且所述下拉晶体管或传送门晶体管为N型晶体管，所述第二区域Ⅱ用于形成上拉晶体管，且所述上拉晶体管为P型晶体管；所述第二隔离层141不仅位于所述第一隔离层121内，还位于部分深度的衬底100内，通过所述第二隔离层141，可以更好地对相邻N型晶体管和P型晶体管之间起到隔离作用，即对不同类型的晶体管之间起到隔离作用。
但是，如图7所示，在所述第一初始隔离层120上形成图形层310的工艺过程中，光刻工艺容易发生对准偏移的现象，例如所述开口311向所述第一区域Ⅰ发生偏移；如图8所示，在以所述图形层310为掩膜，沿所述开口311(如图7所示)刻蚀所述第一初始隔离层120后，所述第一区域Ⅰ鳍部110的侧壁容易因所述开口311发生偏移而暴露在刻蚀环境中，且随着集成电路特征尺寸的持续减小，鳍部110与鳍部110之间的间距也越来越小，相应的，对准偏移问题造成的后果也越来越明显；此外，由于所述衬底100和鳍部110的材料相同，后续继续刻蚀所述衬底100的过程中，对暴露在刻蚀环境中的鳍部110进行刻蚀，从而导致所述鳍部110受到损耗，进而导致半导体器件的电学性能的降低。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；在所述鳍部之间的衬底上形成第一初始隔离层；图形化所述第一初始隔离层，在所述第一区域和第二区域交界处形成露出所述衬底的第一开口；在所述第一开口侧壁形成侧壁保护层，所述侧壁保护层与所述衬底以及鳍部的材料不相同；形成所述侧壁保护层后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第二开口；形成填充满所述第二开口和第一开口的第二初始隔离层；去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出所述鳍部；剩余所述第一初始隔离层、第二初始隔离层和侧壁保护层用于构成隔离结构。
本发明在形成隔离层的步骤中，先在第一初始隔离层内形成露出所述衬底的第一开口，然后在所述第一开口侧壁形成侧壁保护层，再沿所述第一开口刻蚀所述衬底。其中，所述侧壁保护层的材料与所述衬底以及鳍部的材料不相同，因此在刻蚀所述衬底的过程中，所述侧壁保护层可以保护所述第一开口两侧的鳍部，从而可以避免刻蚀所述衬底的工艺对所述鳍部造成损耗，进而可以优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图9至图16是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图9，提供基底(未标示)，所述基底包括衬底400、以及凸出于所述衬底400的鳍部410，所述衬底包括第一区域Ⅰ和第二区域Ⅱ。
所述第一区域Ⅰ用于形成N型晶体管，所述第二区域Ⅱ用于形成P型晶体管。本实施例中，所述基底用于形成SRAM，所述第一区域Ⅰ用于形成下拉(PD，Pull Down)晶体管或传送门(PG，Pass Gate)晶体管，所述第二区域Ⅱ用于形成上拉(PU，Pull Up)晶体管。
所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部410的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述鳍部410的材料为硅。
具体地，形成所述基底的步骤包括：提供初始基底，在所述初始基底上形成图形化的硬掩膜层600；以所述硬掩模层600为掩膜，刻蚀所述初始基底，形成若干分立的凸起；所述凸起为鳍部410，刻蚀后的初始基底作为衬底400，所述衬底400包括第一区域Ⅰ和第二区域Ⅱ。
本实施例中，所述鳍部410的侧壁与所述衬底400表面相垂直，即所述鳍部410的顶部尺寸等于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以小于底部尺寸。
本实施例中，所述硬掩膜层600的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层600表面能够作为平坦化工艺的停止位置，且所述硬掩膜层600还能够起到保护所述鳍部410顶部的作用。
需要说明的是，为了减小所述硬掩膜层600与鳍部410之间的应力，避免直接在初始基底上形成所述硬掩膜层600时产生位错的问题，在初始基底上形成所述硬掩膜层600之前，还包括：在所述初始基底上形成缓冲层500，所述缓冲层500的材料可以为氧化硅。
还需要说明的是，形成所述基底之后，所述制造方法还包括：在所述鳍部410表面形成衬垫氧化层(图未示)，用于修复所述鳍部410。
在氧化处理过程中，由于所述鳍部410凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层之后，不仅所述鳍部410表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部410的表面光滑，晶格质量得到改善，避免所述鳍部410顶角尖端放电问题，有利于改善鳍式场效应管的性能。
本实施例中，所述衬垫氧化层还位于所述衬底400表面，所述衬垫氧化层的材料为氧化硅。
参考图10，在所述鳍部410之间的衬底400上形成第一初始隔离层420。
所述第一初始隔离层420为后续形成隔离结构提供工艺基础，用于对相邻器件之间起到隔离作用。
所述第一初始隔离层420的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一初始隔离层420的材料为氧化硅。
具体地，形成所述第一初始隔离层420的步骤包括：在所述鳍部410之间的衬底400上形成第一隔离膜，所述第一隔离膜的顶部高于所述硬掩膜层600的顶部；研磨去除高于所述硬掩膜层600顶部的第一隔离膜，形成第一初始隔离层420。
为了提高形成所述第一隔离膜的工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述第一隔离膜。在一个具体实施例中，所述第一隔离膜的形成工艺包括：采用流动性化学气相沉积工艺形成前驱第一隔离膜；对所述前驱第一隔离膜进行退火固化处理，将前驱第一隔离膜转化为第一隔离膜。
本实施例中，采用化学机械研磨工艺，研磨去除高于所述硬掩膜层600顶部的第一隔离膜，直至剩余第一隔离膜顶部与所述硬掩膜层600顶部齐平。
结合参考图11和图12，图形化所述第一初始隔离层420，在所述第一区域Ⅰ和第二区域Ⅱ交界处形成露出所述衬底400的第一开口430(如图12所示)。
所述第一开口430为后续在所述衬底400内形成第二开口提供工艺基础，且为后续形成第二初始隔离层提供空间位置。
具体地，形成所述第一开口430的步骤包括：通过曝光显影工艺，在所述第一初始隔离层420上形成图形层610(如图11所示)，所述图形层610暴露出所述第一区域Ⅰ和第二区域Ⅱ交界处的部分第一初始隔离层420；以所述图形层610为掩膜，刻蚀所述第一初始隔离层420，直至露出所述衬底400，并在所述第一初始隔离层420内形成第一开口430。
本实施例中，刻蚀所述第一初始隔离层420的工艺为等离子体干法刻蚀工艺。
具体地，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为C4F8、CF4或CHF3，刻蚀气体的气体流量为5sccm至400sccm，腔室压强为2毫托至200毫托，工艺时间为60S至5000S。
本实施例中，形成所述第一开口430后，去除所述图形层610。所述图形层610的材料为光刻胶，可以采用湿法去胶或灰化工艺去除所述图形层610。
参考图13，在所述第一开口430侧壁形成侧壁保护层700，所述侧壁保护层700与所述衬底400以及鳍部410的材料不相同。
所述侧壁保护层700用于保护所述第一开口430两侧的鳍部410，避免后续刻蚀所述衬底400的工艺对所述鳍部410造成损耗。
所述侧壁保护层700的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述侧壁保护层700的材料可以为氮化硅。
需要说明的是，所述侧壁保护层700的厚度不宜过厚，也不宜过薄。如果所述侧壁保护层700的厚度过薄，后续在刻蚀所述衬底400时，难以对所述鳍部410起到保护作用，或者保护效果不明显；如果所述侧壁保护层700的厚度过厚，影响后续在所述衬底400内形成的第二开口的尺寸，从而影响在所述第一开口430和第二开口内形成的第二初始隔离层的质量，进而影响最终形成的隔离结构的隔离效果。为此，本实施例中，所述侧壁保护层700的厚度为至
具体地，形成所述侧壁保护层700的步骤包括：形成保形覆盖所述第一开口430底部和侧壁的侧壁保护膜，所述侧壁保护膜还覆盖所述第一初始隔离层420顶部和鳍部410顶部；采用无掩膜刻蚀工艺，刻蚀去除所述第一开口430底部、以及所述第一初始隔离层420顶部和鳍部410顶部的侧壁保护膜，在所述第一开口430侧壁形成侧壁保护层700。
本实施例中，形成所述侧壁保护膜的工艺为原子层沉积工艺。所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
其中，当工艺温度低于80摄氏度时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述侧壁保护膜的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述侧壁保护膜的形成效率；当所述工艺温度高于300摄氏度时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述侧壁保护膜的纯度和台阶覆盖性，最终降低所述侧壁保护膜的形成质量。
基于所述设定的工艺温度，将腔室压强、气体流量和沉积次数设定在合理范围值内，避免类似化学气相沉积的现象发生，从而保证所述侧壁保护膜的高纯度和良好台阶覆盖性，进而提高所述侧壁保护膜的形成质量。
参考图14，形成所述侧壁保护层700后，沿所述第一开口430(如图13所示)刻蚀所述衬底400，在所述衬底400内形成第二开口431。
所述第二开口431为后续形成第二初始隔离层提供空间位置。
需要说明的是，所述第二开口431的深度影响后续形成的第二初始隔离层的厚度，从而影响最终形成的隔离结构的隔离效果，为此，所述第二开口431的深度不宜过深，也不宜过浅。本实施例中，所述第二开口431的深度为至
本实施例中，形成所述第二开口431的刻蚀工艺为等离子体干法刻蚀工艺。具体地，所述等离子体干法刻蚀工艺的工艺参数包括：刻蚀气体为CH3F。
需要说明的是，为了形成满足目标深度值和良好形貌的第二开口431，所述等离子体干法刻蚀工艺的工艺参数需设定在合理范围内。具体地，刻蚀气体的气体流量为20sccm至500sccm，腔室压强为2毫托至10毫托，工艺时间为10S至500S
还需要说明的是，由于所述第一开口430侧壁形成有所述侧壁保护层700，且所述侧壁保护层700的材料与所述衬底400以及鳍部410的材料不相同，所述刻蚀工艺对所述衬底400的刻蚀速率大于对所述侧壁保护层700的刻蚀速率，从而在形成所述第二开口431的过程中，所述侧壁保护层700可以对所述第一开口430两侧的鳍部410起到保护作用，避免所述刻蚀工艺对所述鳍部410造成损耗。
参考图15，形成填充满所述第二开口431(如图14所示)和第一开口430(如图13所示)的第二初始隔离层440。
所述第二初始隔离层440为后续形成隔离结构提供工艺基础，用于更好地对不同类型晶体管之间起到隔离作用，即用于对相邻N型晶体管和P型晶体管之间起到隔离作用。
所述第二初始隔离层440的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第二初始隔离层440和第一初始隔离层420的材料相同，所述第二初始隔离层440的材料为氧化硅。
具体地，形成所述第二初始隔离层440的步骤包括：形成填充满所述第二开口431和第一开口430的第二隔离膜，所述第二隔离膜的顶部高于所述第一初始隔离层420的顶部；研磨去除高于所述第一初始隔离层420的第二隔离膜，形成第二初始隔离层440。
为了提高形成所述第二隔离膜的工艺的填孔(gap-filling)能力，采用流动性化学气相沉积(FCVD，Flowable CVD)或高纵宽比化学气相沉积工艺(HARP CVD)，形成所述第二隔离膜。在一个具体实施例中，所述第二隔离膜的形成工艺包括：采用流动性化学气相沉积工艺形成前驱第二隔离膜；对所述前驱第二隔离膜进行退火固化处理，将前驱第二隔离膜转化为第二隔离膜。
本实施例中，采用化学机械研磨工艺，研磨去除高于所述第一初始隔离层420的第二隔离膜，直至剩余第二隔离膜顶部与所述第一初始隔离层420顶部齐平。
需要说明的是，所述鳍部410顶部形成有硬掩膜层600，所述硬掩膜层600表面用于作为平坦化工艺的停止位置；相应的，形成所述第二初始隔离层440的步骤中，以所述硬掩膜层600表面作为研磨停止位置，去除高于所述硬掩膜层600的第二隔离膜，形成第二初始隔离层440。
参考图16，去除部分厚度的第二初始隔离层440(如图15所示)、侧壁保护层700和第一初始隔离层420(如图15所示)，剩余所述第一初始隔离层420、第二初始隔离层440和侧壁保护层700用于构成隔离结构450。
本实施例中，剩余所述第一初始隔离层420为第一隔离层421，剩余所述第二初始隔离层440为第二隔离层441。
所述第一隔离层421用于对相邻N型晶体管或相邻P型晶体管之间起到隔离作用，所述第二隔离层441用于对不同类型的晶体管之间起到隔离作用，即对相邻N型晶体管和P型晶体管之间起到隔离作用。
所述第一隔离层421的材料可以为氧化硅、氮化硅或氮氧化硅，所述第二隔离层441的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离层421的材料为氧化硅，所述第二隔离层441的材料为氧化硅。
去除部分厚度的第二初始隔离层440、侧壁保护层700和第一初始隔离层420的工艺可以为干法刻蚀工艺、湿法刻蚀工艺，或干法刻蚀工艺和湿法刻蚀工艺相结合的工艺。本实施例中，采用湿法刻蚀工艺，所述湿法刻蚀工艺所述采用的溶液为氢氟酸和磷酸溶液。
需要说明的是，所述第一隔离层421的厚度与所述鳍部410的高度之比大于等于1/4且小于等于1/2。本实施例中，所述第一隔离层421的厚度与所述鳍部410的高度之比为1/2。
还需要说明的是，去除部分厚度的第二初始隔离层440、侧壁保护层700和第一初始隔离层420的同时，去除所述鳍部410顶部的缓冲层500(如图15所示)和硬掩膜层600(如图15所示)，还去除所述鳍部410部分表面的衬垫氧化层(图未示)。
本发明在形成隔离结构450的步骤中，先在所述第一初始隔离层420(如图13所示)内形成露出所述衬底400的第一开口430(如图13所示)，然后在所述第一开口430侧壁形成侧壁保护层700(如图13所示)，再沿所述第一开口430刻蚀所述衬底400。其中，所述侧壁保护层700的材料与所述衬底400以及鳍部410的材料不相同，因此在刻蚀所述衬底400的过程中，所述刻蚀工艺对所述侧壁保护层700的刻蚀速率较慢，所述侧壁保护层700可以保护所述第一开口430两侧的鳍部410，从而可以避免刻蚀所述衬底400的工艺对所述鳍部410造成损害，进而优化半导体器件的电学性能。
此外，所述侧壁保护层700的材料为隔离结构材料，因此，具有较好的工艺兼容性。
参考图17，相应的，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括衬底800、以及凸出于所述衬底800的鳍部810，所述衬底800包括第一区域Ⅰ和第二区域Ⅱ；
位于所述鳍部810之间的隔离结构820，所述隔离结构820的顶部低于所述鳍部810的顶部，所述隔离结构820包括位于所述第一区域Ⅰ和第二区域Ⅱ交界处衬底800内的第二隔离层822，所述第二隔离层822的顶部高于所述衬底800顶部，所述隔离结构820还包括位于高于所述衬底800的第二隔离层822侧壁上的侧壁保护层823，以及覆盖所述侧壁保护层823侧壁和衬底800的第一隔离层821，其中，所述侧壁保护层823的材料与所述衬底800以及鳍部810的材料不相同。
所述第一区域Ⅰ用于形成N型晶体管，所述第二区域Ⅱ用于形成P型晶体管。本实施例中，所述基底用于形成SRAM，所述第一区域Ⅰ用于形成下拉(PD，Pull Down)晶体管或传送门(PG，Pass Gate)晶体管，所述第二区域Ⅱ用于形成上拉(PU，Pull Up)晶体管。
所述衬底800的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底800还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部810的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底800为硅衬底，所述鳍部810的材料为硅。
本实施例中，所述鳍部810的侧壁与所述衬底800表面相垂直，即所述鳍部810的顶部尺寸等于底部尺寸。在其他实施例中，所述鳍部的顶部尺寸还可以小于底部尺寸。
所述第一隔离层821的材料可以为氧化硅、氮化硅或氮氧化硅，所述第二隔离层822的材料也可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述第一隔离层821和第二隔离层822的材料相同，所述第一隔离层821的材料为氧化硅，所述第二隔离层822的材料为氧化硅。
本实施例中，所述第一隔离层821用于对相邻N型晶体管或相邻P型晶体管之间起到隔离作用，所述第二隔离层822用于对不同类型晶体管之间起到隔离作用，即相邻N型晶体管和P型晶体管之间起到隔离作用。
需要说明的是，所述第一隔离层821的厚度与所述鳍部810的高度之比大于等于1/4且小于等于1/2。本实施例中，所述第一隔离层821的厚度与所述鳍部810的高度之比为1/2。
还需要说明的是，所述第二隔离层822位于所述衬底800内的厚度对所述第二隔离层822的隔离效果具有影响，为此，所述第二隔离层822位于所述衬底800内的厚度不宜过大，也不宜过小。本实施例中，所述第二隔离层822位于所述衬底800内的厚度为至
所述侧壁保护层823的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述侧壁保护层823的材料为氮化硅。
需要说明的是，所述侧壁保护层823的厚度不宜过厚，也不宜过薄。如果所述侧壁保护层823的厚度过薄，在形成所述第二隔离层822的工艺过程中，难以保护所述第二隔离层822两侧的鳍部810，容易导致所述鳍部810受到刻蚀损耗；如果所述侧壁保护层823的厚度过厚，容易导致所述第二隔离层822的宽度尺寸减小，从而影响所述第二隔离层822的隔离效果。为此，本实施例中，所述侧壁保护层823的厚度为至
由于高于所述衬底800的第二隔离层822侧壁上形成有侧壁保护层823，其中，所述侧壁保护层823的材料与所述衬底800以及鳍部810的材料不相同；所述侧壁保护层823用于在形成所述第二隔离层822的工艺过程中，对所述第二隔离层822两侧的鳍部810进行保护，从而可以避免所述鳍部810受到刻蚀损耗，进而可以优化半导体器件的电学性能。
此外，所述侧壁保护层823的材料为隔离结构材料，因此，具有较好的工艺兼容性。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (19)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；
在所述鳍部之间的衬底上形成第一初始隔离层；
图形化所述第一初始隔离层，在所述第一区域和第二区域交界处形成露出所述衬底的第一开口；
在所述第一开口侧壁形成侧壁保护层，所述侧壁保护层与所述衬底以及鳍部的材料不相同；
形成所述侧壁保护层后，沿所述第一开口刻蚀所述衬底，在所述衬底内形成第二开口；
形成填充满所述第二开口和第一开口的第二初始隔离层；
去除部分厚度的第二初始隔离层、侧壁保护层和第一初始隔离层，露出所述鳍部；剩余所述第一初始隔离层、第二初始隔离层和侧壁保护层用于构成隔离结构。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；
所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁保护层的厚度为至
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护层的步骤包括：形成保形覆盖所述第一开口底部和侧壁的侧壁保护膜，所述侧壁保护膜还覆盖所述第一初始隔离层顶部和鳍部顶部；
采用无掩膜刻蚀工艺，刻蚀去除所述第一开口底部、以及所述第一初始隔离层顶部和鳍部顶部的侧壁保护膜，在所述第一开口侧壁形成侧壁保护层。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，形成所述侧壁保护膜的工艺为原子层沉积工艺。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述原子层沉积工艺的工艺参数包括：向原子层沉积室内通入的前驱体为含硅的前驱体，工艺温度为80摄氏度至300摄氏度，压强为0.1托至20托，沉积次数为5次至50次。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二开口的深度为至
9.如权利要求1所述的半导体结构的制造方法，其特征在于，沿所述第一开口刻蚀所述衬底的步骤中，所述刻蚀工艺对所述衬底的刻蚀速率大于对所述侧壁保护层的刻蚀速率。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一初始隔离层的材料为氧化硅、氮化硅或氮氧化硅；
所述第二初始隔离层的材料为氧化硅、氮化硅或氮氧化硅。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一初始隔离层和第二初始隔离层的材料相同。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述第一开口的步骤包括：通过曝光显影工艺，在所述第一初始隔离层上形成图形层，所述图形层暴露出所述第一区域和第二区域交界处的部分第一初始隔离层；
以所述图形层为掩膜，刻蚀所述第一初始隔离层，直至露出所述衬底，并在所述第一初始隔离层内形成第一开口。
13.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、以及凸出于所述衬底的鳍部，所述衬底包括第一区域和第二区域；
位于所述鳍部之间的隔离结构，所述隔离结构的顶部低于所述鳍部的顶部，所述隔离结构包括位于所述第一区域和第二区域交界处衬底内的第二隔离层，所述第二隔离层的顶部高于所述衬底顶部，所述隔离结构还包括位于高于所述衬底的第二隔离层侧壁上的侧壁保护层，以及覆盖所述侧壁保护层侧壁和衬底的第一隔离层，其中，所述侧壁保护层与所述衬底以及鳍部的材料不相同。
14.如权利要求13所述的半导体结构，其特征在于，所述第一区域用于形成N型晶体管，所述第二区域用于形成P型晶体管；
所述半导体结构为SRAM；所述第一区域用于形成下拉晶体管或传送门晶体管，所述第二区域用于形成上拉晶体管。
15.如权利要求13所述的半导体结构，其特征在于，所述侧壁保护层的厚度为至
16.如权利要求13所述的半导体结构，其特征在于，所述第二隔离层位于所述衬底内的厚度为至
17.如权利要求13所述的半导体结构，其特征在于，所述侧壁保护层的材料为氧化硅、氮化硅或氮氧化硅。
18.如权利要求13所述的半导体结构，其特征在于，所述第一隔离层的材料为氧化硅、氮化硅或氮氧化硅；
所述第二隔离层的材料为氧化硅、氮化硅或氮氧化硅。
19.如权利要求13所述的半导体结构，其特征在于，所述第一隔离层和第二隔离层的材料相同。
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|---|---|
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107946312A (zh) * | 2017-11-23 | 2018-04-20 | 长江存储科技有限责任公司 | 防止外围电路受损的方法及结构 |
| CN108962971A (zh) * | 2017-05-19 | 2018-12-07 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体结构及其形成方法 |
| CN110660803A (zh) * | 2018-06-29 | 2020-01-07 | 台湾积体电路制造股份有限公司 | Sram结构及其形成方法 |
| CN110875186A (zh) * | 2018-08-31 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111430241A (zh) * | 2019-01-09 | 2020-07-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111508896A (zh) * | 2019-01-30 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
| CN111725137A (zh) * | 2019-03-20 | 2020-09-29 | 中芯国际集成电路制造（天津）有限公司 | 一种半导体器件的形成方法 |
| CN112786701A (zh) * | 2019-11-05 | 2021-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080090356A1 (en) * | 2003-08-20 | 2008-04-17 | Samsung Electronics Co., Ltd. | Method of manufacturing integrated circuit device including recessed channel transistor |
| CN101840921A (zh) * | 2009-03-20 | 2010-09-22 | 台湾积体电路制造股份有限公司 | 静态随机存取存储单元及其制造方法 |
| CN102024743A (zh) * | 2009-09-18 | 2011-04-20 | 格罗方德半导体公司 | 半导体结构与在鳍状装置之鳍状结构之间形成隔离的方法 |
| CN102047409A (zh) * | 2008-06-02 | 2011-05-04 | 美光科技公司 | 提供电性隔离的方法及包含所述方法的半导体结构 |
| CN102117828A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
-
2016
- 2016-05-06 CN CN201610297862.4A patent/CN107346759B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080090356A1 (en) * | 2003-08-20 | 2008-04-17 | Samsung Electronics Co., Ltd. | Method of manufacturing integrated circuit device including recessed channel transistor |
| CN102047409A (zh) * | 2008-06-02 | 2011-05-04 | 美光科技公司 | 提供电性隔离的方法及包含所述方法的半导体结构 |
| CN101840921A (zh) * | 2009-03-20 | 2010-09-22 | 台湾积体电路制造股份有限公司 | 静态随机存取存储单元及其制造方法 |
| CN102024743A (zh) * | 2009-09-18 | 2011-04-20 | 格罗方德半导体公司 | 半导体结构与在鳍状装置之鳍状结构之间形成隔离的方法 |
| CN102117828A (zh) * | 2009-12-30 | 2011-07-06 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962971A (zh) * | 2017-05-19 | 2018-12-07 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体结构及其形成方法 |
| CN108962971B (zh) * | 2017-05-19 | 2022-01-11 | 中芯国际集成电路制造(北京)有限公司 | 一种半导体结构及其形成方法 |
| WO2019100847A1 (en) * | 2017-11-23 | 2019-05-31 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of three-dimensional memory |
| US10756113B2 (en) | 2017-11-23 | 2020-08-25 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
| CN107946312A (zh) * | 2017-11-23 | 2018-04-20 | 长江存储科技有限责任公司 | 防止外围电路受损的方法及结构 |
| US11404442B2 (en) | 2017-11-23 | 2022-08-02 | Yangtze Memory Technologies Co., Ltd. | Protective structure and fabrication methods for the peripheral circuits of a three-dimensional memory |
| CN110660803A (zh) * | 2018-06-29 | 2020-01-07 | 台湾积体电路制造股份有限公司 | Sram结构及其形成方法 |
| CN110875186A (zh) * | 2018-08-31 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN110875186B (zh) * | 2018-08-31 | 2023-08-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111430241A (zh) * | 2019-01-09 | 2020-07-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111508896B (zh) * | 2019-01-30 | 2023-07-28 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111508896A (zh) * | 2019-01-30 | 2020-08-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN111725137A (zh) * | 2019-03-20 | 2020-09-29 | 中芯国际集成电路制造（天津）有限公司 | 一种半导体器件的形成方法 |
| CN111725137B (zh) * | 2019-03-20 | 2023-06-23 | 中芯国际集成电路制造（天津）有限公司 | 一种半导体器件的形成方法 |
| CN112786701A (zh) * | 2019-11-05 | 2021-05-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN112786701B (zh) * | 2019-11-05 | 2024-04-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
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| Publication number | Publication date |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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