CN110660803A - Sram结构及其形成方法 - Google Patents

Sram结构及其形成方法 Download PDF

Info

Publication number
CN110660803A
CN110660803A CN201910573430.5A CN201910573430A CN110660803A CN 110660803 A CN110660803 A CN 110660803A CN 201910573430 A CN201910573430 A CN 201910573430A CN 110660803 A CN110660803 A CN 110660803A
Authority
CN
China
Prior art keywords
well region
gate
type well
dielectric
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910573430.5A
Other languages
English (en)
Inventor
温明璋
徐国修
田峻宇
吴琬瑶
张长昀
陈弘凯
洪连嵘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN202211650130.0A priority Critical patent/CN115768106A/zh
Publication of CN110660803A publication Critical patent/CN110660803A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供了SRAM结构。SRAM结构包括：衬底；P型阱区，位于衬底上方；N型阱区，位于衬底上方；PMOS晶体管，位于N型阱区中；NMOS晶体管，位于P型阱区中；隔离区，位于P型阱区和N型阱区之间的边界上方；以及介电结构，形成在隔离区中并且从隔离区延伸到P型阱区和N型阱区之间的边界。介电结构的深度大于隔离区的深度。PMOS晶体管通过隔离区与NMOS晶体管分隔开。本发明的实施例还涉及SRAM结构的形成方法。

Description

SRAM结构及其形成方法
技术领域
本发明的实施例涉及SRAM结构及其形成方法。
背景技术
存储器常用于集成电路中。例如，静态随机存取存储器(SRAM)是易失性存储器，并且用于需要高速、低功耗和操作简单的电子应用中。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别受欢迎。SRAM具有无需刷新即可保持数据的优点。
SRAM包括以行和列设置的多个位单元以形成阵列。每个位单元包括耦合到位线和字线的多个晶体管，用于读取存储器单元的数据位和将数据位写入存储器单元。单端口SRAM使得能够在特定时间将单个数据位写入位单元或从位单元读取单个数据位。
发明内容
本发明的实施例提供了一种静态随机存取存储器(SRAM)结构，包括：衬底；P型阱区，位于所述衬底上方；N型阱区，位于所述衬底上方并且在结处邻接所述P型阱区；P型金属氧化物半导体(PMOS)晶体管，位于所述N型阱区中；N型金属氧化物半导体(NMOS)晶体管，位于所述P型阱区中；介电层，位于所述P型金属氧化物半导体晶体管和所述N型金属氧化物半导体晶体管上方；以及介电结构，位于所述结上方并且从所述结延伸至所述介电层的顶面；其中，所述P型金属氧化物半导体晶体管通过所述介电结构与所述N型金属氧化物半导体晶体管分隔开。
本发明的另一实施例提供了一种静态随机存取存储器(SRAM)结构，包括：N型阱区，夹在衬底上方的第一P型阱区和第二P型阱区之间，所述第一P型阱区在第一结处邻接所述N型阱区，并且所述第二P型阱区在第二结处邻接所述N型阱区；第一下拉晶体管和第一传输门晶体管，位于所述第一P型阱区上方，所述第一下拉晶体管包括第一栅极，并且所述第一传输门晶体管包括第二栅极；第一上拉晶体管和第二上拉晶体管，位于所述N型阱区上方，所述第一上拉晶体管包括第三栅极，并且所述第二上拉晶体管包括第四栅极；第二传输门晶体管和第二下拉晶体管，位于所述第二P型阱区上方，所述第二传输门晶体管包括第五栅极，并且所述第二下拉晶体管包括第六栅极；以及介电结构，位于所述第一结上方并且从所述第一结延伸，并且位于所述第二栅极和所述第四栅极之间。
本发明的又一实施例提供了一种制造静态随机存取存储器(SRAM)结构的方法，包括：在衬底上方形成第一鳍结构；在所述第一鳍结构周围形成隔离结构；形成第一栅极堆叠线，所述第一栅极堆叠线横跨所述第一鳍结构并且在所述隔离结构上方延伸；形成穿过所述第一栅极堆叠线和所述隔离结构并且延伸到所述衬底中的沟槽；以及用第一介电材料填充所述沟槽以形成介电结构，所述介电结构将所述第一栅极堆叠线分成第一栅极结构和第二栅极结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的一些实施例的SRAM的简化图。
图2A示出了根据本发明的一些实施例的单端口SRAM单元。
图2B示出了根据本发明的一些实施例的图2A的SRAM单元的可选图示。
图3A示出了图1的每个SRAM单元中的半导体可控整流器(SCR)的等效电路。
图3B示出了根据本发明的一些实施例的示出图3A的SCR的截面图。
图4示出了根据本发明的一些实施例的示出SRAM单元的SRAM结构的布局。
图5A示出了根据本发明的一些实施例的沿着图4的剖面线A-AA视图的SRAM单元的SRAM结构的截面图。
图5B示出了根据本发明的一些实施例的沿着图4的剖面线B-BB视图的SRAM单元的SRAM结构的截面图。
图5C示出了根据本发明的一些实施例的沿着图4的剖面线C-CC视图的SRAM单元的SRAM结构的截面图。
图6A至图6E示出了根据一些实施例的制造图4中的框20中所示的半导体结构的各个阶段的立体图。
图7A至图7E示出了根据一些实施例的制造沿着图4中的线A-AA所示的半导体结构的各个阶段的横截面表示。
图8A至图8E示出了根据一些实施例的制造沿着图4中的线B-BB所示的半导体结构的各个阶段的横截面表示。
图9是根据一些实施例的图6E和图4中沿着线C-CC的所示的半导体结构的横截面表示。
图10A至图10C示出了根据一些实施例的形成半导体结构的横截面表示。
图11A和图11B示出了根据一些实施例的形成半导体结构的横截面表示。
图12示出了根据一些实施例的半导体结构的横截面表示。
图13示出了根据一些实施例的半导体结构的横截面表示。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然这些仅是实例而不旨在限制。在一些实施例中，在以下描述中，在第二节点上方或者上形成第一节点可以包括第一节点和第二节点直接接触形成的实施例，并且也可以包括在第一节点和第二节点之间可以形成额外的节点，从而使得第一节点和第二节点可以不直接接触的实施例。此外，本发明可以在各种实例中重复参考标记和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
描述了实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。应当理解，可以在公开的方法之前、期间和/或之后提供附加操作，并且对于该方法的其他实施例，可以替换或消除所描述的一些操作。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据各种示例性实施例提供了各种静态随机存取存储器(SRAM)结构。讨论了一些实施例的一些变型。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。
图1示出了根据本发明的一些实施例的SRAM 30的简化图。SRAM 30可以是独立的器件或者可以在集成电路(例如，片上系统(SOC))中实现。SRAM 30包括由多个SRAM单元(或称为位单元)10形成的单元阵列，并且SRAM单元10在单元阵列中布置成多行和多列。
在SRAM单元的制造中，单元阵列可以由多个带状单元20A和多个边缘单元20B围绕，并且带状单元20A和边缘单元20B是用于单元阵列的伪单元。在一些实施例中，带状单元20A布置成横向地围绕单元阵列，并且边缘单元20B布置成垂直地围绕单元阵列。带状单元20A和边缘单元20B的形状和尺寸根据实际应用来确定。在一些实施例中，带状单元20A和边缘单元20B的形状和尺寸与SRAM单元10相同。在一些实施例中，带状单元20A、边缘单元20B和SRAM单元10的形状和尺寸不同。
在SRAM 30中，每个SRAM单元10具有相同的矩形形状/区域，例如，SRAM单元10的宽度和高度是相同的。下面描述SRAM单元10的配置。
图2A示出了根据本发明的一些实施例的单端口SRAM单元10。位单元10包括一对交叉耦合的反相器反相器-1和反相器-2以及两个传输门晶体管PG-1和PG-2。反相器反相器-1和反相器-2在节点112和110之间交叉耦合，并且形成锁存器。传输门晶体管PG-1耦合在位线BL和节点112之间，并且传输门晶体管PG-2耦合在互补位线BLB和节点110之间，其中互补位线BLB与位线BL互补。传输门晶体管PG-1和PG-2的栅极耦合到相同的字线WL。此外，传输门晶体管PG-1和PG-2可以是NMOS晶体管。
图2B示出了根据本发明的一些实施例的图2A的SRAM单元10的可选图示。如图2B所示，图2A中的反相器反相器-1包括上拉晶体管PU-1和下拉晶体管PD-1。上拉晶体管PU-1是PMOS晶体管，并且下拉晶体管PD-1是NMOS晶体管。上拉晶体管PU-1的漏极和下拉晶体管PD-1的漏极耦合到连接传输门晶体管PG-1的节点112。上拉晶体管PU-1和下拉晶体管PD-1的栅极耦合到连接传输门晶体管PG-2的节点110。此外，上拉晶体管PU-1的源极耦合到电源节点VDD，并且下拉晶体管PD-1的源极耦合到接地VSS。
类似地，如图2B所示，图2A中的反相器反相器-2包括上拉晶体管PU-2和下拉晶体管PD-2。上拉晶体管PU-2是PMOS晶体管，并且下拉晶体管PD-2是NMOS晶体管。上拉晶体管PU-2和下拉晶体管PD-2的漏极耦合到连接传输门晶体管PG-2的节点110。上拉晶体管PU-2和下拉晶体管PD-2的栅极耦合到连接传输门晶体管PG-1的节点112。此外，上拉晶体管PU-2的源极耦合到电源节点VDD，并且下拉晶体管PD-2的源极耦合到接地VSS。
在一些实施例中，SRAM单元10的传输门晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2是鳍式场效应晶体管(FinFET)。
在一些实施例中，SRAM单元10的传输门晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2是平面MOS器件。
闩锁是一种短路类型，其可以发生在SRAM 30的SRAM单元10中。更具体地，它是无意中产生的低阻抗路径，通过SRAM 30中的寄生结构(例如PNPN结构)导致在电源VDD和接地VSS之间传导高电流。闩锁可以导致SRAM 30停止工作甚至被损坏。寄生PNPN结构作为彼此相邻堆叠的PNP晶体管和NPN晶体管而起作用。当PNP和NPN晶体管中的一个导通时，另一个也开始导通，并且发生不期望的闩锁。然后，只要该结构正向偏置并且高电流流过寄生PNPN结构，PNP和NPN晶体管就彼此保持处于饱和。
根据本发明的一些实施例，图3A示出了图1的每个SRAM单元10中的半导体可控整流器(SCR)40的等效电路，并且图3B示出了示出图3A的SCR 40的截面图。
同时参见图3A和图3B，P型阱区106和N型阱区104形成在衬底102上。在一些实施例中，衬底102是P型衬底，例如Si衬底。SRAM单元10的PMOS晶体管MP形成在N型阱区104上，并且SRAM单元10的NMOS晶体管MN形成在P型阱区106上。此外，N型阱拾取区137形成PMOS晶体管MP的体端子，并且P型阱拾取区133形成NMOS晶体管MN的体端子。
在这样的实施例中，PMOS晶体管MP和NMOS晶体管MN是平面晶体管。此外，PMOS晶体管MP可以是SRAM单元10的上拉晶体管PU-1或PU-2，并且NMOS晶体管MN可以是SRAM单元10的传输门晶体管PG-1或PG-2或下拉晶体管PD-1或PD-2。
示出了寄生PNP晶体管Q1，寄生PNP晶体管Q1具有由P+区130(即，PMOS晶体管MP的源极)形成的发射极、由N型阱区104形成的基极以及由P型阱区106和/或衬底102形成的集电极。PNP晶体管Q1的基极通过电阻器R_NW耦合到N型阱拾取区137。N型阱拾取区137是由N型阱区域104上的N型区形成的电连接，并且N型阱拾取区137配置为连接到电源节点VDD。电阻器R_NW是N型阱区104的寄生组件(本征电阻)。PNP晶体管Q1的集电极通过电阻器R_PW耦合到P型阱拾取区133。P型阱拾取区133是由P型阱区106上的P型区形成的电连接，并且P型阱拾取区133配置为连接到接地VSS。电阻器R_PW是P型阱区106的寄生组件(本征电阻)。在一些实施例中，PNP晶体管Q1的集电极通过电阻器R_PW和衬底102的寄生电阻器(未示出)耦合到P型阱拾取区133。
示出了寄生NPN晶体管Q2，寄生NPN晶体管Q2具有由N+区135(即，NMOS晶体管MN的源极)形成的发射极、由P型阱区106和/或衬底102形成的基极以及由N型阱区104形成的集电极。
如果当晶体管Q1/Q2中的一个PN结正向偏置时PNP晶体管Q1或NPN晶体管Q2导通，则这可能导致SRAM单元10中的不期望的闩锁，并且在某些情况下甚至永久地损坏SRAM单元10。
在图3B中，NMOS晶体管MN和PMOS晶体管MP由隔离区114(或隔离层114)(例如浅沟槽隔离(STI))分隔开。此外，形成介电结构172，并且介电结构172从隔离区114延伸到P型阱区106和N型阱区104，即，介电结构172穿透隔离区114。在一些实施例中，隔离区114的深度HH1小于介电结构172的深度HH2，并且介电结构172的深度HH2小于P型阱区106和N型阱区104的深度HH3，即，HH1<HH2<HH3。此外，介电结构172的材料不同于隔离区114。
在一些实施例中，介电结构172在寄生NPN晶体管Q2的集电极与寄生NPN晶体管Q1的基极之间以及寄生NPN晶体管Q1的集电极与寄生NPN晶体管Q2的基极之间形成阻挡。通过选择介电结构172的再填充材料，从N+区135到N型阱区104的第一漏电流I1和/或从P+区130到P型阱区106的第二漏电流I2改变。
在一些实施例中，介电结构172包括具有正电荷的再填充材料，诸如SiN、SiOCN或SiON。具有正电荷的再填充材料可以在P型阱区106和N型阱区104中诱导负电荷。P型阱区106和N型阱区104中的负电荷可以增大从N+区135到N型阱区104的第一漏电流I1。此外，从P+区130到P型阱区106的第二漏电流I2被减小。因此，SCR的触发电压通过减小的第二漏电流I2而增大。如果寄生PNP晶体管Q1由第一漏电流I1导通，则寄生NPN晶体管Q2由于较高的触发电压仍然截止，从而改善了SRAM单元10的闩锁。在一些实施例中，当介电结构172的正电荷增加时，第二漏电流I2减小。因此，提供了更好的闩锁预防。
在一些实施例中，介电结构172包括具有负电荷的再填充材料，诸如具有等离子体或注入物的SiO2。具有负电荷的再填充材料可以在P型阱区106和N型阱区104中诱导正电荷。P型阱区106和N型阱区104中的正电荷可以减小从N+区135到N型阱区104的第一漏电流I1。此外，从P+区130到P型阱区106的第二漏电流I2增大。因此，SCR的触发电压通过减小的第一漏电流I1而增大。如果寄生NPN晶体管Q2由第二漏电流I2导通，则寄生PNP晶体管Q1由于较高的触发电压仍然截止，从而改善了SRAM单元10的闩锁。在一些实施例中，当介电结构172的负电荷增加时，第一漏电流I1减小。因此，提供了更好的闩锁预防。
在一些实施例中，介电结构172包括中性再填充材料，诸如氧化硅(SiOx)。通过使用中性再填充材料，具有正电荷的再填充材料和/或具有负电荷的再填充材料可以修改介电结构172内的电荷量，使得可以控制第一漏电流I1和第二漏电流I2以在存储器单元10中提供更好的闩锁预防。
类似地，介电结构172可以在诸如标准单元的逻辑单元中实现。例如，介电结构172形成在逻辑单元的P型阱区和N型阱区之间的边界(或结、界面)处。因此，在逻辑单元中提供了更好的闩锁预防。
图4示出了根据本发明的一些实施例的示出SRAM单元10_1至10_4的SRAM结构的布局。在这样的实施例中，SRAM单元10_1、10_2、10_3和10_4内的晶体管是N型阱区104a和104b以及P型阱区106a至106c中的鳍式晶体管。N型阱区104b位于P型阱区106b和106c之间，并且N型阱区104a位于P型阱区106a和106b之间。
两个相邻的SRAM单元10_1和10_3布置在SRAM 30的单元阵列的同一行中。两个相邻的SRAM单元10_1和10_2布置在SRAM 30的单元阵列的同一列中。两个相邻的SRAM单元10_3和10_4布置在SRAM 30的单元阵列的同一列中。换句话说，两个相邻的SRAM单元10_2和10_4布置在SRAM 30的单元阵列的同一行中。在图4中，SRAM单元10_1、10_2、10_3和10_4中的每一个具有相同的矩形形状/区域，该矩形形状/区域具有宽度和高度，并且高度小于宽度。应该注意，图4中所示的SRAM结构仅是示例，并不旨在限制SRAM 30的SRAM单元10。
在SRAM 30中，可以使用任何合适的方法图案化半导体鳍结构。例如，可以使用一个或多个光刻工艺来图案化鳍结构，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化半导体鳍结构。
在SRAM单元10_1中，传输门晶体管PG-1形成在P型阱区106a上的鳍结构112a和112b与栅极结构150c的交叉点处。下拉晶体管PD-1形成在P型阱区106a上的鳍结构112a和112b与栅极结构150d的交叉点处。传输门晶体管PG-2形成在P型阱区106b上的鳍结构112g和112f与栅极结构150g的交叉点处。下拉晶体管PD-2形成在P型阱区106b上的鳍结构112g和112f与栅极结构150e的交叉点处。上拉晶体管PU-1形成在N型阱区104a上的鳍结构112c和栅极结构150d的交叉点处。上拉晶体管PU-2形成在N型阱区104a上的鳍结构112d和栅极结构150e的交叉点处。在这样的实施例中，下拉晶体管PD-1和PD-2以及传输门晶体管PG-1和PG-2是双鳍晶体管，并且上拉晶体管PU-1和PU-2是单鳍晶体管。
可以采用各种接触件及其相应的互连通孔来耦合每个SRAM单元10_1至10_4中的组件。通过通孔和栅极接触件，字线(WL)接触件(未示出)可以通过栅极结构150c耦合到传输门晶体管PG-1的栅极，并且另一字线接触件WL通过栅极结构150f耦合到传输门晶体管PG-2的栅极。同样，位线(BL)接触件(未示出)耦合到传输门晶体管PG-1的漏极，并且互补位线接触件BLB耦合到传输门晶体管PG-2的漏极。
耦合到电源节点VDD的电源接触件(未示出)耦合到上拉晶体管PU-1的源极，并且耦合到电源节点VDD的另一电源接触件(未示出)耦合到上拉晶体管PU-2的源极。耦合到接地VSS的接地接触件(未示出)耦合到下拉晶体管PD-1的源极，并且耦合到接地VSS的另一接地接触件(未示出)耦合到下拉晶体管PD-2的源极。
在这样的实施例中，SRAM单元10_2是对于SRAM单元10_1的复制单元，但是在X轴上翻转。此外，SRAM单元10_3是对于SRAM单元10_1的复制单元，但是在Y轴上翻转。此外，SRAM单元10_4是对于SRAM单元10_3的复制单元，但是在X轴上翻转。公共接触件(例如，BL、VDD和VSS)组合以节省空间。
栅极结构150d由SRAM单元10_1的上拉晶体管PU-1和下拉晶体管PD-1共享，并且栅极结构150f由SRAM单元10_1和10_2的传输门晶体管PG-2共享。介电结构172b形成在P型阱区106b和N型阱区104a之间的边界(或结、界面)上，并且栅电极150d和150g由介电结构172b分隔开，即，介电结构172b是栅极结构150d和150g的栅极切割结构。在一些实施例中，栅极切割结构由切割金属栅极(CMG)工艺形成。栅极结构150e由SRAM单元10_1的上拉晶体管PU-2和下拉晶体管PD-2共享。介电结构172a形成在P型阱区106a和N型阱区104a之间的边界(或结、界面)上，并且栅电极150c和150e由介电结构172a分隔开，即，介电结构172a是栅极结构150c和150e的栅极切割结构。在一些实施例中，栅极切割结构由CMG工艺形成。
图5A示出了根据本发明的一些实施例的沿着图4的剖面线A-AA看到的SRAM单元10_1和10_2的SRAM结构的截面图。P型阱区106a和N型阱区104a形成在衬底102上。在一些实施例中，衬底102是Si衬底。在P型阱区106a和N型阱区104a上方形成隔离区114。在一些实施例中，隔离区114是浅沟槽隔离(STI)区。
在隔离区114上方形成层间介电(ILD)层140。在一些实施例中，层间介电层140可以由诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物等的氧化物形成。
栅极结构150a和150d形成在隔离区114上方，并且栅极结构150a和150d由层间介电层140围绕。栅极结构150a包括栅电极层154a和栅极介电层152a，并且栅极结构150d包括栅电极层154d和栅极介电层152d。在一些实施例中，栅电极层154a和154d由导电材料制成，诸如铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)或其他适用的材料。栅极间隔件128形成在栅极结构150a和150d的侧壁上。
介电结构172a的深度大于隔离区114和层间介电层140的深度之和。换句话说，介电结构172a延伸到P型阱区106和N型阱区104并且穿过隔离区114。如上所述，隔离区114和介电结构172a由不同的材料制成。
图5B示出了根据本发明的一些实施例的沿着图4的剖面线B-BB看到的SRAM单元10_1的SRAM结构的截面图。P型阱区106a和N型阱区104a形成在衬底102上。鳍结构112a和112b形成在P型阱区106a上，并且鳍结构112c和112d形成在N型阱区104a上。隔离区114形成在P型阱区106a和N型阱区104a上方。鳍结构112a至112d由隔离区114分隔开。
栅极介电层152e形成在隔离区114和鳍结构112c和112d上方。栅电极层154e形成在栅极介电层152e上方，并且位于半导体鳍结构112c和112d的顶面上方。半导体鳍结构112d上方的栅电极层154e和栅极介电层152e形成用于上拉晶体管PU-2的栅极结构。此外，栅极介电层152c形成在隔离区114和鳍结构112a和112b上方。栅电极层154c形成在栅极介电层152c上方，并且位于半导体鳍结构112b和112a的顶面上方。半导体鳍结构112a和112b上方的栅电极层154c和栅极介电层152c形成用于传输门晶体管PG-1的栅极结构。在图5B中，栅极介电层152e和152c由介电结构172a分隔开，并且栅电极层154e和154c由介电结构172a分隔开。
图5C示出了根据本发明的一些实施例的沿着图4的剖面线C-CC看到的SRAM单元10_1和10_2的SRAM结构的截面图。P型阱区106a和N型阱区104a形成在衬底102上。鳍结构112a和112b形成在P型阱区106a上，并且鳍结构112d形成在N型阱区104a上。隔离区114形成在P型阱区106a和N型阱区104a上方。鳍结构112a、112b和112d由隔离区114分隔开。
源极/漏极结构130d在鳍结构112d上形成源极/漏极区。在一些实施例中，源极/漏极结构130d是P型外延(EPI)结构。源极/漏极结构135b在鳍结构112b上形成源极/漏极区，并且源极/漏极结构135a在鳍结构112a上形成源极/漏极区。在一些实施例中，源极/漏极结构135a和135b是N型EPI结构。层间介电层140形成在隔离区114、源极/漏极结构130d和源极/漏极结构135a和135b上方。
在一些实施例中，源极/漏极结构130d的材料包括外延材料。外延材料选自由SiGe、SiGeC、Ge或它们的组合组成的组。
在一些实施例中，源极/漏极结构135a和135b的材料包括外延材料。外延材料选自由SiP、SiC、SiPC、SiAs、Si或它们的组合组成的组。
图6A至图6E示出了根据一些实施例的制造图4中的框20中所示的半导体结构的各个阶段的立体图。图7A至图7E示出了制造沿着图4中的线A-AA所示的半导体结构的各个阶段的横截面表示，并且图8A至图8E示出了根据一些实施例的制造沿着图4中的线B-BB所示的半导体结构的各个阶段的横截面表示。
如图6A和图8A所示，衬底102包括第一类型阱区104a和第二类型阱区106a，并且图7A示出了根据一些实施例的第一类型阱区104a和第二类型阱106a的界面(即，图4中所示的线A-AA)处。衬底102可以是半导体晶圆，诸如硅晶圆。可选地或另外地，衬底102可以包括元素半导体材料、化合物半导体材料和/或合金半导体材料。元素半导体材料可以包括但不限于晶体硅、多晶硅、非晶硅、锗和/或金刚石。化合物半导体材料可以包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。合金半导体材料可以包括但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。
第一类型阱区104a和第二类型阱区106a可以通过在衬底102中掺杂不同类型的掺杂剂来形成。在一些实施例中，第一类型阱区104a是掺杂有N型掺杂剂的N阱区，并且第二类型阱区106a是掺杂有P型掺杂剂的P阱区。在一些实施例中，第一类型阱区104a包括Si、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb等，并且第二类型阱区106a包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs等。
如图6A和图8A所示，根据一些实施例，在形成第一类型阱区104a和第二类型阱区106a之后，在衬底上方形成鳍结构112a至112e。更具体地，根据一些实施例，鳍结构112a和112b形成在第二类型阱区106a上方，并且鳍结构112c、112d和112e形成在第一类型阱区106b上方。另外，如图6A所示，根据一些实施例，鳍结构112c和112e彼此对齐但彼此分隔开。
可以通过图案化衬底102来形成鳍结构112a至112e。例如，可以通过图案化第二类型阱区106a来形成鳍结构112a和112b，并且可以通过图案化第一类型阱区104a来形成鳍结构112c、112d和112e。
如图6A、图7A和图8A所示，根据一些实施例，在形成鳍结构112a至112e之后，在衬底102上方形成隔离结构114，并且鳍结构112a至112e由隔离结构114围绕。可以通过在衬底102上方沉积绝缘层并且使绝缘层凹陷来形成隔离结构114。在一些实施例中，隔离结构114由氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(FSG)或其他低k介电材料制成。
接下来，如图6A、图7A和图8A所示，根据一些实施例，伪栅极堆叠线122a至122d形成为横跨鳍结构112a至112e并且延伸到隔离结构114上。更具体地，根据一些实施例，伪栅极堆叠线122a和122b形成为横跨第二类型阱区106a上方的鳍结构112a和112b，并且横跨第一类型阱区104a上方的鳍结构112e和122d。另外，根据一些实施例，伪栅极堆叠线122c和122d形成为横跨第二类型阱区106a上方的鳍结构112a和112b以及横跨第一类型阱区104a上方的鳍结构112c和122d。
在一些实施例中，伪栅极堆叠线122a至122d分别包括栅极介电层124和形成在栅极介电层124上方的栅电极层126。在一些实施例中，栅极介电层124由氧化硅制成。在一些实施例中，栅电极层126由多晶硅制成。
如图6B和图7B所示，根据一些实施例，在形成伪栅极堆叠线122a至122d之后，在伪栅极堆叠线122a至122d的侧壁上形成栅极间隔件128。在一些实施例中，栅极间隔件128由氮化硅、氧化硅、碳化硅、氮氧化硅或其他适用的材料制成。
接下来，如图6B所示，根据一些实施例，在与伪栅极堆叠线122a至122d相邻的鳍结构112a至112e中形成源极/漏极结构。更具体地，根据一些实施例，源极/漏极结构135a形成在伪栅极堆叠线122a至122d的相对侧处的鳍结构112a中，并且源极/漏极结构135b形成在第二类型阱区106a上方的伪栅极堆叠线122a至122d的相对侧处的鳍结构112b中。另外，根据一些实施例，源极/漏极结构130c形成在伪栅极堆叠线122a和122d的相对侧处的鳍结构112c和112e中，并且源极/漏极结构130d(图6B中未示出；图9中示出)形成在第一类型阱区104a上方的伪栅极堆叠线122b和122c的相对侧处的鳍结构112d中。
可以通过使鳍结构112a至112e凹陷以及通过执行外延(epi)工艺在该凹陷中生长半导体材料来形成源极/漏极结构135a、135b、130c和130d。半导体材料可包括Si、SiP、SiC、SiPC、InP、GaAs、AlAs、InAs、InAlAs、InGaAs、SiGe、SiGeB、Ge、InSb、GaSb、InGaSb等。
如图6B和图7B所示，根据一些实施例，在形成源极/漏极结构135a、135b、130c和130d之后，在伪栅极堆叠线122a至112d周围形成层间介电(ILD)层140以覆盖源极/漏极结构135a、135b、130c和130d以及隔离结构114。层间介电层140可以包括由多种介电材料制成的多层，该介电材料诸如氧化硅、氮化硅、氮氧化硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)和/或其他适用的低k介电材料。可以通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其他适用的工艺来形成层间介电层140。
如图6B、图7B和图8B所示，根据一些实施例，在形成层间介电层140之后，伪栅极堆叠线122a至122d由栅极堆叠线142a至142d替换。在一些实施例中，栅极堆叠线142a至142d分别包括栅极介电层144和栅电极层146。
在一些实施例中，栅极介电层144由高k介电材料制成，诸如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐或金属的氮氧化物。高k介电材料的实例包括但不限于氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化锆、氧化钛、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其他适用的介电材料。
在一些实施例中，栅电极层146由导电材料制成，例如铝、铜、钨、钛、钽或其他适用的材料。栅极堆叠线142a至142d还可以包括位于栅极介电层144和栅电极层146之间的功函层(未示出)，因此栅极堆叠线142a至142d可以具有适当的功函数值。
接下来，如图6C、图7C和图8C所示，根据一些实施例，形成掩模层148以覆盖栅极堆叠线142a至142d和层间介电层140。另外，根据一些实施例，掩模层148包括暴露栅极堆叠线142b和142c的部分的开口160，所述部分设计为在随后的蚀刻工艺中被切割(例如，去除)。如图7C所示，根据一些实施例，开口160暴露栅极堆叠线142b和142c与栅极间隔件128的一些部分，以及暴露位于栅极堆叠线142b和142c的暴露部分之间并且与栅极堆叠线142b和142c的暴露部分相邻的层间介电层140的部分。
在一些实施例中，掩模层148由氮化硅、氮氧化硅、氧化硅、氮化钛、碳化硅、一种或多种其他适用的材料或它们的组合制成。可以通过使用旋涂工艺、CVD工艺、PVD工艺或其他适用的工艺沉积介电层以及穿过形成在介电层上方的光刻胶层(未示出)中的开口图案化介电层来形成掩模层148。
如图6D、图7D和图8D所示，根据一些实施例，在形成掩模层148之后，通过掩模层148的开口160蚀刻栅极堆叠线142b和142c的暴露部分以及层间介电层140的暴露部分，以形成凹槽162。
在一些实施例中，在蚀刻工艺中蚀刻由掩模层148的开口160暴露的栅极堆叠线142b和142c、栅极间隔件128和层间介电层140的部分。另外，蚀刻工艺中使用的蚀刻剂(例如蚀刻气体)对栅极堆叠线142b和142c中的材料的蚀刻速率可以高于对栅极间隔件128和层间介电层140的蚀刻速率。因此，尽管掩模层中的开口160的侧壁基本上是直的，由于不同材料的蚀刻速率的差异，所得凹槽162的侧壁可能不是直的(细节将在后面描述和示出)。
此外，如图7D和图8D所示，根据一些实施例，还蚀刻开口160下方的隔离结构114的部分以及第一类型阱区104a和第二类型阱区106a的上部，使得凹槽162进一步延伸穿过隔离结构114并且延伸到第一类型阱区104a和第二类型阱区106a中。在一些实施例中，凹槽162形成在第一类型阱区104a和第二类型阱区106a的界面上方，并且第一类型阱区104a和第二类型阱区106a的界面由凹槽162暴露。
此外，如图7D所示，根据一些实施例，由于用于形成凹槽162的蚀刻工艺对栅极堆叠线142b和142c的蚀刻速率大于对栅极间隔件128和层间介电层140的蚀刻速率，因此最初位于栅极堆叠线142b和142c下方的凹槽162的底部低于最初位于栅极间隔件128和层间介电层140下方的凹槽162的底部。然而，尽管最初位于栅极堆叠线142b和142c下方的凹槽162的部分相对较深，但是凹槽162不会穿透第一类型阱区104a和第二类型阱区106a。也就是说，根据一些实施例，凹槽162的最底部高于第一类型阱区104a和第二类型阱区106a的底面。
根据一些实施例，在形成凹槽162之后，对凹槽162的侧壁和底面执行预处理工艺。预处理工艺可以配置成钝化Si-H悬空键和Si/SiO2界面陷阱。在一些实施例中，预处理工艺包括将处理气体的等离子体施加到凹槽162的侧壁和底面上，并且处理气体包括O2、H2、N2H2等。处理气体中的氢原子可以钝化Si原子内部或表面上的缺陷而不产生额外的电子。在一些实施例中，预处理工艺包括施加含F气体、含P气体或含O气体以间隙地或替代地插入Si晶格中，使得Si表面上的耗尽电荷可以改变或者更多SiO2将形成以减少耗尽效应。
然后，如图6E、图7E和图8E所示，根据一些实施例，在凹槽162中形成介电结构172a，并且去除掩模层148以形成半导体结构100。如图6E所示，根据一些实施例，介电结构172a穿透栅极堆叠线142b和142c并且延伸到栅极堆叠线142b和142c的相对侧处的层间介电层140中。在一些实施例中，介电结构172a的长度L与栅极堆叠线142b和142c的间距P的比率在约2.5至约3的范围内。间距P可以定义为栅极堆叠线142b的中心和栅极堆叠线142c的中心之间的距离。
如图4所示，可以形成介电结构(例如，介电结构172a和172b)以将栅极堆叠线142a至142d分隔成各种栅极结构，虽然图6E、图7E和图8E仅示出了介电结构172a。更具体地，如图6E所示，根据一些实施例，切割栅极堆叠线142b以形成由介电结构172a分隔开的栅极结构150b和150f，并且切割栅极堆叠线142c以形成由介电结构172a分隔开的栅极结构150c和150e。另外，根据一些实施例，还切割栅极堆叠线142a和142d(图6E中未示出；图4中示出)以形成栅极结构150a和150d。
在一些实施例中，栅极结构150a、150b、150c、150d、150e和150f分别包括栅极介电层152a、152b、152c、152d、152e和152f(即栅极介电层144)和栅电极层154a、154b、154c、154d、154e和154f(即栅电极层146)。
在一些实施例中，通过沉积介电材料以填充凹槽162，以及抛光介电材料直到层间介电层140的顶面暴露来形成介电结构172a。可以根据其应用来选择用于形成介电结构172a的介电材料，以改变衬底102中的结轮廓并且减少衬底102中的电流泄漏。在一些实施例中，介电结构172a由含氮材料(诸如SiN、SiOCN和SiON)制成，以诱导带正电的耗尽区。在一些实施例中，介电结构172a由含氧材料诸如SiO2制成，以诱导中性耗尽区。在一些实施例中，介电结构172a由含氧材料制成，诸如SiOx(x是正整数)，以诱导带负电的耗尽区。在一些实施方式中，当介电结构172a将诱导带负电荷的耗尽区时，介电结构172a经受注入或等离子体处理。
在一些实施例中，在凹槽162中形成介电材料之后，执行等离子体处理。在一些实施例中，等离子体处理包括将掺杂剂施加到介电材料中。在一些实施例中，掺杂剂包括氟、硼、氮、磷等。等离子体处理可以配置为修改介电结构172a的特性，使得可以相应地调整衬底102中的结轮廓。
如图6E和图7E所示，根据一些实施例，介电结构172a包括位于栅极结构150b和150f之间以及栅极结构150c和150e之间的第一部分173以及位于第一部分173的相对侧处的第二部分174和第三部分175。
图9是根据一些实施例的图6E和沿着线C-CC的图4中所示的半导体结构100的横截面表示。在一些实施例中，由于在形成凹槽162时对不同材料的蚀刻速率的差异，第一部分173的宽度W1大于第二部分174的宽度W2。此外，根据一些实施例，介电结构172a的第一部分173、第二部分174和第三部分175的底面不是平坦的。
如前所述，凹槽162可以穿透层间介电层140和隔离结构114并且延伸到第一类型阱区104a和第二类型阱区106a中。因此，如图9所示，根据一些实施例，介电结构172a的第二部分174位于层间介电层140和隔离结构114的两个部分之间，并且在隔离结构114下方以及第一类型阱区104a和第二类型阱区106a的界面正上方具有延伸部分。延伸部分可以在衬底102中诱导耗尽的电荷区，使得衬底102中的电荷将受到延伸部分173的影响。
在一些实施例中，介电结构172a的第二部分174的延伸部分的厚度T2在约10nm至约70nm的范围内。第二部分174的延伸部分应该足够厚，因此可以减少半导体结构100中的电流泄漏。另一方面，第二部分174的延伸部分可以不是太厚，或者第一部分173可以穿透第一类型阱区域104a和第二类型阱区域106a。
在一些实施例中，介电结构172a的第一部分173具有延伸到第一类型阱区104a和第二类型阱区106a中的延伸部分，并且第一部分173的厚度T1大于第二部分174的厚度T2。然而，介电结构172a的第一部分173不穿透第一类型阱区104a和第二类型阱区106a。在一些实施例中，介电结构172a的第一部分173的延伸部分的厚度T1在约30nm至约100nm的范围内。第一部分173和第二部分174的延伸部分可以限定为低于隔离结构114的底部的部分，并且厚度可以从隔离结构114的底部的水平到延伸部分的最底部测量。
在一些实施例中，厚度T1与厚度T2的比率在约2至约5的范围内。上述比率可与不同区域中的蚀刻速率的差异相关。因此，该比率不应太低否则在形成凹槽162时可能发生太多的横向蚀刻。另一方面，该比率不应太高否则由于高等离子体轰击的电荷效应可能会破坏半导体结构的性能。
图10A至图10C示出了根据一些实施例的形成半导体结构100'的横截面表示。用于形成半导体结构100'的工艺和材料可以与用于形成上述半导体结构100的工艺和材料类似或相同，除了用于切割栅极堆叠线的凹槽通过执行两个蚀刻工艺形成。
更具体地，根据一些实施例，如图10A所示，执行图7A至图7C所示的工艺，并且通过穿过掩模层148的开口160执行第一蚀刻工艺163来形成第一凹槽162-1，并且如图10B所示，通过穿过第一凹槽162-1执行第二蚀刻工艺165来形成第二凹槽162-2。
如图10A所示，根据一些实施例，在第一蚀刻工艺163期间，蚀刻由掩模层148的开口160暴露的栅极堆叠线、栅极间隔件和层间介电层，直到暴露隔离结构114的顶面。此外，根据一些实施例，开口160下方的栅极间隔件128'、栅极介电层144'和栅电极层(未示出)的一些部分仍保留在第一凹槽162-1中。
如图10B所示，根据一些实施例，在执行第一蚀刻工艺163之后，执行第二蚀刻工艺165以完全去除开口160下方的栅极间隔件128'、栅极介电层144'和栅电极层146'。此外，根据一些实施例，通过第一凹槽162-1蚀刻隔离结构114、第一类型阱区104a和第二类型阱区106a，以形成延伸穿过隔离结构114并且延伸进入到第一类型阱区104a和第二类型阱区106a的上部的第二凹槽162-2。
在一些实施例中，在第一蚀刻工艺163中使用的蚀刻剂与在第二蚀刻工艺165中使用的蚀刻剂不同。在一些实施例中，在第一蚀刻工艺163中使用的蚀刻剂(例如，蚀刻气体)具有对栅极堆叠线142b和142c中的材料相对较高的蚀刻速率，而在第二蚀刻工艺165中使用的蚀刻剂(例如，蚀刻气体)对隔离结构114和衬底102(包括第一类型阱区104a和第二类型阱区106a)的材料(例如，SiO2和Si)具有相对较高的蚀刻速率。
如图10C所示，根据一些实施例，在形成第二凹槽162-2之后，在第二凹槽162-2中形成介电结构172a'。用于形成介电结构172a'的工艺和材料可以与用于形成图7E所示的介电结构172a的工艺和材料类似或相同，因此，在此不再重复。
图11A和图11B示出了根据一些实施例的形成半导体结构100”的横截面表示。用于形成半导体结构100”的工艺和材料可以与用于形成上述半导体结构100和100'的工艺和材料类似或相同，除了在蚀刻栅极堆叠线、栅极间隔件和层间介电层时形成原生氧化物层。
更具体地，如图11A所示，根据一些实施例，执行图7A至图7D或图10A和图10B中所示的工艺以形成凹槽162”，并且形成原生氧化物层171。由于在用于形成凹槽162”的蚀刻工艺中使用的蚀刻剂，可以形成原生氧化物层。在一些实施例中，原生氧化物层形成在凹槽162”的侧壁和底面上。在一些实施例中，原生氧化物层171的厚度在约1nm至约3nm的范围内。
接下来，如图11B所示，根据一些实施例，在第二凹槽162”中形成介电结构172a”。用于形成介电结构172a”的工艺和材料可以与用于形成图7E中所示的介电结构172a的工艺和材料类似或相同，因此，在此不再重复。
图12示出了根据一些实施例的半导体结构100”'的横截面表示。用于形成半导体结构100”'的工艺和材料可以与用于形成上述半导体结构100和100'的工艺和材料类似或相同，除了两种介电材料沉积在凹槽中以形成介电结构172a”'。
更具体地，如图12所示，根据一些实施例，可以执行图7A至图7D、图10A和图10B中所示的工艺以形成凹槽，并且在凹槽的侧壁和底面上共形地沉积第一介电材料层172a-1，并且在第一介电材料层172a-1上沉积第二介电材料层172a-2以形成介电结构172a”'。
如前所述，可以通过调整介电结构的材料来改变结轮廓。因此，在一些实施例中，介电结构172a”'包括由不同介电材料制成的第一介电材料层172a-1和第二介电材料层172a-2。在一些实施例中，第一介电材料层172a-1由含氧材料(例如，氧化硅)制成，并且第二介电材料层172a-2由含氮材料(例如，氮化硅)制成。
此外，可以通过调整第一介电材料层172a-1和第二介电材料层172a-2的厚度来控制由介电结构172a”'诱导的耗尽的电荷区。如图12所示，在一些实施例中，第二介电材料层172a-2的厚度T3大于第一介电材料层172a-1的厚度T4，从而可以减少从P+到P阱区的电流泄漏。
图13示出了根据一些实施例的半导体结构100””的横截面表示。用于形成半导体结构100””的工艺和材料可以与用于形成上述半导体结构100”'的工艺和材料类似或相同，除了在第一介电材料层172a-1和第二介电材料层172a-2下方形成原生氧化物层171之外。
更具体地，如图13所示，根据一些实施例，执行图11A中所示的工艺以形成凹槽，在原生氧化物层171上方沉积第一介电材料层172a-1，并且在第一介电材料层172a-1上方沉积第二介电材料层172a-2以形成半导体结构100””。在一些实施例中，第一介电材料层172a-1、第二介电材料层172a-2和原生氧化物层171由不同的介电材料制成。
如上所述，可以通过形成介电结构(例如，介电结构172a、172a'、172a”、172a”'和172a””)来调整衬底102中的结轮廓。在一些实施例中，可以通过调整隔离结构114下方的介电结构的延伸部分的厚度来改变结轮廓。在一些实施例中，可以通过在沉积用于形成介电结构的材料之前对凹槽(例如，凹槽162)执行预处理工艺来改变结轮廓。在一些实施例中，可以通过调整/改变用于形成介电结构(例如，介电结构172a)的材料以及使用多种介电材料形成介电结构(例如，介电结构172a”、172a”'和172a””)来改变结轮廓。
可以通过任何合适的方法图案化上述鳍。例如，可以使用一个或多个光刻工艺来图案化鳍，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺组合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。
提供了SRAM结构的实施例。形成在N型阱区中的PMOS晶体管和形成在P型阱区中的NMOS晶体管由隔离区(例如，STI)分隔开。在P型和N型阱区之间的边界(或结、界面)处形成介电结构。介电结构穿透隔离区。此外，如果介电结构包括具有正电荷的再填充材料，则从P型阱区中的NMOS晶体管的N+区到N型阱区的第一漏电流减小。如果介电结构包括具有负电荷的再填充材料，则从N型阱区中的PMOS晶体管的P+区域到P型阱区的第二漏电流减小。因此，通过调整介电结构的再填充材料，可以减小第一和第二漏电流，从而防止闩锁而不改变P型和N型阱区的阱注入条件。
在一些实施例中，提供了SRAM结构。SRAM结构包括：衬底；P型阱区，位于衬底上方；N型阱区，位于衬底上方；PMOS晶体管，位于N型阱区中；NMOS晶体管，位于P型阱区中；隔离层，位于P型阱区和N型阱区之间的边界(或结、界面)上方；以及介电结构，形成在隔离层中并且从隔离区延伸到P型阱区和N型阱区之间的边界(或结、界面)。介电结构的深度大于隔离层的深度。PMOS晶体管通过隔离层与NMOS晶体管分隔开。介电层设置在PMOS晶体管和NMOS晶体管上方。在一些情况下，介电结构从N型阱区延伸，穿过隔离层，并且延伸到介电层的顶面。
在一些实施例中，所述N型金属氧化物半导体晶体管包括位于所述P型阱区中的第一鳍，并且所述第一鳍从所述P型阱区延伸，穿过隔离层，并且延伸到所述介电层中；所述P型金属氧化物半导体晶体管包括位于所述N型阱区中的第二鳍，并且所述第二鳍从所述N型阱区延伸，穿过所述隔离层，并且延伸到所述介电层中；其中，所述介电结构延伸穿过所述隔离层。
在一些实施例中，所述N型金属氧化物半导体晶体管包括位于所述P型阱区中的第一鳍，并且所述第一鳍从所述P型阱区延伸，穿过隔离层，并且延伸到所述介电层中；其中，所述P型金属氧化物半导体晶体管包括位于所述N型阱区中的第二鳍，并且所述第二鳍从所述N型阱区延伸，穿过所述隔离层，并且延伸到所述介电层中；其中，所述介电结构延伸穿过所述隔离层；其中，所述N型金属氧化物半导体晶体管包括位于所述第一鳍上方的第一栅极结构；其中，所述P型金属氧化物半导体晶体管包括位于所述第二鳍上方的第二栅极结构；其中，所述介电结构在所述第一栅极结构和所述第二栅极结构之间延伸。
在一些实施例中，所述N型金属氧化物半导体晶体管包括位于所述P型阱区中的第一鳍，并且所述第一鳍从所述P型阱区延伸，穿过隔离层，并且延伸到所述介电层中；其中，所述P型金属氧化物半导体晶体管包括位于所述N型阱区中的第二鳍，并且所述第二鳍从所述N型阱区延伸，穿过所述隔离层，并且延伸到所述介电层中；其中，所述介电结构延伸穿过所述隔离层；其中，所述介电结构的材料与所述隔离层的材料不同。
在一些实施例中，所述介电结构包括带正电荷的材料。
在一些实施例中，所述介电结构包括带负电荷的材料。
在一些实施例中，提供了SRAM结构。第一下拉晶体管形成在衬底上方的第一P型阱区中。第一上拉晶体管形成在衬底上方的N型阱区中。第二下拉晶体管形成在衬底上方的第二P型阱区中，其中N型阱区位于第一P型阱区和第二P型阱区之间。第二上拉晶体管形成在N型阱区中。第一传输门晶体管形成在第一P型阱区中。第二传输门晶体管形成在第二P型阱区中。第一介电结构形成在第一P型阱区和N型阱区之间的第一边界(或第一结、第一界面)处。第二介电结构形成在第二P型阱区和N型阱区之间的第二边界(或第二结、第二界面)处。第一传输门晶体管和第二上拉晶体管的栅极由第一隔离结构分隔开，并且第二传输门晶体管和第一上拉晶体管的栅极由第一隔离结构分隔开。
在一些实施例中，SRAM结构还包括：隔离层，位于所述第二栅极和所述第一P型阱区之间并且位于所述第四栅极和所述N型阱区之间，其中，所述介电结构延伸穿过所述隔离层。
在一些实施例中，SRAM结构还包括：隔离层，位于所述第二栅极和所述第一P型阱区之间并且位于所述第四栅极和所述N型阱区之间，其中，所述介电结构延伸穿过所述隔离层，其中，所述隔离层和所述介电结构由不同的材料制成。
在一些实施例中，SRAM结构还包括：另一介电结构，位于所述第二结上方并且从所述第二结内延伸，并且位于所述第三栅极和所述第五栅极之间。
在一些实施例中，所述介电结构由氮化硅、碳氮氧化硅或氮氧化硅形成以在所述第一P型阱区和所述N型阱区中诱导负电荷。
在一些实施例中，所述介电结构由掺杂的或等离子体处理的含氧介电材料形成以在所述第一P型阱区和所述N型阱区中诱导正电荷。
在一些实施例中，提供了一种用于形成SRAM结构的方法。该方法包括在衬底上形成第一鳍结构并且在第一鳍结构周围形成隔离结构。该方法还包括形成第一栅极堆叠线，第一栅极堆叠线横跨第一鳍结构并且在隔离结构上方延伸，以及形成穿过第一栅极堆叠线和隔离结构并且延伸到衬底中的沟槽。该方法还包括用第一介电材料填充沟槽以形成介电结构，介电结构将第一栅极堆叠线分成第一栅极结构和第二栅极结构。
在一些实施例中，用于形成SRAM结构的方法还包括：在所述衬底上方形成第二鳍结构，其中，所述第一鳍结构形成在第一类型阱区上方，并且所述第二鳍结构形成在第二类型阱区上方；和形成第二栅极堆叠线，所述第二栅极堆叠线横跨所述第一鳍结构和所述第二鳍结构并且在所述隔离结构上方延伸，其中，所述沟槽形成为穿过所述第二栅极堆叠线，使得所述介电结构将所述第二栅极堆叠线分成第三栅极结构和第四栅极结构。
在一些实施例中，用于形成SRAM结构的方法还包括：在所述衬底上方形成第二鳍结构，其中，所述第一鳍结构形成在第一类型阱区上方，并且所述第二鳍结构形成在第二类型阱区上方；和形成第二栅极堆叠线，所述第二栅极堆叠线横跨所述第一鳍结构和所述第二鳍结构并且在所述隔离结构上方延伸，其中，所述沟槽形成为穿过所述第二栅极堆叠线，使得所述介电结构将所述第二栅极堆叠线分成第三栅极结构和第四栅极结构，其中，所述沟槽暴露所述第一类型阱区和所述第二类型阱区的界面。
在一些实施例中，用于形成SRAM结构的方法还包括：在所述衬底上方形成第二鳍结构，其中，所述第一鳍结构形成在第一类型阱区上方，并且所述第二鳍结构形成在第二类型阱区上方；和形成第二栅极堆叠线，所述第二栅极堆叠线横跨所述第一鳍结构和所述第二鳍结构并且在所述隔离结构上方延伸，其中，所述沟槽形成为穿过所述第二栅极堆叠线，使得所述介电结构将所述第二栅极堆叠线分成第三栅极结构和第四栅极结构；该方法还包括：在所述第一栅极堆叠线和所述第二栅极堆叠线之间形成层间介电层，其中，所述沟槽横跨所述第一栅极堆叠线和所述第二栅极堆叠线连续地延伸，以将所述层间介电层分成两部分。
在一些实施例中，用于形成SRAM结构的方法还包括：在所述衬底上方形成第二鳍结构，其中，所述第一鳍结构形成在第一类型阱区上方，并且所述第二鳍结构形成在第二类型阱区上方；和形成第二栅极堆叠线，所述第二栅极堆叠线横跨所述第一鳍结构和所述第二鳍结构并且在所述隔离结构上方延伸，其中，所述沟槽形成为穿过所述第二栅极堆叠线，使得所述介电结构将所述第二栅极堆叠线分成第三栅极结构和第四栅极结构，其中，所述介电结构包括位于所述第一栅极结构和所述第二栅极结构之间的第一部分、位于所述第三栅极结构和所述第四栅极结构之间的第二部分以及位于所述第一部分和所述第二部分之间的第三部分，并且所述介电结构的所述第一部分的底部低于所述介电结构的所述第三部分的底部。
在一些实施例中，通过蚀刻所述第一栅极堆叠线、所述隔离结构和所述衬底来形成所述沟槽，并且在填充所述第一介电材料之前在所述沟槽的侧壁和底面上形成原生氧化物层。
在一些实施例中，用于形成SRAM结构的方法还包括：在填充所述第一介电材料之前，在所述沟槽的侧壁和底面上沉积第二介电材料，其中，所述第一介电材料与所述第二介电材料不同。
在一些实施例中，形成所述沟槽还包括：通过执行第一蚀刻工艺蚀刻所述第一栅极堆叠线，直到暴露所述隔离结构；和通过执行第二蚀刻工艺蚀刻所述隔离结构和所述衬底，其中，所述第一蚀刻工艺中使用的第一蚀刻剂与所述第二蚀刻工艺中使用的第二蚀刻剂不同。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种静态随机存取存储器(SRAM)结构，包括：
衬底；
P型阱区，位于所述衬底上方；
N型阱区，位于所述衬底上方并且在结处邻接所述P型阱区；
P型金属氧化物半导体晶体管，位于所述N型阱区中；
N型金属氧化物半导体晶体管，位于所述P型阱区中；
介电层，位于所述P型金属氧化物半导体晶体管和所述N型金属氧化物半导体晶体管上方；以及
介电结构，位于所述结上方并且从所述结延伸至所述介电层的顶面；
其中，所述P型金属氧化物半导体晶体管通过所述介电结构与所述N型金属氧化物半导体晶体管分隔开。
2.根据权利要求1所述的静态随机存取存储器结构，
其中，所述N型金属氧化物半导体晶体管包括位于所述P型阱区中的第一鳍，并且所述第一鳍从所述P型阱区延伸，穿过隔离层，并且延伸到所述介电层中，
其中，所述P型金属氧化物半导体晶体管包括位于所述N型阱区中的第二鳍，并且所述第二鳍从所述N型阱区延伸，穿过所述隔离层，并且延伸到所述介电层中，
其中，所述介电结构延伸穿过所述隔离层。
3.根据权利要求2所述的静态随机存取存储器结构，
其中，所述N型金属氧化物半导体晶体管包括位于所述第一鳍上方的第一栅极结构，
其中，所述P型金属氧化物半导体晶体管包括位于所述第二鳍上方的第二栅极结构，
其中，所述介电结构在所述第一栅极结构和所述第二栅极结构之间延伸。
4.根据权利要求2所述的静态随机存取存储器结构，其中，所述介电结构的材料与所述隔离层的材料不同。
5.根据权利要求1所述的静态随机存取存储器结构，其中，所述介电结构包括带正电荷的材料。
6.根据权利要求1所述的静态随机存取存储器结构，其中，所述介电结构包括带负电荷的材料。
7.一种静态随机存取存储器(SRAM)结构，包括：
N型阱区，夹在衬底上方的第一P型阱区和第二P型阱区之间，所述第一P型阱区在第一结处邻接所述N型阱区，并且所述第二P型阱区在第二结处邻接所述N型阱区；
第一下拉晶体管和第一传输门晶体管，位于所述第一P型阱区上方，所述第一下拉晶体管包括第一栅极，并且所述第一传输门晶体管包括第二栅极；
第一上拉晶体管和第二上拉晶体管，位于所述N型阱区上方，所述第一上拉晶体管包括第三栅极，并且所述第二上拉晶体管包括第四栅极；
第二传输门晶体管和第二下拉晶体管，位于所述第二P型阱区上方，所述第二传输门晶体管包括第五栅极，并且所述第二下拉晶体管包括第六栅极；以及
介电结构，位于所述第一结上方并且从所述第一结延伸，并且位于所述第二栅极和所述第四栅极之间。
8.根据权利要求7所述的静态随机存取存储器结构，还包括：隔离层，位于所述第二栅极和所述第一P型阱区之间并且位于所述第四栅极和所述N型阱区之间，其中，所述介电结构延伸穿过所述隔离层。
9.根据权利要求8所述的静态随机存取存储器结构，其中，所述隔离层和所述介电结构由不同的材料制成。
10.一种制造静态随机存取存储器(SRAM)结构的方法，包括：
在衬底上方形成第一鳍结构；
在所述第一鳍结构周围形成隔离结构；
形成第一栅极堆叠线，所述第一栅极堆叠线横跨所述第一鳍结构并且在所述隔离结构上方延伸；
形成穿过所述第一栅极堆叠线和所述隔离结构并且延伸到所述衬底中的沟槽；以及
用第一介电材料填充所述沟槽以形成介电结构，所述介电结构将所述第一栅极堆叠线分成第一栅极结构和第二栅极结构。
CN201910573430.5A 2018-06-29 2019-06-28 Sram结构及其形成方法 Pending CN110660803A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211650130.0A CN115768106A (zh) 2018-06-29 2019-06-28 静态随机存取存储（sram）结构的制造方法

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862692226P 2018-06-29 2018-06-29
US62/692,226 2018-06-29
US16/376,257 2019-04-05
US16/376,257 US11315933B2 (en) 2018-06-29 2019-04-05 SRAM structure and method for forming the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202211650130.0A Division CN115768106A (zh) 2018-06-29 2019-06-28 静态随机存取存储（sram）结构的制造方法

Publications (1)

Publication Number Publication Date
CN110660803A true CN110660803A (zh) 2020-01-07

Family

ID=68886145

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910573430.5A Pending CN110660803A (zh) 2018-06-29 2019-06-28 Sram结构及其形成方法
CN202211650130.0A Pending CN115768106A (zh) 2018-06-29 2019-06-28 静态随机存取存储（sram）结构的制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN202211650130.0A Pending CN115768106A (zh) 2018-06-29 2019-06-28 静态随机存取存储（sram）结构的制造方法

Country Status (5)

Country Link
US (2) US11315933B2 (zh)
KR (1) KR102244324B1 (zh)
CN (2) CN110660803A (zh)
DE (1) DE102019110116A1 (zh)
TW (1) TWI730347B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10868020B2 (en) * 2018-08-29 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Well strap structures and methods of forming the same
CN111952304B (zh) * 2019-05-17 2023-05-26 中芯国际集成电路制造(上海)有限公司 Sram存储器及其形成方法
CN112018042B (zh) * 2019-05-30 2023-10-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11177180B2 (en) * 2020-02-11 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Profile control of a gap fill structure
US11721694B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11563000B2 (en) * 2020-03-25 2023-01-24 Intel Corporation Gate endcap architectures having relatively short vertical stack
US11348917B2 (en) * 2020-04-30 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structure
US11335770B2 (en) 2020-05-28 2022-05-17 Winbond Electronics Corp. Semiconductor isolation structures having different configurations in different device regions and method of forming the same
US11495464B2 (en) 2020-07-08 2022-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220054999A (ko) 2020-10-26 2022-05-03 삼성전자주식회사 반도체 장치
US20230011218A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Finfet with bowl-shaped gate isolation and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130292777A1 (en) * 2012-05-03 2013-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
CN107346759A (zh) * 2016-05-06 2017-11-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US9899267B1 (en) * 2016-11-23 2018-02-20 United Microelectronics Corp. Semiconductor device and manufacturing method thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62286268A (ja) 1986-06-04 1987-12-12 Sharp Corp 半導体集積回路装置
US7154779B2 (en) 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
US7592675B2 (en) * 2006-10-02 2009-09-22 Taiwan Semiconductor Manufacutring Company, Ltd. Partial FinFET memory cell
US8217435B2 (en) * 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9036404B2 (en) * 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8685800B2 (en) 2012-07-27 2014-04-01 Freescale Semiconductor, Inc. Single event latch-up prevention techniques for a semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US8779528B2 (en) * 2012-11-30 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cell comprising FinFETs
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8859372B2 (en) * 2013-02-08 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Double channel doping in transistor formation
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR102290793B1 (ko) * 2014-12-18 2021-08-19 삼성전자주식회사 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법
US9741622B2 (en) * 2015-01-29 2017-08-22 Globalfoundries Inc. Methods of forming NMOS and PMOS FinFET devices and the resulting product
US9761572B2 (en) * 2015-04-16 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device layout, semiconductor device, and method of manufacturing memory device
US10262870B2 (en) 2015-07-02 2019-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US10269651B2 (en) 2015-07-02 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device structure and method for forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US11094685B2 (en) * 2016-11-29 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置
US11107902B2 (en) * 2018-06-25 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric spacer to prevent contacting shorting

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130292777A1 (en) * 2012-05-03 2013-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
CN107346759A (zh) * 2016-05-06 2017-11-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US9899267B1 (en) * 2016-11-23 2018-02-20 United Microelectronics Corp. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
US20200006354A1 (en) 2020-01-02
KR102244324B1 (ko) 2021-04-27
US11315933B2 (en) 2022-04-26
KR20200002617A (ko) 2020-01-08
US20220254789A1 (en) 2022-08-11
TW202006928A (zh) 2020-02-01
CN115768106A (zh) 2023-03-07
DE102019110116A1 (de) 2020-01-02
TWI730347B (zh) 2021-06-11

Similar Documents

Publication Publication Date Title
KR102244324B1 (ko) Sram 구조물 및 그 형성 방법
US11211387B2 (en) Fin-based strap cell structure for improving memory performance
US10957766B2 (en) Fin-based strap cell structure
US11832429B2 (en) Eight-transistor static random access memory, layout thereof, and method for manufacturing the same
KR101497802B1 (ko) 트랜지스터 형성에 있어서의 더블 채널 도핑
KR101492739B1 (ko) 임베디드된 sram 및 그 형성 방법들
US11127746B2 (en) Fin-based strap cell structure for improving memory performance
US11563013B2 (en) Memory device and method for forming the same
US11508735B2 (en) Cell manufacturing
US20240047560A1 (en) Semiconductor device and manufacturing method thereof
US20230180451A1 (en) Semiconductor Structure With Source/Drain Contact Plugs And Method For Forming The Same
US20230068359A1 (en) Compact static random-access memory structure

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20200107

RJ01 Rejection of invention patent application after publication