JPS62286268A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62286268A JPS62286268A JP61130616A JP13061686A JPS62286268A JP S62286268 A JPS62286268 A JP S62286268A JP 61130616 A JP61130616 A JP 61130616A JP 13061686 A JP13061686 A JP 13061686A JP S62286268 A JPS62286268 A JP S62286268A
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- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000012535 impurity Substances 0.000 claims abstract description 11
- 230000000295 complement effect Effects 0.000 claims description 2
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- 239000011810 insulating material Substances 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〈産業上の利用分野〉
本発明は半導体集積回路装置、特に相補型ＭＯＳ（以下
ＣＭＯＳと記す）トランジスタで構成した大規模集積回
路装置に関するっ 〈従来の技術〉 ＣＭＯＳトランジスタを用いた集積回路装置は、低消費
電力性及び高速性、高集積性等の優れた性能を有するこ
とのために、近年層々広範囲に用いられつつある。一方
、ＭＯＳＤＲＡＭやＳＲＡＭといった高集積メモリ装置
においては、３年で４倍の集積度の向上を達成している
だけでなく、低消費電力化、高速化等の面でも高性能化
が図られている。
ＣＭＯＳと記す）トランジスタで構成した大規模集積回
路装置に関するっ 〈従来の技術〉 ＣＭＯＳトランジスタを用いた集積回路装置は、低消費
電力性及び高速性、高集積性等の優れた性能を有するこ
とのために、近年層々広範囲に用いられつつある。一方
、ＭＯＳＤＲＡＭやＳＲＡＭといった高集積メモリ装置
においては、３年で４倍の集積度の向上を達成している
だけでなく、低消費電力化、高速化等の面でも高性能化
が図られている。
このような性能向上の実現には素子の縮小が有効である
が、ＣＭＯＳ構造においては、素子縮小を図った場合ラ
ッテアップ現象という問題があり、微細化を阻害してき
た。
が、ＣＭＯＳ構造においては、素子縮小を図った場合ラ
ッテアップ現象という問題があり、微細化を阻害してき
た。
第６図は、従来のＣＭＯ３回路の最小単位を示す半導体
基板構造図で（第７図はその回路構成図である。第６図
においてＰ型基板１にＮ型導電注の不純物を拡散してＮ
ウェル２を形成し、該Ｎウェル２内更ににＰ型領域３を
形成してＰチャネルＭＯＳトランジスタのためのソース
或いはドレインとし、上記Ｐ型基板１にはＮ型不純、物
領域５を形成してＮチャネルＭＯＳトランジスタのため
のソース或いはドレインとしている。尚Ｎウェル２、Ｐ
型基板１に各々形成したＮ型高濃度領域４、Ｐ型窩濃度
領域６は夫々基板に電位を与えるための電極オーミック
コンタクト部である。
基板構造図で（第７図はその回路構成図である。第６図
においてＰ型基板１にＮ型導電注の不純物を拡散してＮ
ウェル２を形成し、該Ｎウェル２内更ににＰ型領域３を
形成してＰチャネルＭＯＳトランジスタのためのソース
或いはドレインとし、上記Ｐ型基板１にはＮ型不純、物
領域５を形成してＮチャネルＭＯＳトランジスタのため
のソース或いはドレインとしている。尚Ｎウェル２、Ｐ
型基板１に各々形成したＮ型高濃度領域４、Ｐ型窩濃度
領域６は夫々基板に電位を与えるための電極オーミック
コンタクト部である。
上記構造のＭｏＳトランジスタにおいて、ＮチャネルＭ
ＯＳトランジスタのゲート及びＰチャネルＭＯＳトラン
ジスタのゲートは共通に接続して入力端子ａとし、両Ｍ
ＯＳトランジスタのドレインを共通に接続して出力端子
すとし、基板１及びＮウェル２に夫々電圧を印加するこ
とによって回路を動作させている。
ＯＳトランジスタのゲート及びＰチャネルＭＯＳトラン
ジスタのゲートは共通に接続して入力端子ａとし、両Ｍ
ＯＳトランジスタのドレインを共通に接続して出力端子
すとし、基板１及びＮウェル２に夫々電圧を印加するこ
とによって回路を動作させている。
〈発明が解決しようとする問題点〉
このような構造をもつＣＭＯＳトランジスタでは、第７
図の等価回路図に示す如く、ＰチャネルＭＯＳトランジ
スタのドレイン−Ｎウェル間、及びＰ型基板−Ｎチャネ
ルＭｏ３トランジスタのドレイン間に夫々寄生ダイオー
ドが形成され、これらダイオードは外来ノイズによるサ
ージ等のために順方向電流が流れるとラッチアップ現象
を生じる。ラノ・チアツブが起ると寄生のダイオードが
導通して、端子ｄから端子Ｃまで電流が流れっ放しにな
シ、たとえトリガとなった雑音電流が消滅しても貫通電
流は止らず、ＣＭＯ３回路の利点である低消費電力の特
性が損われる。
図の等価回路図に示す如く、ＰチャネルＭＯＳトランジ
スタのドレイン−Ｎウェル間、及びＰ型基板−Ｎチャネ
ルＭｏ３トランジスタのドレイン間に夫々寄生ダイオー
ドが形成され、これらダイオードは外来ノイズによるサ
ージ等のために順方向電流が流れるとラッチアップ現象
を生じる。ラノ・チアツブが起ると寄生のダイオードが
導通して、端子ｄから端子Ｃまで電流が流れっ放しにな
シ、たとえトリガとなった雑音電流が消滅しても貫通電
流は止らず、ＣＭＯ３回路の利点である低消費電力の特
性が損われる。
このようなラッチアンプ現象に対して、集積回路を組込
む表面側にエピタキシャル成長を施こした基板を用いた
り、ウェルと基板の境界に溝を形成することによって抑
制することが提案されているが、未だ最適な半導体構造
は明確にされておらず、実用化に至っていない。
む表面側にエピタキシャル成長を施こした基板を用いた
り、ウェルと基板の境界に溝を形成することによって抑
制することが提案されているが、未だ最適な半導体構造
は明確にされておらず、実用化に至っていない。
く問題点を解決するための手段〉
本発明は上記問題点に鑑みてなされたもので、ＣＭＯＳ
集積回路において効率的にラッチアップを抑制すること
ができる半導体集積回路装置を提供する。
集積回路において効率的にラッチアップを抑制すること
ができる半導体集積回路装置を提供する。
本発明は、第１導電型半導体基板上に同一導電型のエピ
タキシャル層を形成し、このエピタキシャル層に第２導
電型のウェルを形成する。該ウェルの深さは上記エピタ
キシャル層の層厚に達する程度とし、該ウェル内に第１
導電型不純物領域を形成し、また第１導電型基板に第２
導電型不純物領域を形成してＣＭＯＳトランジスタを構
成する。
タキシャル層を形成し、このエピタキシャル層に第２導
電型のウェルを形成する。該ウェルの深さは上記エピタ
キシャル層の層厚に達する程度とし、該ウェル内に第１
導電型不純物領域を形成し、また第１導電型基板に第２
導電型不純物領域を形成してＣＭＯＳトランジスタを構
成する。
更にはラッチアップ抑制の効果を高めるために、基板と
ウェルとの境界にウェルの深さに達する溝を形成し、該
溝に絶縁物を充填して構成する。
ウェルとの境界にウェルの深さに達する溝を形成し、該
溝に絶縁物を充填して構成する。
く作 用〉
基板に対して不純物濃度の低いエピタキシャル層を積層
して、ここにエピタキシャル層の厚さに達するウェルを
形成し、このようなウェルにソース及びドレインを形成
することによって、等測的に生じるダイオードを導通し
にククシ、ラッチアンプの発生を抑制することができる
。
して、ここにエピタキシャル層の厚さに達するウェルを
形成し、このようなウェルにソース及びドレインを形成
することによって、等測的に生じるダイオードを導通し
にククシ、ラッチアンプの発生を抑制することができる
。
〈実施例〉
第１図において、Ｐ型半導体基板１０の主表面には、Ｐ
型不純物を上記基板１０よシ低濃度にドープしたエピタ
キシャル層１１が形成されている。
型不純物を上記基板１０よシ低濃度にドープしたエピタ
キシャル層１１が形成されている。
該エピタキシャル層１１にＭＯＳトランジスタが作製さ
れるが、Ｍｏ３トランジスタを作製するにあたって、ま
ずＮ型不純物を拡散したＮウェル２を作製する。該Ｎウ
ェル２内に従来装置と同様にＰ型不純物領域からなるソ
ース、ドレイン３が、Ｐ型半導体基板１０にＮ型物領域
からなるソース１ドレイン５が形成され、各ソースとド
レイン間の基板上に薄い絶縁膜を介して電極を形成し、
ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラ
ンジスタを形成してＣＭＯＳ構造とする。
れるが、Ｍｏ３トランジスタを作製するにあたって、ま
ずＮ型不純物を拡散したＮウェル２を作製する。該Ｎウ
ェル２内に従来装置と同様にＰ型不純物領域からなるソ
ース、ドレイン３が、Ｐ型半導体基板１０にＮ型物領域
からなるソース１ドレイン５が形成され、各ソースとド
レイン間の基板上に薄い絶縁膜を介して電極を形成し、
ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトラ
ンジスタを形成してＣＭＯＳ構造とする。
上記ＣＭＯＳ構造において、両ＭＯＳトランジスタのゲ
ートを共通に接続して入力端子ａ１ ドレインを共通に
接続して出力端子すとし、エピタキシャル層１１及びＮ
ウェル２の夫々に高濃度領域６．４を形成してオーミッ
ク接触した端子ｄ、ｃを形成し、電源電圧を印加する。
ートを共通に接続して入力端子ａ１ ドレインを共通に
接続して出力端子すとし、エピタキシャル層１１及びＮ
ウェル２の夫々に高濃度領域６．４を形成してオーミッ
ク接触した端子ｄ、ｃを形成し、電源電圧を印加する。
ここでエピタキシャル層１１に対するＮウェル２の深さ
とＣＭＯＳトランジスタのホールディング電圧ｃ−ｄ電
圧との関係を第３図に示す。同図においてＮウェル２の
深さを、基板１０とエピタキシャル層１１との界面から
Ｎウェル２の底部に至る間隔Ｘを用いて示す。図の曲線
Ａから明らかなように間隔ＸがほぼＯ１即ちＮつ°エル
がエピタキシャル層の厚さに達する深さに形成にしたと
き、最も大きなホールド電圧を得ることができる。
とＣＭＯＳトランジスタのホールディング電圧ｃ−ｄ電
圧との関係を第３図に示す。同図においてＮウェル２の
深さを、基板１０とエピタキシャル層１１との界面から
Ｎウェル２の底部に至る間隔Ｘを用いて示す。図の曲線
Ａから明らかなように間隔ＸがほぼＯ１即ちＮつ°エル
がエピタキシャル層の厚さに達する深さに形成にしたと
き、最も大きなホールド電圧を得ることができる。
第４図は上記間隔Ｘを０にした場合の半導体基板の濃度
プロファイルを示す。
プロファイルを示す。
第２図は本発明による他の実施例を示し、前記実施例に
加えて、エピタキシャル層１１とＮウェル２との周壁に
５ｉＯｚ等の絶縁材を充填した溝１２を作製して構成す
る。上記構造のＣＭＯＳトランジスタにおける上記溝１
２の深さとＣＭＯＳトランジスタのホールド電圧との関
係を第５図に示す。図から判るように溝１２の深さは、
Ｎウェル１２の深さ以上に設けることが望ましく、ＶＨ
ｏｌ、〉５Ｖとすることも可能であり、ラッチアップ発
生の慣れのないＣＭＯＳ回路を得る。第３図の曲線Ｂは
Ｎウェル２の境界に溝１２を設けた構造において、ウェ
ル底部とエピタキシャル界面との間隔Ｘとホールド電圧
との関係を示す０曲線Ａ、Ｂより、溝１２を設けること
によってランチアンプ抑制の効はより高くなることが確
認された。
加えて、エピタキシャル層１１とＮウェル２との周壁に
５ｉＯｚ等の絶縁材を充填した溝１２を作製して構成す
る。上記構造のＣＭＯＳトランジスタにおける上記溝１
２の深さとＣＭＯＳトランジスタのホールド電圧との関
係を第５図に示す。図から判るように溝１２の深さは、
Ｎウェル１２の深さ以上に設けることが望ましく、ＶＨ
ｏｌ、〉５Ｖとすることも可能であり、ラッチアップ発
生の慣れのないＣＭＯＳ回路を得る。第３図の曲線Ｂは
Ｎウェル２の境界に溝１２を設けた構造において、ウェ
ル底部とエピタキシャル界面との間隔Ｘとホールド電圧
との関係を示す０曲線Ａ、Ｂより、溝１２を設けること
によってランチアンプ抑制の効はより高くなることが確
認された。
上記実施例はいずれもＰ型基板を用いた場合を挙げたが
、Ｎ型基板を用いても同様に実施することができる０
、Ｎ型基板を用いても同様に実施することができる０
第１図は本発明による一実施例を示す半導体基板断面図
、第２図は他の実施例を示す半導体基板断面図、第３図
はエピタキシャル層・Ｎウェル間隔とホールド電圧の関
係図、第４図は半導体基板濃度プロファイル、第５図は
溝の深さとホールド電圧の関係図、第６図は従来のＣＭ
ＯＳ構造の半導体基板断面図、第７図は第６図の等価回
路図である０ １０：Ｐ型基板 １１：エビタキシャル層１２：溝 ａ
：入力端子 ｂ：出力端子 ａｎｄ：電源電圧印加端子 代理人 弁理士 杉 山 毅 至（他１名）菓 Ｉ 因 メ ２ 図 第 ３ 図 ′４４ 図 溝り煤こ 評ｍ） 蓼６ 図
、第２図は他の実施例を示す半導体基板断面図、第３図
はエピタキシャル層・Ｎウェル間隔とホールド電圧の関
係図、第４図は半導体基板濃度プロファイル、第５図は
溝の深さとホールド電圧の関係図、第６図は従来のＣＭ
ＯＳ構造の半導体基板断面図、第７図は第６図の等価回
路図である０ １０：Ｐ型基板 １１：エビタキシャル層１２：溝 ａ
：入力端子 ｂ：出力端子 ａｎｄ：電源電圧印加端子 代理人 弁理士 杉 山 毅 至（他１名）菓 Ｉ 因 メ ２ 図 第 ３ 図 ′４４ 図 溝り煤こ 評ｍ） 蓼６ 図
Claims (1)
- 【特許請求の範囲】 １）同一半導体基板にＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタを形成してなる相補型Ｍ
ＯＳ集積回路において、 第１導電型基板上に形成した同一導電型のエピタキシャ
ル層と、 該エピタキシャル層に形成し、且つほぼエピタキシャル
層と上記基板との界面に達する深さに形成した第２導電
型のウェルと、 該第２導電型ウェル及び第１導電型基板に夫々不純物を
導入して形成したソース、ドレインを有するＭＯＳトラ
ンジスタとを備えてなることを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130616A JPS62286268A (ja) | 1986-06-04 | 1986-06-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130616A JPS62286268A (ja) | 1986-06-04 | 1986-06-04 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62286268A true JPS62286268A (ja) | 1987-12-12 |
Family
ID=15038480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130616A Pending JPS62286268A (ja) | 1986-06-04 | 1986-06-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62286268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0360477A2 (en) * | 1988-09-20 | 1990-03-28 | AT&T Corp. | Integrated circuit power supply contact |
| KR20200002617A (ko) * | 2018-06-29 | 2020-01-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Sram 구조물 및 그 형성 방법 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134959A (en) * | 1981-02-16 | 1982-08-20 | Seiko Epson Corp | C-mos type semiconductor integrated circuit |
| JPS58107663A (ja) * | 1981-12-11 | 1983-06-27 | シ−メンス・アクチエンゲゼルシヤフト | 近接して設けられるド−パントイオン注入盆状区域の製造方法 |
-
1986
- 1986-06-04 JP JP61130616A patent/JPS62286268A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57134959A (en) * | 1981-02-16 | 1982-08-20 | Seiko Epson Corp | C-mos type semiconductor integrated circuit |
| JPS58107663A (ja) * | 1981-12-11 | 1983-06-27 | シ−メンス・アクチエンゲゼルシヤフト | 近接して設けられるド−パントイオン注入盆状区域の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0360477A2 (en) * | 1988-09-20 | 1990-03-28 | AT&T Corp. | Integrated circuit power supply contact |
| KR20200002617A (ko) * | 2018-06-29 | 2020-01-08 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Sram 구조물 및 그 형성 방법 |
| TWI730347B (zh) * | 2018-06-29 | 2021-06-11 | 台灣積體電路製造股份有限公司 | 靜態隨機存取記憶體結構及其製造方法 |
| US11315933B2 (en) | 2018-06-29 | 2022-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM structure and method for forming the same |
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