JPS58182863A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58182863A JPS58182863A JP57065355A JP6535582A JPS58182863A JP S58182863 A JPS58182863 A JP S58182863A JP 57065355 A JP57065355 A JP 57065355A JP 6535582 A JP6535582 A JP 6535582A JP S58182863 A JPS58182863 A JP S58182863A
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- JP
- Japan
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- well
- type
- channel misfet
- resistance
- wells
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- Granted
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置１例えばＣＭＯ８におけるウェルｌ
ｌＩ造に関するものである。
ｌＩ造に関するものである。
例えばダイナミックランダムアクセスメモリにおいて、
パノケー／から放出されるα線による誤動作（ソフトエ
ラー）を防止するためにウェル上にメモリセルを形成す
ることがある。しかしこの場合には、ウェル抵抗が高（
、ノイズ等に弱くなったり、基板電位が変動し易いので
、実用的でないことが分っている。又、０ＭＯ８構造で
は、寄生トランジスタによるＰ−Ｎ−Ｐ−Ｎサイリスタ
構造が生じ、ランチ・アップ現象が生じている。
パノケー／から放出されるα線による誤動作（ソフトエ
ラー）を防止するためにウェル上にメモリセルを形成す
ることがある。しかしこの場合には、ウェル抵抗が高（
、ノイズ等に弱くなったり、基板電位が変動し易いので
、実用的でないことが分っている。又、０ＭＯ８構造で
は、寄生トランジスタによるＰ−Ｎ−Ｐ−Ｎサイリスタ
構造が生じ、ランチ・アップ現象が生じている。
どの原因の一つは、ウェル内部の抵抗が尚いため５寄生
トラ／ジスタがＯＮｔ、？すくなるためである。
トラ／ジスタがＯＮｔ、？すくなるためである。
従って、本発明の目的は、上記の如きウェル抵抗を効果
的にＦげることによ〜て、ノイズ、電位変動等を抑えろ
ことにあり、このためにウェルの深い位置に高不純物濃
度の領域を形成（〜でいろ。
的にＦげることによ〜て、ノイズ、電位変動等を抑えろ
ことにあり、このためにウェルの深い位置に高不純物濃
度の領域を形成（〜でいろ。
以−ド、本発明をＣＭ ＯＳ型ダイナミノクラ／ダムア
クセスメモリに関する実施例について詳細に説明する。
クセスメモリに関する実施例について詳細に説明する。
第１図の例では、Ｎ″−型シリコン基板１グー）−主面
に、公知の半導体技術によ〜て、Ｐ＋型埋込み領域２．
３を介しＮ−型エピタキシャル層４が成長せしめられ、
更にこのエピタキシャル層４のうち上記埋込み層２．３
に達する如くにＰ型ウェル５゜６が拡散法で形成されて
いる。そして、ウェル５゜６内に）Ｘ夫々、Ｎチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （ＭｅｔａｌＩｎｓｕｌａｔ
ｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ ）のソース又は
ドレイン領域となるＮ＋型半導体領域７及び８が通常の
拡散法等で形成され、またこれら両領域間のゲート酸化
膜９上に各ゲート電極１０が夫々設けられている。一方
、エピタキシャル層４自体にはＰチャネルＭＩ８ＰＥＴ
のソース又はドレイン領域となるＰ＋型半導体領域１１
．１２が形成され、そのゲート酸化膜９上にはゲート電
極１０が設けられている。なお、図中、１３は素子領域
分離用のフィールドＳｉｎ。
に、公知の半導体技術によ〜て、Ｐ＋型埋込み領域２．
３を介しＮ−型エピタキシャル層４が成長せしめられ、
更にこのエピタキシャル層４のうち上記埋込み層２．３
に達する如くにＰ型ウェル５゜６が拡散法で形成されて
いる。そして、ウェル５゜６内に）Ｘ夫々、Ｎチャネル
Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ （ＭｅｔａｌＩｎｓｕｌａｔ
ｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ ）のソース又は
ドレイン領域となるＮ＋型半導体領域７及び８が通常の
拡散法等で形成され、またこれら両領域間のゲート酸化
膜９上に各ゲート電極１０が夫々設けられている。一方
、エピタキシャル層４自体にはＰチャネルＭＩ８ＰＥＴ
のソース又はドレイン領域となるＰ＋型半導体領域１１
．１２が形成され、そのゲート酸化膜９上にはゲート電
極１０が設けられている。なお、図中、１３は素子領域
分離用のフィールドＳｉｎ。
膜、１４ｉニリンガラス膜、１５，１６１！各アルミニ
ウム電極又は配線である。
ウム電極又は配線である。
第１図は、Ｐ型ウェル５のＮチャネルＭＩ ５ＦＥＴと
エピタキシャル＃４上のＰチャネルＭＩ８ＦＥとによ−
て周辺回路のＣＭＯ８が構成され。
エピタキシャル＃４上のＰチャネルＭＩ８ＦＥとによ−
て周辺回路のＣＭＯ８が構成され。
か／） ｌ）型ウェル６にはＮチャネルＭＩＳＦＢ’ｒ
かもなるメモリアレイが形成されている状態を示してい
る。従って１両ウェル５．６の存在によって従来と同様
にα線強度が大きくなり、またエピタキシャルウェルの
ためにラッチアップ耐圧も充分なＩ＃造となり、特に１
−ＭＯ８型メモリセルな高集檀化して設ける場合に好適
となる。
かもなるメモリアレイが形成されている状態を示してい
る。従って１両ウェル５．６の存在によって従来と同様
にα線強度が大きくなり、またエピタキシャルウェルの
ためにラッチアップ耐圧も充分なＩ＃造となり、特に１
−ＭＯ８型メモリセルな高集檀化して設ける場合に好適
となる。
これに加えて注目すべきことは、各Ｐ型ウェル５．６の
夫々の底部には、より高不純物濃度のＰ＋型埋込み層２
．３を接して形成しているために、各ウェル抵抗が充分
に下が−でいることである。
夫々の底部には、より高不純物濃度のＰ＋型埋込み層２
．３を接して形成しているために、各ウェル抵抗が充分
に下が−でいることである。
この結果、動作時の電気的ノイズや基板電位の変動す抑
えることかできるのである。この場合、各ウェル５，６
の抵抗＋ｚＰ＋型層２，３によ−て１０Ω／ｃ−ＩＩＩ
程度にまで低下させてお（のが望ましい。他方、上記Ｐ
チャネルＭＩＳＦＥＴについては、Ｎ−型エピタキシャ
ル層４Ｆに高不純物濃度の基板１が接しているので、そ
のエピタキシャル層をＮ型ウェルとみなせばそのウェル
抵抗も充分に低くなっている。このため１周辺のＣＭＯ
８全Ｏ８全体のウェル抵抗を下げられるから、有利であ
る。
えることかできるのである。この場合、各ウェル５，６
の抵抗＋ｚＰ＋型層２，３によ−て１０Ω／ｃ−ＩＩＩ
程度にまで低下させてお（のが望ましい。他方、上記Ｐ
チャネルＭＩＳＦＥＴについては、Ｎ−型エピタキシャ
ル層４Ｆに高不純物濃度の基板１が接しているので、そ
のエピタキシャル層をＮ型ウェルとみなせばそのウェル
抵抗も充分に低くなっている。このため１周辺のＣＭＯ
８全Ｏ８全体のウェル抵抗を下げられるから、有利であ
る。
第２図は、第１図とは異なってＰ＋型基板２１な用いた
例を示している。
例を示している。
この例では、Ｐ＋型基板２１上にＮ＋型埋込み層２２を
介してＮ−型エピタキシャル層２４が形成され、このエ
ピタキシャル層２４にＰ型ウェル２５が基板２１と接す
るように形成されている。図中、２７．２８．３１．３
２は夫々、各ＭＩ８ＦｇＴのソース又はドレイン領域で
ある。
介してＮ−型エピタキシャル層２４が形成され、このエ
ピタキシャル層２４にＰ型ウェル２５が基板２１と接す
るように形成されている。図中、２７．２８．３１．３
２は夫々、各ＭＩ８ＦｇＴのソース又はドレイン領域で
ある。
このように、Ｎ型ウェル２４の底部に高濃度層２２な形
成することによ−て、そのウェル抵抗を充分に低下させ
、例えば従来の〜ＩＯＫΩ／ｄから１０Ω／７へ低下さ
せることが可能である。また、Ｐ型ウェル２５の方も、
高濃度基板２１によって抵抗が充分に低（なっている。
成することによ−て、そのウェル抵抗を充分に低下させ
、例えば従来の〜ＩＯＫΩ／ｄから１０Ω／７へ低下さ
せることが可能である。また、Ｐ型ウェル２５の方も、
高濃度基板２１によって抵抗が充分に低（なっている。
なお５上記の各列においては、ウェルの形成方法を変更
してよいし、ウェル抵抗は高濃度層によって任意に制御
することができる。
してよいし、ウェル抵抗は高濃度層によって任意に制御
することができる。
図面は本発明の実施例を示すものであって、第１図４’
ＩＣＭＯ８型ダイナミックランダムアクセスメモリの断
面図、第２図は別の例による要部の断面図である。 １．２１・・・高濃度基板、２，３．２２・・・高濃度
埋込み層、４，５，６，２４．２５・・・ウェル。
ＩＣＭＯ８型ダイナミックランダムアクセスメモリの断
面図、第２図は別の例による要部の断面図である。 １．２１・・・高濃度基板、２，３．２２・・・高濃度
埋込み層、４，５，６，２４．２５・・・ウェル。
Claims (1)
- １、第１導電型の牛導本層に第２導電型つウェルが形成
され、このウェル内に素子領域が設ゆられている半導体
装置において、前記ウェルよりも高不純物濃度の第２導
電型の半導体領域が前記ウェルの表面域よりも深い位置
にて前記ウェルに接して形成されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065355A JPS58182863A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065355A JPS58182863A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182863A true JPS58182863A (ja) | 1983-10-25 |
| JPH0481341B2 JPH0481341B2 (ja) | 1992-12-22 |
Family
ID=13284560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57065355A Granted JPS58182863A (ja) | 1982-04-21 | 1982-04-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182863A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218866A (ja) * | 1984-04-13 | 1985-11-01 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置 |
| JPS6115361A (ja) * | 1984-07-02 | 1986-01-23 | Rohm Co Ltd | 半導体装置 |
| US7309898B1 (en) | 2002-05-20 | 2007-12-18 | International Business Machines Corporation | Method and apparatus for providing noise suppression in an integrated circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239380A (en) * | 1975-09-25 | 1977-03-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS56150849A (en) * | 1980-04-23 | 1981-11-21 | Hitachi Ltd | Semiconductor integratd circuit device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-04-21 JP JP57065355A patent/JPS58182863A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5239380A (en) * | 1975-09-25 | 1977-03-26 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5493981A (en) * | 1978-01-09 | 1979-07-25 | Toshiba Corp | Semiconductor device |
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS56150849A (en) * | 1980-04-23 | 1981-11-21 | Hitachi Ltd | Semiconductor integratd circuit device |
| JPS56169359A (en) * | 1980-05-30 | 1981-12-26 | Ricoh Co Ltd | Semiconductor integrated circuit device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60218866A (ja) * | 1984-04-13 | 1985-11-01 | Mitsubishi Electric Corp | 相補型ｍｏｓ半導体装置 |
| JPS6115361A (ja) * | 1984-07-02 | 1986-01-23 | Rohm Co Ltd | 半導体装置 |
| US7309898B1 (en) | 2002-05-20 | 2007-12-18 | International Business Machines Corporation | Method and apparatus for providing noise suppression in an integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0481341B2 (ja) | 1992-12-22 |
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