JP2509930B2

JP2509930B2 - 半導体集積回路装置

Info

Publication number: JP2509930B2
Application number: JP62071414A
Authority: JP
Inventors: 裕小林; 隆英池田; 陵一堀; 五郎橘川; 清男伊藤; 展雄丹場; 隆夫渡部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-03-27
Filing date: 1987-03-27
Publication date: 1996-06-26
Anticipated expiration: 2011-06-26
Also published as: JPS63239861A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、バイポーラトランジスタとMISFET（Metal
Insulator Semiconductor Felid Effect Transistor）
とを有する半導体集積回路装置に関し、特に、バイポー
ラトランジスタを有するDRAM（Dynamic Random Access
Memory）に適用して有効な技術に関する。

〔従来の技術〕

情報電荷記憶用のキャパシタと、スイッチ用のMOS（M
etal Oxide Semiconductor）FET各１個からなる、いわ
ゆる1MOSFETtypeメモリセルは、占有面積が小さく高集
積化に適しているため、DRAMのメモリセルとして広く採
用されている。

DRAMにおいて、メモリセルアレイ以外の回路、すなわ
ち、各種のタイミング発生回路、アドレスバッファ回
路，アドレスデコーダ回路，データ入出力回路，センス
アンプ及びメインアンプ等の周辺回路は、ＮチャネルMO
SFETとＰチャネルMOSFETとを組合せたCMOS（相補型MO
S）回路によって構成される。これによって、DRAMの低
消費電力化及び高速化，高集積化が可能となる。周辺回
路にCMOSを採用するDRAMについては、例えば、日経エレ
クトロニクス、1983年７月18日号、P188〜190に記載さ
れている。

〔発明が解決しようとする問題点〕

より一層の高速化，高集積化のためには、DRAMを構成
するデバイスを小さくする必要があるが、デバイスを小
さくすると扱う信号量も小さくなる。小さな信号量を高
速に扱うためには、回路を構成するデバイスに大きな駆
動能力が要求される。しかし、デバイスとしてCMOSを用
いる限り集積度の点からMOSFETの大きさを余り大きくで
きず、また、MOSFETの駆動能力（コンダクタンスgm）は
小さいためにメモリの速度は集積度とともに低下してし
まう。

本発明者は、高集積化と高速化を同時に達成するた
め、DRAMの周辺回路にバイポーラトランジスタを混在さ
せることについて検討した結果、次のような問題点が生
じることを見出した。すなわち、バイポーラトランジス
タの存在によって発生する少数キャリアが、メモリセル
に蓄積された情報又はメモリセルからデータ線に読出さ
れた情報を反転させる、いわゆるソフトエラーを生じさ
せる。

バイポーラトランジスタによるソフトエラーのメカニ
ズムは、例えば、以下のように説明される。

メモリセルのスイッチ用MOSFETは、P^-型基板内に形成
されたＮチャネルMOSFETとされる。メモリセルのキャパ
シタは、一方の電極としてのN⁺型半導体領域をP^-型基板
内に有する。一方、高速で高駆動能力を得るための望ま
しいデバイスとして、縦型npn型バイポーラトランジス
タが、p^-型基板内に、n⁺型エミッタ領域、ｐ型ベース領
域及びn^-型及びn⁺型コレクタ領域によって構成される。
このバイポーラトランジスタのコレクタの電極を基板表
面から取り出すため、n⁺型埋込コレクタ領域がエミッタ
領域より大きく（長く）構成される。このため、埋込コ
レクタ領域内において、それ自体が持つ抵抗による電位
変動が生じ易い。埋込コレクタ領域の電位変動は、pnp
型寄生バイポーラトランジスタを動作させ、基板に正孔
を注入してその電位に変動を与える。寄生バイポーラト
ランジスタは、ベース領域をエミッタ領域埋込コレクタ
領域をベース領域、及び基板をコレクタ領域として構成
される。前記基板電位の変動によって、寄生バイポーラ
トランジスタ近傍の高濃度のn⁺型半導体領域（例えば、
ＮチャネルMOSFETのソース領域又はドレイン領域）から
基板に電子（少数キャリア）が注入される。この少数キ
ャリアは、メモリセルのスイッチ用MOSFETとキャパシタ
のN⁺型領域又はセンスアンプ等のMOSFETのN⁺型領域に侵
入し、情報を反転し（破壊し）、所謂ソフトエラーを生
じる。

また、バイポーラトランジスタを周辺回路に組込むこ
とでアクセス時間の高速化を図ることができるが、同時
に、基板内にバイポーラトランジスタ又はα線によって
生じる少数キャリアによるソフトエラーが著しくなる。
つまり、データ線と容量素子との間を情報が通過する回
数が増加するため、特に、スイッチ用MISFETのソース領
域又はドレイン領域で少数キャリアを捕獲する確率が高
くなる。

したがって、DRAMにバイポーラトランジスタを混在さ
せ高速化高集積化を図ろうとすると、ソフトエラーによ
る電気的信頼性が低下するという問題を生じる。

本発明の目的は、ソフトエラーに強く、高集積かつ低
消費電力でしかも高速動作に適した半導体集積回路装置
とその製造方法を提供することにある。

本発明の他の目的は、バイポーラトランジスタを有す
るDRAMの高速化及び電気的信頼性の向上を図ることが可
能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち、代表的な１つの
発明の概要を説明すれば、下記のとおりである。

すなわち、MOSFETおよびバイポーラトランジスタを有
するDRAMのメモリセルおよび周辺回路が形成される半導
体領域の下部に、その半導体領域と同一導電型で、か
つ、それよりも不純物濃度の高い埋込層を設け、前記メ
モリセル領域および周辺回路領域におけるMOSFETのソー
ス・ドレイン領域下部にそれとは逆導電型の半導体領域
を設けるとともに、前記DRAMのメモリセル形成領域にお
ける埋込層と、前記DRAMの周辺回路形成領域における埋
込層とで不純物濃度を異ならせた。

〔作用〕

上記した手段によれば、DRAMの周辺回路にバイポーラ
トランジスタを混在させて高速化を図るとともに、バイ
ポーラトランジスタにより発生した少数キャリアに対し
て前記埋込層がポテンシャルバリアを構成し、前記少数
キャリアによるソフトエラーを防止することができる。

また、メモリセル領域および周辺回路領域におけるｎ
チャネル型のMOSFETのソース・ドレイン領域下部にｐ型
の半導体領域を設けたことにより、ソフトエラーを防止
するための電位障壁を二重にすることができるので、ソ
フトエラー改善効果をさらに向上させることができる。
さらに、DRAMのメモリセル形成領域における埋込層と、
DRAMの周辺回路形成領域における埋込層とで不純物濃度
を異ならせ、埋込層の不純物濃度を各回路部分毎に適し
た値に設定することができるので、ソフトエラー特性と
それ以外の他の電気的特性とのバラツキを抑えることが
でき、半導体集積回路装置の全体的な性能および信頼性
を向上させることが可能となる。

〔実施例〕

本発明の実施例であるバイポーラトランジスタを有す
るDRAMを第１図（断面図）で示す。

第１図において、１はp^-型の半導体基板、２は半導体
基板１の主面上に積層されたn^-型のエピタキシャル層で
ある。本実施例では、半導体基板１とエピタキシャル層
２とは、実質的な半導体基板であり、半導体基板を構成
している。このような導電型が選択されるのは、電気的
に相互に分離された高性能のnpn形バイポーラトランジ
スタを実現するためである。基板１の不純物濃度はバイ
ポーラトランジスタのコレクタ接合容量などを考慮し
て、10¹³〜10¹⁷/cm³程度に選ばれる。エピタキシャル層
２は、ＰチャネルMOSFETQpを形成するためのｎ型ウェル
領域の一部、及びバイポーラトランジスタのコレクタの
一部を構成する。エピタキシャル層２の不純物濃度は各
トランジスタの所望とする特性に応じて設定されるが、
10¹⁵〜10¹⁷cm³程度に選ばれる。

半導体基板１には、例えば、アンダシュートによる誤
動作の防止のため、及び、pn接合容量の低減を図るため
に、−2.5〜−3.5Vの負荷電位が印加される。この負電
位は、内蔵された基板バイアス電圧発生回路又は外部端
子より半導体基板１に供給される。

半導体素子（or回路素子）間を電気的に分離するため
の分離領域Ｉは、半導体基板1,p⁺型の埋込半導体領域3,
p型の半導体領域５及びフィールド絶縁膜６で構成され
ている。

埋込層３は、半導体基板１とエピタキシャル層２との
間に設けられている。半導体領域５は、埋込層３の上部
のエピタキシャル層２の主面部に設けられている。フィ
ールド絶縁膜６は、半導体領域５の上部に設けられてお
り、例えば、エピタキシャル層２の主面の選択的な熱酸
化で形成した酸化シリコン膜で構成する。フィールド絶
縁膜６を形成するための耐酸化膜（窒化シリコン膜）を
マスクに用いたボロンのイオン打込み、及び、酸化のた
めの熱処理によって、半導体領域５が形成される。p⁺型
領域３と５の不純物濃度は、各回路素子の間が有効に分
離されるように、10¹⁶〜10¹⁹/cm³程度にされる。

p⁺型埋込層３の不純物濃度は、又、ＮチャネルMOSFET
のためのｐ型ウェル領域（後述する）の抵抗の低減、及
び、ＮチャネルMOSFETとメモリセルにおけるソフトエラ
ーの低減を考慮して、選ばれる。

バイポーラトランジスタTrは、図中、左例に示すよう
に、n⁺型の埋込型半導体領域４及びn⁺型の半導体領域８
及びｎ型エピタキシャル層２からなるコレクタ領域
（Ｃ）,p型のベース領域（Ｂ）９及びn⁺型のエミッタ領
域（Ｅ）16Aで構成されている。このバイポーラトラン
ジスタTrは、実質的に、公知のnpn型の縦型構造で構成
されている。

n⁺型埋込層４は、p⁺型埋込層３に対して自己整合的に
半導体基板１とエピタキシャル層２との間に設けられて
いる。n⁺型埋込層４は、コレクタ抵抗を低減して高性能
のバイポーラトランジスタを実現すると同時に、ｎ型ウ
ェル領域（後述する）の抵抗を小さくするためのもので
あり、その不純物濃度は10¹⁷〜10²⁰/cm³程度に選ばれ
る。n⁺型埋込層８は、高性能の縦型npnバイポーラトラ
ンジスタのコレクタ電極を基板（半導体基体）の主面に
設けるため、エミッタ及びベース領域に比べ、大きくさ
れる。

n⁺型領域８は、コレクタ電極とn⁺型埋込層４とを接続
するためのものであり、コレクタ抵抗を小さくするた
め、その不純物濃度が10¹⁷〜10²¹/cm³程度とされる。

ｐ型ベース領域９は、コレクタであるn^-型エピタキシ
ャル層２内の所定の領域に、フィールド絶縁膜６に自己
整合的に形成され、その不純物濃度は10¹⁶〜10¹⁸/cm³程
度にされる。

エミッタ領域16Aは、絶縁膜15に設けられた接続孔を
通して、エミッタ用電極例えば、多結晶シリコン膜16の
不純物（例えば、リン又はヒ素）がベース領域９に拡散
して構成されている。エミッタ領域16Aの不純物濃度
は、10¹⁷〜10²⁰/cm³程度とされる。なお、エミッタ形成
法として、気相からの拡散又はイオン打込みによりn⁺型
のエミッタ領域16Aを形成し、そこにAl等の導電性材料
をエミッタ電極22として直接又はプラチナシリサイド等
のバリヤメタルを介して電気的に接触してもよい。半導
体領域８（コレクタ領域）とベース領域９とエミッタ電
極16は、層間絶縁膜20に設けられた接続孔21を通してコ
レクタ電極22,ベース電極22,エミッタ電極22に夫々接続
されている。

バイポーラトランジスタTrは、DRAMのアクセス時間の
高速化を図るために、タイミング発生回路、アドレスバ
ッファ回路、アドレスデコーダ回路データ入出力回路、
メインアンプ等を、CMOS回路と共に、構成する。また、
アドレスバッファ回路及びデータ入出力回路において
は、TTL（Transistor−Transistor Logic）レベル又はE
CL（Emitter Coupled Logic）レベルでの信号の入出力
が容易となる。特に、バイポーラトランジスタTrは、高
性能の縦型npnトランジスタであるので、容易にECL型差
動アンプが構成できる。これを前記入力又は出力回路に
用いることより、小さい論理振幅のECL信号を高速かつ
高い信頼度で与うことができる。データ出力回路におい
ては、外部装置の駆動能力が向上する。アドレスデコー
ダ回路においては、特に、ワード線の駆動をバイポーラ
トランジスタTrによって行うことにより、大きな容量性
負荷が寄生するワード線のレベルを高速に立上げること
ができる。

DRAMの周辺回路を構成するｎチャンネルMOSFETQnは、
図中、中央部に示すように、埋込半導体領域３とp^-型の
半導体領域７とからなるｐ型ウェル領域、ゲート絶縁膜
15,ゲート電極16,一対のｎ型及びn⁺型の半導体領域17及
び18からなるソース領域及びドレイン領域で構成されて
いる。

p⁺型埋込層３は、MOSFETQnで生じるソフトエラーを防
止する（後述する）ために、形成される。これは、特
に、センスアンプを構成するMOSFETQnにおいて、有効で
ある。また、p⁺型埋込層３は、ｐ型ウェル領域の抵抗を
小さくするので、ラッチアップの発生防止に有効であ
る。なお、ラッチアップ現象については、テクニカル
ダイジェストオブインタナショナルエレクトロン
デバイスミーテイング（Technical Digest of Inte
rnational Electron Device Meeting,1982,pp454−47
7）などに詳しい。さらに、p⁺型埋込層３の存在によっ
て、その上部のｎ型エピタキシャル層２をp^-型半導体領
域７（不純物濃度10¹⁵〜10¹⁷/cm³程度）とすることが容
易となる。p⁺型埋込層３の不純物濃度は、前述のとお
り、10¹⁶〜10¹⁹/cm³程度とされる。

ｐ型ウェル領域には、基板１と同一電位が印加され
る。つまり、図示しないが、電極22と同一層からなる前
記基板電位が印加された配線が後述するp⁺型領域19と同
一工程でｐ型ウェル内に形成されたp⁺型領域に接続され
る。

前記ｎ型の半導体領域17は、n⁺型領域18とチャネル形
成領域との間に設けられており、IEEETransactions on
Electron Devices,Vol.ED−27,pp1359〜1367,1980年８
月、に述べられたLLD（Ｌightly Ｄoped Ｄrain）構造
のMOSFETを構成する。ｎ型領域17は、ゲート電極16をマ
スクとした用いたイオン打込み等によって形成され、そ
の不純物濃度は10¹⁵〜10¹⁷/cm³程度とされる。n⁺型領域
18は、ゲート電極16の側部にそれに対して自己整合的に
形成されたサイドウォール絶縁膜23とゲート電極をマス
クとしたイオン打込み等によって形成され、その不純物
濃度は10¹⁷〜10²¹/cm³程度とされる。

DRAMの周辺回路を構成するｐチャネルMOSFETQpは、図
中、中央部に示すように、埋込半導体領域４とエピタキ
シャル層２とからなるｎ型ウェル領域、ゲート絶縁膜1
5,ゲート電極16,p⁺型のソース領域及びドレイン領域19
で構成されている。

n⁺型埋込層４は、p⁺型埋込層３と同様に、ｎ型ウェル
領域の抵抗を小さくするので、ラッチアップの防止に有
効である。

ｎ型ウェル領域には、電源電位V_CCが印加される。つ
まり、図示しないが、電極22と同一層からなり、前記電
源電位が印加された配線が、n⁺型領域18と同一工程でｎ
型ウェル内に形成されたn⁺型領域に接続される。

MOSFETQn,Qpのソース及びドレイン領域には、基板上
全面に形成されたPSG（フォスフォシリケートガラス）
膜等からなる層間絶縁膜20及び絶縁膜15に形成された接
続孔を通して、アルミニウムからなる電極22が接続され
る。

ゲート電極16は、多結晶シリコン膜からなる。この実
施例では、ゲート電極16はエミッタ電極16と同一工程で
形成される。ゲート絶縁膜15形成後、エミッタ形成のた
めの所定領域から除去される。所定領域において、基板
（エピタキシャル層２）の主面に接続した多結晶シリコ
ン膜16から不純物がベース領域９内に拡散され、エミッ
タ領域が形成される。

なお、電極16は、多結晶シリコン膜上に高融点金属
（モリブデン，タングステン，チタン，タンタル）膜又
はこれのシリサイド膜を重ねた膜からなってもよい。

ゲート電極16が、エミッタ電極16と別の工程で形成さ
れる場合、ゲート電極16は、高融点金属膜又はそのシリ
サイド膜の単層であってよい。

DRAMのメモリセルは、第１図中、右側に示すように、
スイッチ（メモリセル選択）用ｎチャネルMOSFETQsと、
容量素子Cpとの直列回路で構成されている。このメモリ
セルは、埋込半導体領域３と半導体領域７とからなるｐ
型ウェル領域に構成される。

容量素子Cpは、主としてｎ型の半導体領域12,誘電体
膜11及びプレート電極13で構成されるMIS型容量素子か
らなり、半導体領域12とp⁺型の半導体領域10とで構成さ
れるpn接合容量素子が付加される。キャパシタCpの一方
の電極であるｎ型半導体領域12の不純物濃度は、10¹⁷〜
10²¹/cm³程度とされる。該電体膜11は、例えば、基板の
熱酸化により形成される酸化シリコン膜、CVDにより形
成された窒化シリコン膜、窒化シリコン膜の熱酸化によ
り形成された酸化シリコン膜の三層膜からなる。キャパ
シタCpの他方の電極であるプレート電極13は、リンを導
入して低抵抗にした多結晶シリコン膜からなり、同一の
メモリセルアレイの複数のメモリセルに共通の平板状の
電極である。p⁺型半導体領域10の不純物濃度は、10¹⁶〜
10¹⁹/cm³程度とされる。p⁺型領域10は、メモリセルにお
けるソフトエラーを減らすために、形成される。つま
り、p⁺型領域10は、キャパシタCpの容量を増すため、及
び、少数キャリアに対するポテンシャルバリアを形成す
るために形成される。半導体領域12には、MOSFETQsを通
してデータ線DL（アルミニウム配線層22）から伝達され
た“0"又は“1"情報に対応した電位（例えばハイレベル
の5V＝V_CC又はロウレベルの0V＝V_SSが印加される。プレ
ート電極13には、例えば、前記“0"情報と“1"情報との
中間の電位（1/2V_CC≒2.5V）が印加される。

絶縁膜14は、プレート電極13を覆うように構成されて
おり、このプレート電極13とその上部に延在するワード
線（WL）16Bとの電気的な分離をするように構成されて
いる。絶縁膜11Aは、半導体領域10とともに、容量素子C
p間を電気的に分離するように構成されている。

MOSFETQsは、前記MOSFETQnと同様に、ゲート絶縁膜1
5,ゲート電極16,一対の半導体領域17,ソース領域及びド
レイン領域18で構成されている。

MOSFETQsの一方のソース領域又はドレイン領域18は、
データ線（DL）22と電気的に接続されている。

前記バイポーラトランジスタTrの近接した位置には、
寄生バイポーラトランジスタの動作で半導体基板１に少
数キャリアを注入する注入源となるn⁺型半導体領域（図
示せず）が配置されている。この半導体領域は、例えば
配線層、ｎチャネルMISFETのソース領域又はドレイン領
域である。寄生バイポーラトランジスタは、埋込層４及
び半導体領域８からなるコレクタ領域をベース領域、ベ
ース領域９をエミッタ領域、半導体基板１をコレクタ領
域として構成される。

一方、メモリセル下の半導体基板１とエピタキシャル
層２との間に、半導体基板１（又は半導体領域７）と同
一導電型でこれよりも高い不純物濃度の埋込層３を設け
る。これにより、寄生バイポーラトランジスタの動作で
その近傍に配置されたn⁺型半導体領域から半導体基板１
側に注入される少数キャリア、及びα線によりMISFETQs
又は容量素子Cp下の半導体基板１内に発生した少数キャ
リアに対してポテンシャルバリアを構成できる。従っ
て、前記少数キャリアがメモリセルへ侵入することを防
止できる。また、メモリセル中のｎチャネルMOSFET等の
ｎ型領域（ソース，ドレイン領域等）に電界が印加され
ると空乏層がｐウェル領域７に拡がる。この空乏層領域
が拡がるほどα線により発生した電子を集収する。本発
明のように、メモリセル下にp⁺型領域３が存在すると空
乏層の伸びがp⁺型領域３で止められる。電圧を印加して
もp⁺型領域３より拡がらない。このことより、耐α線強
度を向上できる。つまり、アクセス時間の高速化を図る
とともに、ソフトエラーを防止し、電気的信頼性の向上
を図ることができる。

また、メモリセル下に設けられる埋込半導体領域３
は、MOSFETQnのｐ型ウェル領域を構成する埋込半導体領
域３及び分離領域Ｉを構成する埋込半導体領域３と同一
製造工程で形成することができる。換言すれば、メモリ
セル下の埋込半導体領域３を形成する製造工程を低減す
ることができる。

以上と同様にして、周辺回路（特にセンスアンプ）の
ｎチャネルMOSFETQnにおけるソフトエラーが防止でき
る。メモリセルからデータ線DLに読出されたデータが、
データ線DLに接続されたMOSFETQnのｎ型半導体領域に供
給された場合、この領域でデータが反転することを防止
できる。

また、n⁺型埋込層４の存在が、周辺回路のｐチャネル
MOSFETQpの正孔によるソフトエラーを防止する。

本発明の第２実施例は、特に基板に負電位を供給した
場合において、周辺回路の動作速度の高速化を図るDRAM
の実施例である。第２実施例であるDRAMを第２図で示
す。

第２実施例（及び以下の説明でも同様）の説明におい
て、第１実施例と異なる点のみが説明される。

第２実施例のDRAMは、第２図に示すように、周辺回路
を構成するｎチャネルMOSFETQn形成領域に、p⁺型埋込層
３を設けていない。半導体基板１を負電位にしたことに
より、MOSFETQnのチャネル形成領域に形成される空乏層
が半導体基板１の深さ方向により深く伸ばされる、（埋
込半導体領域３に接しない。）このため、基板電位の変
動によるしきい値電圧の変動を小さくできる、つまり基
板効果定数を小さくできる。しきい値電圧の変動が小さ
いため、通常時のしきい値電圧を小さくすることができ
る。しきい値電圧の変動が大きい場合、負の方向に変動
するとノーマリオンのMOSFETとなってしまい誤動作して
しまう。つまり、チャネル形成領域の空乏層内の不純物
濃度を低減し、MOSFETQnのしきい値電圧を低くすること
ができる。このMOSFETQnのしきい値電圧を低下により、
スイッチング速度の高速化を図ることができ、結果的
に、前記第１実施例と略同様の効果を得るとともに、周
辺回路の動作速度の高速化を図ることができる。

本発明の第３実施例は、第３図に示すように、第２実
施例とは逆に、周辺回路のＮチャネルMOSFETQn下にp⁺型
埋込層３を設け、かつ、メモリセル部Ｍ下にそれを設け
ないようにしたDRAMの例である。

本実施例は、ソフトエラーの原因である少数キャリア
（電子）を捕獲する確率は、回路素子を構成する（n
⁺型）半導体領域の面積に比例することに着目した例で
ある。つまり、周辺回路、特に１つのセンスアンプのＮ
チャネルMOSFETQnのn⁺型ソース，ドレイン領域の面積
は、１つのメモリセル内のn⁺型半導体領域のそれより、
極めて広い。従って、本実施例によれば、ソフトエラー
の起り易い周辺回路のMOSFETQnへの少数キャリアの侵入
をp⁺型埋込層３によって防止できるので、周辺回路での
ソフトエラーを防止できる。

第２図及び第３図に示したDRAMにおいて、p⁺型領域10
の形成を省略することができる。

第４図は、本発明によって得られる、ソフトエラーレ
ートの改善を示す図である。

第４図において、縦軸と横軸は、共に、対数目盛とさ
れる。横軸はDRAMの動作サイクル時間、換言すれば、読
出し又は書込みをくり返して行う場合のロウアドレスス
トローブ信号▲▼の立ち下がりの間隔を示す。縦
軸は、データ線モードのソフトエラーの発生する率を示
す。ソフトエラーレートは、所定の値を１（基準値）と
して、相対的な値で示される。

直線A,B及びＣは、夫々、第１図，第２図及び第３図
のDRAMのソフトエラーレートを示す。直線Ｄは、第１図
〜第３図において、p⁺型埋込半導体領域３が形成されて
いないDRAMのソフトエラーレートを示す。

バイポーラトランジスタを有するDRAMにおいて、p⁺型
埋込層３を形成しない場合（直線Ｄ）に比べ、本発明に
従ってメモリセル部Ｍ下にp⁺型埋込層３を設けた場合
（直線Ｂ）、ソフトエラーレードが改善される。これ
は、キャパシタCpのｎ型領域12及びMOSFETQsのｎ型ソー
ス，ドレイン領域17及び18、つまり、データ線22に直接
又は間接に結合（接続）される半導体領域に、少数キャ
リアが侵入することを防止できるからである。

第３図のDRAMのソフトエラーレート（直線Ｃ）が、直
線Ｂ及びＤのDRAMよりも、良い。選択された１つのメモ
リセル内のn⁺型半導体領域の面積よりも、センスアンプ
のMOSFETのn⁺型半導体領域の面積が広い。周辺回路のう
ち主としてこのセンスアンプにおけるソフトエラーが防
止されるため、ソフトエラーレートが改善される。

第１図のDRAMのソフトエラーレート（直線Ａ）が最も
優れている。直線ＢとＣに示されるソフトエラーレート
の改善の和よりも、大きくソフトエラーレートが改善さ
れる。

DRAMの動作サイクル時間が長くなるにつれて、データ
線モードのソフトエラーは減る。これは、メモリセルの
キャパシタCp以外で、少数キャリアを捕獲する機会が減
るためである。従って、DRAMの高速化のためには、デー
タ線モードのソフトエラーを減らす必要がある。本発明
は、バイポーラトランジスタを用いたことに加え、この
点からもDRAMの高速化に有効である。

第１乃至第３の実施例において、ｐチャネルMOSFETQp
を形成するためのｎ型ウェル領域が、第５図に示すよう
に形成されてもよい。

第５図において、ｎ型ウェル領域への電位（電源電圧
V_CC）は、n⁺型領域18より深いn⁺型領域8Aを通して供給
される。n⁺型領域8Aは、バイポーラトランジスタのコレ
クタであるn⁺型領域８と同一工程で形成される。従っ
て、n⁺型領域8Aはｎ型ウェル領域のn⁺型埋込層４に接す
るように、形成される。これによって、ｎ型ウェル領域
の抵抗をさらに小さくでき、ラッチアップ現象の発生を
防止できる。

メモリセルの構成は、第６図〜第10図に示すような構
成であってもよい。第６図〜第10図には、メモリセル部
Ｍおよび周辺回路のｎチャネルMOSFETQnのみが示され
る。

第６図のメモリセルは、第１図〜第３図と同様に、プ
レーナ形であるが、隣接するメモリセルのキャパシタCp
間の分離が、フィールド絶縁膜６及びｐ型半導体領域５
よって行なわれる。第６図のメモリセルは、1977 Inter
national Electron Devices Meeting,Technical Diges
t,pp287〜290に述べられたメモリセルに本発明を適用し
た例である。MOSFETQsは、サイドウォール絶縁膜23を持
たず、従って、ソース及びドレイン領域がn⁺型領域18の
みからなるシングルドレイン構造を持つ。MOSFETQnも、
同じくシングルドレイン構造とされる。

第６図のメモリセルにおいて、p⁺型領域10、又は、n⁺
型及びp⁺型領域12及び10の両方を省略してもよい。な
お、n⁺型及びp⁺型領域12及び10の双方を省略するとき
は、プレート電極13の電位は、電源電位V_CCにされる。

第７図のメモリセルは、キャパシタCpが基板主面上に
重ねられた構成を有する。キャパシタCpは、MOSFETトラ
ンジスタのｎ型領域17及び18の一方と接続して、素子間
分離用の絶縁膜６の上に取り出した電極24Aと電極26と
の間に形成される。電極24Aと26は主としてポリシリコ
ンなどで形成される。絶縁膜25はキャパシタの誘電体膜
であり、絶縁膜11と同様の材料で形成される。また27は
層間絶縁膜である。

なお、第７図では、配線層22とｎ型領域17と18の接続
は、電極24Aと同時に形成される電極24Bを介して行われ
る構成になっている。

第７図の構成によれば、キャパシタCpはシリコン基板
と分離されて形成されるため、電子がキャパシタ部に収
集されて誤動作が生じることが、少なくなる。このよう
なメモリセリは、例えば、IEEE Journal of Solid−Sta
te Circuits,Vol.SC−15,No.4,Aug.,1980,pp.661−667
あるいはInternational Solid−State Circuits Confer
ence（ISSCC）,Digest of Technical Papers,Fed.,198
5,pp.250−251などに述べられている。

第７図のメモリセルにおいて、基板中に発生した電子
が、キャパシタCpの直下のn⁺型領域18に収集されること
が防止される。従って、本実施例によれば、キャパシタ
がシリコン基板と分離されている効果と、本発明の効果
が相乗的に寄与し、ソフトエラーに対する耐性がさらに
向上する。

なお、MOSFETQnのソース及びドレイン領域18と電極22
（図示していない）との接続が、メモリセル部と同様
に、多結晶シリコン膜24Bを介して行なわれてよい。

第７図の実施例において、MOSFETQn及びQsのｎ型領域
18（及び／又は17）の下部にp⁺型半導体領域28を設け
て、これらの部分にも電位障壁を形成している。領域28
は領域10と同程度の不純物濃度とされる。電位障壁が領
域３と28とによって２重に形成されることになり、ソフ
トエラー改善の効果が極めて大となる。

本実施例のごとくｎ形不純物層の下部にp⁺型領域28を
設ける方法は、他のどの実施例においても同様に適用で
きる。また、メモリセルのMOSFETQsの下、あるいは、周
辺回路のMOSFETQnの下のいずれか一方に、p⁺型領域28を
形成するようにしてもよい。また、p⁺型領域28の形成を
省略してもよい。また、第７図において、メモリセルの
p⁺型領域３又はp⁺型領域３及び28の形成を省略してもよ
い。

MOSFETQsは、シングルドレイン構造であってもよい。
このとき、MOSFETQnはシングルドレイン構造又はLDD構
造のどちらでもよい。

第８図は、第２図のDRAMのように、周辺回路のMOSFET
Qn下（特にn⁺型領域18下）にp⁺型埋込層３が存在しない
場合、前述のp⁺型領域28を形成した例である。すなわ
ち、p⁺型埋込層３によるしきい値電圧の上昇を避け、か
つソフトエラーレートをp⁺型領域28により改善した例で
ある。

本実施例によれば、埋込層３を設けたことにより場合
によっては生じる問題、たとえば、埋込層３の不純物
が、ｎ型領域18（及び17）、あるいはMOSFETのゲートの
近傍に達して、接合耐圧がわずかでも低下したり、ある
いはMOSFETのしきい電圧がわずかでも上昇したりする
と、回路性能が著しく変化する場合は、その部分だけ埋
込層３を設けないで、これらの問題を解決することがで
きる。

第９図は、埋込層３の不純物濃度を選択的に変化させ
た例であり、メモリセル下と周辺回路のMOSFETQnの下部
に設けたｐ型埋込層３の濃度を変えている。例えば、MO
SFETQn下のp⁺型埋込層3Aの不純物濃度は、しきい値電圧
の上昇を小さくするため、p⁺型埋込層３のそれより低
く、かつ基板１と領域７のそれより高く設定される。本
実施例によれば、各部分毎に不純物濃度を設定できるの
で、第７図に比べ、ソフトエラー特性とその他の電気的
特性とのバラツキを考慮した高性能のメモリが実現でき
る。

第10図は、キャパシタCpが、半導体基板（基体）の主
面から深さ方向に設けられた溝29を利用して、形成され
た例である。

キャパシタCpは、一方の電極である多結晶シリコン膜
30,誘電体膜11及び他方の電極である半導体基体とから
なる。電極30は、電極13と異なり、各メモリセル毎に独
立して形成され、かつ、MOSFETQsのn⁺型領域18に接続さ
れる。半導体基体は、全メモリセルに共通の電極とさ
れ、固定電位（例えば、回路の接地電位V_SS又は負の基
板バイアス電位V_BB）が印加される。バイポーラトラン
ジスタTrにより基板１内で発生した電子は、P⁺型埋込層
３により、メモリセル内に侵入しない。つまり、p⁺型埋
込層３とこれより上の（浅い）部分が、ソフトエラーの
少ないキャパシタCpとして利用できる。

第２図及び第３図のDRAMは、p⁺型領域３のための不純
物基板１に導入するときに、ホトレジスト等のマスクに
よって選択的に領域Qn又は領域Ｍを覆うことによって、
形成できる。

本発明によれば、バイポーラトランジスタを有するDR
AMを形成することが可能になる。つまり、DRAMにバイポ
ーラトランジスタを混在させることによって動作速度の
高速化を図るとともに、バイポーラトランジスタによっ
て発生した少数キャリアに対してポテンシャルバリアを
構成することによって、前記少数キャリアに起因するソ
フトエラーを防止し、電気的信頼性の向上を図ることが
できる。

以上、本発明者によってなされた発明は、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。

バイポーラトランジスタは、種々の構造を採用するこ
とができる。

例えば、第11図及び第12図に示すように、ｎ型ウェル
領域31からなるコレクタと、ｐ型ベース領域32と、n⁺型
エミッタ領域18Aとを有するバイポーラトランジスタが
形成されてもよい。n⁺型及びp⁺型半導体領域18及び19A
は、アルミニウムからなる電極（図示しない）を接続す
るための領域であり、夫々、ｎチャネル及びｐチャネル
MOSFETのソース及びドレイン領域と同一工程で形成され
る。コレクタの高濃度層18Bを２ケ所設けたのは、コレ
クタ31の抵抗を減少させ、コレクタに電流が流れたとき
にコレクタの電位が低下してバイポーラトランジスタが
飽和するのを防ぐためである。必要に応じてどちらか一
方のみとしてもよいし、ベース32をとりかこむ構造とし
てさらに抵抗を下げてもよいことはもちろんである。ま
た、領域31と、基板１との間に領域31より不純物濃度の
濃いｎ型層を設けて低抵抗化を図ることもできる。

バイポーラトランジスタの構造を簡単にすることによ
り、ｐ型及びｎ型埋込層の形成やエピタキシャル層の形
成等の工程が不要となる。つまり、製造工程が少なくな
り、簡単になる。このバイポーラトランジスタの性能は
第１図のバイポーラトランジスタのそれより、多少、劣
る。

第11図のメモリセルは、第６図に示したメモリセルと
同一である。

後述するが、メモリセルにおけるソフトエラー防止の
ためのp⁺型領域32は、特に制限されないが、バイポーラ
トランジスタのベース領域32と同一工程で形成される。
その不純物濃度は10¹⁶〜10¹⁹/cm³程度とされる。

第11図および以下の図面では基板上の絶縁膜あるいは
配線等は図示していない。

p⁺型埋込層３を第11図において形成することも可能で
ある。第12図のメモリセル及び周辺回路のｎチャネルMO
SFETは、第９図のそれらと実質的に同一である。

第12図のDRAMにおいて、メモリセル下のp⁺型領域28の
みを省略することも可能である。

この実施例によれば、バイポーラトランジスタを有す
るDRAMをCMOSの製造工程数に近い工程で製造することが
可能である。第11図の構造を例にとり、第13A図〜第13D
図を用いて製造方法の一例を簡単に説明する。

第13A図に示すように、ｐ型の不純物、例えばボロン
を不純物として有するシリコン基板1Aを準備する。不純
物の濃度は一般に10¹³〜10¹⁷/cm³程度の範囲内に設定さ
れる。次いで、シリコン基板1Aの主表面に、イオン打込
み技術もしくは通常の拡散技術によりｎ型領域（ｎウェ
ル）31を形成する。次に公知のLOCOS（Local Oxidation
of Silicon）に技術により、SiO₂よりなる絶縁膜６を
形成する。

第13図に示すように、バリアとなるｐ型層とバイポー
ラトランジスタのベースとなるｐ型層32を通常の拡散技
術もしくはイオン打込み技術により同時に形成する。次
にキャパシターの一方の電極となるｎ型導電層を形成す
る。

第13C図に示すように、キャパシタCpの絶縁膜11,をシ
リコン基板1Aの表面の酸化により形成し、その上部に電
極13を形成する。電極13の材料としては、例えばポリシ
リコンを用いる。次にMOSFETQsのゲート絶縁膜15をシリ
コン基板１の表面酸化により形成し、その上部にゲート
電極16を形成する。ここで絶縁膜15と電極16は、シリコ
ン基板1Aの上に全面に重ねて被着した後に公知のホトエ
ッチング技術により同時に形成すればよい。

第13D図に示すように、次に、ｎチャンネルMOSFETの
ソースドレインとなるp⁺型領域18とバイポーラトランジ
スタのエミッタ18Aおよびコレクタ部のn⁺型領域18Bをイ
オン打込み技術により同時に形成する。

この後、ｐチャンネルMOSFETのソースおよびドレイン
となるp⁺型領域19と、バイポーラトランジスタのベース
内のp⁺型領域19Aをイオン打込み技術により同時に形成
すれば、第11図に示した構造が得られる。なお、ここで
はMOSFETのゲート電極上の絶縁膜、データ線等の配線な
どについては省略したがこれらは公知の工程で容易に形
成できる。

上記の製造方法によれば、バリアとなるｐ型導電層と
バイポーラトランジスタのベースとなるｐ型領域32を同
一の工程で形成できるだけでなく、ｐチャンネルMOSFET
用のｎウェル31とバイポーラトランジスタのコレクタ31
も同一の工程で形成できる。さらにｎチャンネルMOSFET
のソース，ドレインとなるn⁺型領域18とバイポーラトラ
ンジスタのエミッタ18Aおよびコレクタ部のn⁺型領域18B
を同一の工程で形成でき、さらにｐチャンネルMOSFETの
ソースおよびドレインとなるｐ型導電層19と、バイポー
ラトランジスタのベース内のp⁺型領域19Aも同一の工程
で形成できる。

バイポーラトランジスタは、上述した以外の種々の構
成を採用することができる。

回路素子は、p⁺型の埋込半導体領域３及びｐ型の半導
体領域５を設けずに、p^-型半導体基板１とフィールド絶
縁膜６とで分離してもよい。

周辺回路はCMOSで構成しないで、ｎチャネルMISFETと
バイポーラトランジスタとで構成してもよい。

電位障壁となるｐ型埋込層３は、MOSFETのソース，ド
レイン電極などと離して形成した例を示したが、場合に
よっては、極めて近傍もしくは接して形成してもよい。

本発明は、１トランジスタ,1キャパシタ形のメモリセ
ルのみでなく、たとえばエレクトロニクス（Electronic
s 1970年２月16日 109頁−115頁などに述べられてい
る３トランジスタ形メモリセルや、あるいは1970年フオ
ールジヨイントコンピユータコンフアレンス（Fall J
oint Computer Conferece）論文集54頁〜62頁に述べら
れている４トランジスタ形メモリセルを用いたメモリに
も適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

すなわち、MOSFETおよびバイポーラトランジスタを有
するDRAMのメモリセルおよび周辺回路が形成される半導
体領域の下部に、その半導体領域と同一導電型で、か
つ、それよりも不純物濃度の高い埋込層を設け、前記メ
モリセル領域および周辺回路領域におけるMOSFETのソー
ス・ドレイン領域下部にそれとは逆導電型の半導体領域
を設けるとともに、前記DRAMのメモリセル形成領域にお
ける埋込層と、前記DRAMの周辺回路形成領域における埋
込層とで不純物濃度を異ならせる。これによって、DRAM
の周辺回路にバイポーラトランジスタを混在させて高速
化を図るとともに、バイポーラトランジスタにより発生
した少数キャリアに対して前記半導体領域がポテンシャ
ルバリアを構成し、前記少数キャリアによるソフトエラ
ーを防止することができる。

また、メモリセル領域および周辺回路領域におけるｎ
チャネル型のMOSFETのソース・ドレイン領域下部にｐ型
の半導体領域を設けたことにより、ソフトエラーを防止
するための電位障壁を二重にすることができるので、ソ
フトエラー改善効果をさらに向上させることができる。
さらに、DRAMのメモリセル形成領域における埋込層と、
DRAMの周辺回路形成領域における埋込層とで不純物濃度
を異ならせ、埋込層の不純物濃度を各回路部分毎に適し
た値に設定することができるので、ソフトエラー特性と
それ以外の他の電気的特性とのバラツキを抑えることが
でき、半導体集積回路装置の全体的な性能および信頼性
を向上させることができる。

【図面の簡単な説明】

第１図〜第３図は、夫々、本発明に従う、バイポーラト
ランジスタを有するDRAMの構造を示す断面図、第４図は、第１図〜第３図のDRAMのソフトエラーレート
を示すグラフ、第５図は、第１図〜第３図のDRAMに含まれるｐチャネル
MOSFETの、他の構造を示す断面図、第６図〜第10図は、第１図〜第３図のDRAMのメモリセル
及びＮチャネルMOSFETの、他の構造を示す断面図、第11図及び第12図は、夫々、本発明の他の実施例である
バイポーラトランジスタを有するDRAMの構造を示す断面
図、第13A図〜第13D図は、第11図のDRAMの製造工程の概略を
示す断面図である。図中、１……半導体基板、２……エピタキシャル層、3,
4……埋込型半導体領域、5,7,8,10,12,17,18……半導体
領域、６……フィールド絶縁膜、９……ベース領域、16
A……エミッタ領域、Tr……バイポーラトランジスタ、
Ｉ……分離領域、Ｑ……MISFET、Cp……情報蓄積用容量
素子である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者橘川五郎国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者丹場展雄青梅市今井2326番地株式会社日立製作所デバイス開発センタ内 (72)発明者渡部隆夫国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭56−87340（ＪＰ，Ａ) 特開昭60−137056（ＪＰ，Ａ) 特開昭57−188863（ＪＰ，Ａ) 特開昭63−207172（ＪＰ，Ａ) 特開昭62−194661（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】ｐ型の半導体基板におけるDRAMのメモリセ
ル形成領域に形成されたｐ型半導体領域内に、前記DRAM
のメモリセル用のｎチャネル型のMOSFETおよびキャパシ
タを設け、前記DRAMの周辺回路領域におけるｐ型の半導
体基板に形成されたｐ型半導体領域内に、前記DRAMの周
辺回路用のｎチャネル型のMOSFETを設け、前記DRAMの周
辺回路領域におけるｐ型の半導体基板に形成されたｎ型
半導体領域内に、前記DRAMの周辺回路用のｐチャネル型
のMOSFETおよび縦形バイポーラトランジスタを設け、こ
れら各回路素子間を分離する分離部とを設けてなる半導
体集積回路装置であって、前記DRAMのメモリセル領域に
おけるｐ型半導体領域の下に設けられ、そのｐ型半導体
領域よりも不純物濃度の高い第１のｐ型埋込層と、前記
DRAMのメモリセル用のｎチャネル型のMOSFETのソース・
ドレイン領域であるｎ型領域の下部に設けられたｐ型半
導体領域と、前記DRAMの周辺回路領域におけるｐ型半導
体領域の下に設けられ、そのｐ型半導体領域よりも不純
物濃度の高い第２のｐ型埋込層と、前記DRAMの周辺回路
領域におけるｎ型半導体領域の下に設けられ、そのｎ型
半導体領域よりも不純物濃度の高いｎ型埋込層と、前記
DRAMの周辺回路用のｎチャネル型のMOSFETのソース・ド
レイン領域であるｎ型領域の下部に設けられたｐ型半導
体領域と、前記DRAMの周辺回路用のｐチャネル型のMOSF
ETのソース・ドレイン領域であるｐ型領域の下部に設け
られたｎ型半導体領域とを備え、前記第１のｐ型埋込層
と、前記第２のｐ型埋込層との不純物濃度を異ならせた
ことを特徴とする半導体集積回路装置。