JPS62194661A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62194661A JPS62194661A JP61035058A JP3505886A JPS62194661A JP S62194661 A JPS62194661 A JP S62194661A JP 61035058 A JP61035058 A JP 61035058A JP 3505886 A JP3505886 A JP 3505886A JP S62194661 A JPS62194661 A JP S62194661A
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- Japan
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- bipolar
- groove
- sections
- fcc
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Links
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- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000003990 capacitor Substances 0.000 claims abstract description 13
- 230000015654 memory Effects 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims 2
- 230000010354 integration Effects 0.000 abstract description 10
- 238000002955 isolation Methods 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 8
- 229920005591 polysilicon Polymers 0.000 abstract description 8
- 238000001020 plasma etching Methods 0.000 abstract description 2
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- 238000000034 method Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置に係り、特に記憶装置内にパイ
ポーラ−１〜ランジスタを含むダイナミックラムに関す
る。
ポーラ−１〜ランジスタを含むダイナミックラムに関す
る。
半導体メモリーの中で最も需要の多いダイナミックラム
は，セル構造がＩＴｒ．と１キヤパシターと非常に簡単
なために微細化に向き，最も高集積化しやすい．またメ
モリーの高集積化と伴にＣＰＵも高速化され、ダイナミ
ックラムに対しても高速化の要素は増々強くなっている
。近年高速のメモリーに適した回路構成としてＢＩＣＭ
ＯＳの検討が各社で行なわれているが、ダイナミックラ
ムにもＢＩＣＭＯＳの適用は有効であり、従来第２図の
ような構成のＢＩＣＭＯ３回路が提案されている。
は，セル構造がＩＴｒ．と１キヤパシターと非常に簡単
なために微細化に向き，最も高集積化しやすい．またメ
モリーの高集積化と伴にＣＰＵも高速化され、ダイナミ
ックラムに対しても高速化の要素は増々強くなっている
。近年高速のメモリーに適した回路構成としてＢＩＣＭ
ＯＳの検討が各社で行なわれているが、ダイナミックラ
ムにもＢＩＣＭＯＳの適用は有効であり、従来第２図の
ような構成のＢＩＣＭＯ３回路が提案されている。
第１図はダイナミックラムで数多く使用するＮＡＮＤ回
路をＢＩＣＭＯ８化したものである。端子９．ｌＯが入
力、端子１１が出力に対応し、ＮＰＮＴｒ、７，８によ
り、出力端子１１の大きな負荷をＭＯ５Ｔｒ、の数倍の
スピードで駆動出来る。
路をＢＩＣＭＯ８化したものである。端子９．ｌＯが入
力、端子１１が出力に対応し、ＮＰＮＴｒ、７，８によ
り、出力端子１１の大きな負荷をＭＯ５Ｔｒ、の数倍の
スピードで駆動出来る。
ところで第２図の回路を従来のＢＩＣＭＯＳプロセス技
術により製造すると第３図のような断面図となる。第３
図でわかる通り、Ｐチャネルトランジスタと一番目のバ
イポーラ−Ｔ ｒ 、の間には、Ｐ−あるいはＰ＋の分
離層が必要で、この巾Ｘは電気的にＰチャネルＴ ｒ
、とバイポーラ−Ｔｒ、を分離するには少なくとも数μ
ｍ必要である。また同様に異なるバイポーラ−Ｔｒ、間
を分離するＰ″″あるいは１〕１の分離層の巾Ｙも数μ
ｍは必要である。つまり従来のＢＩＣＭＯＳプロセスを
ダイナミックラムにそのまま適用したのではバイポーラ
−Ｊ？３ｒ−間あるいはバイポーラ−Ｍ ＯＳ ｌｉ＃
子間分離巾が数μｍ以下に出来ないためにダイナミック
ラムの最大のメリットである高集積化が達成出来なし１
゜ つまり従来のＢＩＣＭＯＳプロセス技術をそのままダイ
ナミックラムに適用すると、高集積化と高速化が両立し
ないという問題点が有った。たとえば１６Ｍピットのダ
イナミックラムでは約０．５μＩのデザインルールを使
用するが、素子分離中が数μｍになると、ＢＩＣＭＯ８
回路はデユーダ−。
術により製造すると第３図のような断面図となる。第３
図でわかる通り、Ｐチャネルトランジスタと一番目のバ
イポーラ−Ｔ ｒ 、の間には、Ｐ−あるいはＰ＋の分
離層が必要で、この巾Ｘは電気的にＰチャネルＴ ｒ
、とバイポーラ−Ｔｒ、を分離するには少なくとも数μ
ｍ必要である。また同様に異なるバイポーラ−Ｔｒ、間
を分離するＰ″″あるいは１〕１の分離層の巾Ｙも数μ
ｍは必要である。つまり従来のＢＩＣＭＯＳプロセスを
ダイナミックラムにそのまま適用したのではバイポーラ
−Ｊ？３ｒ−間あるいはバイポーラ−Ｍ ＯＳ ｌｉ＃
子間分離巾が数μｍ以下に出来ないためにダイナミック
ラムの最大のメリットである高集積化が達成出来なし１
゜ つまり従来のＢＩＣＭＯＳプロセス技術をそのままダイ
ナミックラムに適用すると、高集積化と高速化が両立し
ないという問題点が有った。たとえば１６Ｍピットのダ
イナミックラムでは約０．５μＩのデザインルールを使
用するが、素子分離中が数μｍになると、ＢＩＣＭＯ８
回路はデユーダ−。
センスアンプ等の重要な回路部分に適用出来ない。
せいぜい利用出来て周辺の余り微細化に関係しない部分
であり、これではＢＩＣＭＯ５回路を導入したメリット
が半減してしまう。
であり、これではＢＩＣＭＯ５回路を導入したメリット
が半減してしまう。
本発明の目的は、高集積化と高速化を両立させる。ダイ
ナミックラムに適した新しいＢＩＣＭＯ８構造を提供す
ることである。
ナミックラムに適した新しいＢＩＣＭＯ８構造を提供す
ることである。
本発明においては、メモリセルとして、半導体基板表面
に溝を掘り、そこに複数個配列形成された島領域の上面
及びその３側面をコンデンサーとして利用するＦｏｌｄ
ｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ （Ｆ ＣＣ）を
使用し、バイポーラ−素子間、あるいはバイポーラ−Ｍ
Ｏ３素子間の素子分離には、前記溝を利用する。そうす
ると、バイポーラ−素子間あるいはバイポーラ−ＭＯ８
素子間の距離はデザインルールまで微細化され、ダイナ
ミックラムにおいて、高集積化と高速化を両立出来る。
に溝を掘り、そこに複数個配列形成された島領域の上面
及びその３側面をコンデンサーとして利用するＦｏｌｄ
ｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅ１ｌ （Ｆ ＣＣ）を
使用し、バイポーラ−素子間、あるいはバイポーラ−Ｍ
Ｏ３素子間の素子分離には、前記溝を利用する。そうす
ると、バイポーラ−素子間あるいはバイポーラ−ＭＯ８
素子間の距離はデザインルールまで微細化され、ダイナ
ミックラムにおいて、高集積化と高速化を両立出来る。
・本発明を使用することにより、ダイナミックラムにお
いて、高集積化と高速化を両立させることが出来る。す
なわちＦＣＣのための溝と同時に形成された溝を各分離
に使用することにより、１１３Ｍレベルでは分離ｄ１は
従来の数μｍから０．５１ｔ ｍまで縮少出来、高速化
に適したＢＩＣＭＯ８回路をチップサイズを余り大きく
することなくロウデコーダーやセンスアンプ等ダイナミ
ックラムのＣ０ＲＥとなる回路に使用出来る。
いて、高集積化と高速化を両立させることが出来る。す
なわちＦＣＣのための溝と同時に形成された溝を各分離
に使用することにより、１１３Ｍレベルでは分離ｄ１は
従来の数μｍから０．５１ｔ ｍまで縮少出来、高速化
に適したＢＩＣＭＯ８回路をチップサイズを余り大きく
することなくロウデコーダーやセンスアンプ等ダイナミ
ックラムのＣ０ＲＥとなる回路に使用出来る。
バイポーラー素子間及びバイポーラ−ＭＯ８素子間の分
離が深い溝によって形成されているため、従来のＢＩＣ
ＭＯＳプロセスを使用した場合と比較して、ラッチアッ
プ耐圧等の素子信頼性が大幅に向上する。
離が深い溝によって形成されているため、従来のＢＩＣ
ＭＯＳプロセスを使用した場合と比較して、ラッチアッ
プ耐圧等の素子信頼性が大幅に向上する。
・ダイナミックＲＡＮ特にＦＣＣのメモリセルアレイを
高濃度のＰ型基板２（１１上に形成出来るため、隣接し
たメモリセル間の１ｅａｋ及びソフトエラー、局所的な
基板電位のゆれ等によって発生する不良に対して強い。
高濃度のＰ型基板２（１１上に形成出来るため、隣接し
たメモリセル間の１ｅａｋ及びソフトエラー、局所的な
基板電位のゆれ等によって発生する不良に対して強い。
第１図の（ａ）〜０１）に本発明の一実施例を示す。
ここでは本発明の構造を明確にするために各工程ごとに
素子の断面図を示す、始めにＰ型箔４Ｅｊ２０１上に埋
め込み層用のＮ十層２０２をＰｃｈａｎＴ ｒ 、及び
バイポーラ−トランジスタ部分に形成する。・・・（ａ
） 次にＰタイプのエピタキシャル層２０３をＰ型基板２０
１上に形成する。・・・（ｂ） 次ニエピＭ２Ｏ３及びＰ型基板２０１ニ溝２０４ （２
０４−１〜２０４−５）を反応性イオンエツチング等で
同時に同じ深さに堀る。ここで２０４−１はＦＣＣのコ
ンデンサー及びセル間分離間のみぞであり、ＦＣＣでは
３側面及び上面をコンデンサーと使用するため従来セル
と比較して、かなり高集積化及び微細化に適している。
素子の断面図を示す、始めにＰ型箔４Ｅｊ２０１上に埋
め込み層用のＮ十層２０２をＰｃｈａｎＴ ｒ 、及び
バイポーラ−トランジスタ部分に形成する。・・・（ａ
） 次にＰタイプのエピタキシャル層２０３をＰ型基板２０
１上に形成する。・・・（ｂ） 次ニエピＭ２Ｏ３及びＰ型基板２０１ニ溝２０４ （２
０４−１〜２０４−５）を反応性イオンエツチング等で
同時に同じ深さに堀る。ここで２０４−１はＦＣＣのコ
ンデンサー及びセル間分離間のみぞであり、ＦＣＣでは
３側面及び上面をコンデンサーと使用するため従来セル
と比較して、かなり高集積化及び微細化に適している。
たとえば１６Ｍビットのダイナミックラムでは１セルの
セル面積は２．５μＸ１．４μ＝３．５μ（０，５μデ
ザインルールを使用した場合）と各種メモリセル中では
最も極細化出来る。一方間時に掘られた溝２０４−２は
バイポーラ−ＭＯ８素子間の分離、溝２０４−３はバイ
ポーラ−素子間の分離に、溝２０４−４はＮチャネルＴ
ｒ、のためのＰエピ２０３とＰチャネルＴｒ、のための
Ｎウェル２０５間の分離に使用する。・・・（ｃ） 次にＰチャネルＴ ｒ 、部分及びバイポーラ−１１０
部分にＮウェル２０５を形成し・・・（ｄ）次に溝の部
分２０４には酸化膜等の斜線部で示した絶縁膜を埋め込
み、素子間の分離を完全にする。
セル面積は２．５μＸ１．４μ＝３．５μ（０，５μデ
ザインルールを使用した場合）と各種メモリセル中では
最も極細化出来る。一方間時に掘られた溝２０４−２は
バイポーラ−ＭＯ８素子間の分離、溝２０４−３はバイ
ポーラ−素子間の分離に、溝２０４−４はＮチャネルＴ
ｒ、のためのＰエピ２０３とＰチャネルＴｒ、のための
Ｎウェル２０５間の分離に使用する。・・・（ｃ） 次にＰチャネルＴ ｒ 、部分及びバイポーラ−１１０
部分にＮウェル２０５を形成し・・・（ｄ）次に溝の部
分２０４には酸化膜等の斜線部で示した絶縁膜を埋め込
み、素子間の分離を完全にする。
ＦＣＣのキャパシタ部に埋め込まれた絶縁膜をエツチン
グで底部以外が除去されている。溝は各素子間の絶縁を
完全に出来るよう十分深くしであるため、前記溝の１１
１はデザインルール（たとえば１６Ｍ ｄＤＲＡＭで
は０．５μｍ）までせまくすることが可能である。従来
のＢ Ｉ ＣＭ ＯＳプロセスでは各分離中として数μ
ｍ必要なことを考えると、本発明を使用することにより
、ＢＩＣＭＯ８回路がデコーダー、センスアンプ等の重
要な回路部分に使用出来、これがダイナミックラムの高
集積化と高速化を両立出来る。・・・（ｅ） 次にＦＣＣセルのキャパシタ部に例えば熱酸化膜を形成
し、ＦＣＣセル部分にはキャパシタ電極用第１層ポリシ
リコン２０７を、ＦＣＣセル部分及びＭＯＳトランジス
タ部分には第２層ポリシリコンでゲート電極２０８を形
成し・・・（ｆ）次にイオン注入等により、Ｎ÷ソース
ドレン部分２１６、 Ｐ÷ソースドレン部分２１５．
Ｎ−コレクタ２１１゜埋め込みＪｆＪ２０２のコンタク
ｌ−２１２，Ｐ−ベース層２１３゜Ｎ十エミッタＪ１５
２１＝１を形成し素子構造を完成させる。
グで底部以外が除去されている。溝は各素子間の絶縁を
完全に出来るよう十分深くしであるため、前記溝の１１
１はデザインルール（たとえば１６Ｍ ｄＤＲＡＭで
は０．５μｍ）までせまくすることが可能である。従来
のＢ Ｉ ＣＭ ＯＳプロセスでは各分離中として数μ
ｍ必要なことを考えると、本発明を使用することにより
、ＢＩＣＭＯ８回路がデコーダー、センスアンプ等の重
要な回路部分に使用出来、これがダイナミックラムの高
集積化と高速化を両立出来る。・・・（ｅ） 次にＦＣＣセルのキャパシタ部に例えば熱酸化膜を形成
し、ＦＣＣセル部分にはキャパシタ電極用第１層ポリシ
リコン２０７を、ＦＣＣセル部分及びＭＯＳトランジス
タ部分には第２層ポリシリコンでゲート電極２０８を形
成し・・・（ｆ）次にイオン注入等により、Ｎ÷ソース
ドレン部分２１６、 Ｐ÷ソースドレン部分２１５．
Ｎ−コレクタ２１１゜埋め込みＪｆＪ２０２のコンタク
ｌ−２１２，Ｐ−ベース層２１３゜Ｎ十エミッタＪ１５
２１＝１を形成し素子構造を完成させる。
・・・（ｇ）
以上説明した構造を採用すれば、微細化に向いたＦＣＣ
と、高速化に適したＢＩＣＭＯ３をうまく両立出来る。
と、高速化に適したＢＩＣＭＯ３をうまく両立出来る。
しかもＦＣＣの素子分離及び電極に利用する溝と同時に
、バイポーラ−素子間等の素子分離も形成出来るため、
ＢＩＣＭＯ８回路部分も従来ＢＩＣＭＯＳプロセスを使
用した場合と比較して、かなり微細化出来る。
、バイポーラ−素子間等の素子分離も形成出来るため、
ＢＩＣＭＯ８回路部分も従来ＢＩＣＭＯＳプロセスを使
用した場合と比較して、かなり微細化出来る。
なお本発明は本実施例に限られるものではない。
絶ａ膜として、うすい酸化膜とポリシリコンを使用して
もよいし、Ｐ型基板２０１及びＰ型エピ層２０３の代わ
りにＮ型を使用しても良い、その池水発明の趣旨を逸脱
しない範囲で１種々変形実施することが可能である。
もよいし、Ｐ型基板２０１及びＰ型エピ層２０３の代わ
りにＮ型を使用しても良い、その池水発明の趣旨を逸脱
しない範囲で１種々変形実施することが可能である。
第１図は本発明の一実施例を示す断面図、第２図はＢ’
−ＩＣＭＯ８回路の一例を示す回路図、第３図は従来の
ＢＩＣＭＯＳプロセスを使用した場合の素子の断面図で
ある。 １．２−ＰチャネルＴｒ、、 ３．４−ＮチャネルＴ
ｒ、。 ５ 、６−・・負荷、 ７．８−ＮＰＮＴ
ｒ。 ９、ｌＯ・・・入力端子、 １１・・・出力端子
。 １０１・・・Ｐ型基板、１０２・・・Ｎ÷埋め込み層。 １０３・・・Ｎウェル。 １０４ （１０４，、、１０４□）・・・Ｎ−コレクタ
。 １０５（１０５１，１０５，）・・・Ｎ＋コレクタ。 １０６（１０６□、 １０６． ）・・・Ｐ−ベース。 １０７（１０７１，１０７□）・・・Ｎ÷エミッタ。 １０８・・・Ｐ＋ソースドレイン、 ｔｏ９・・・素子
分離。 １１０・・・ゲート。 １１１・・・Ｐ−あるいはＰ＋ＭＯＳバイボニラー間分
離。 １１２・・・どあるいはＰ＋バイポーラ−間素子分離。 ２０１・・・Ｐ型基板、２０２・・・Ｎ生埋め込み層。 ２０３・・・Ｐ型エピタキシャル層。 ２０４（２０４−１〜２０４−５）・・・分離用溝。 ２０５・・・Ｎウェル。 ２０６・・・ＦＣＣＣＣセル前分離用絶縁膜０７・・・
ＦｃｃｆＪｉＨ用第１ポリシリコン。 ２０８・・・第２ポリシリコンゲート。 ２１１・・・Ｎ−コレクター、２１２・・・Ｎ＋コレク
ター。 ２１３・・・Ｐ−ベース層、２１４・・・Ｎ十エミッタ
層。 ２１５・・・Ｐ＋ソースドレイン。 ２１６・・・Ｎ÷ソースドレイン。 ＜Ｑ） （Ｃ） ＜ｆ） （ｆ）
−ＩＣＭＯ８回路の一例を示す回路図、第３図は従来の
ＢＩＣＭＯＳプロセスを使用した場合の素子の断面図で
ある。 １．２−ＰチャネルＴｒ、、 ３．４−ＮチャネルＴ
ｒ、。 ５ 、６−・・負荷、 ７．８−ＮＰＮＴ
ｒ。 ９、ｌＯ・・・入力端子、 １１・・・出力端子
。 １０１・・・Ｐ型基板、１０２・・・Ｎ÷埋め込み層。 １０３・・・Ｎウェル。 １０４ （１０４，、、１０４□）・・・Ｎ−コレクタ
。 １０５（１０５１，１０５，）・・・Ｎ＋コレクタ。 １０６（１０６□、 １０６． ）・・・Ｐ−ベース。 １０７（１０７１，１０７□）・・・Ｎ÷エミッタ。 １０８・・・Ｐ＋ソースドレイン、 ｔｏ９・・・素子
分離。 １１０・・・ゲート。 １１１・・・Ｐ−あるいはＰ＋ＭＯＳバイボニラー間分
離。 １１２・・・どあるいはＰ＋バイポーラ−間素子分離。 ２０１・・・Ｐ型基板、２０２・・・Ｎ生埋め込み層。 ２０３・・・Ｐ型エピタキシャル層。 ２０４（２０４−１〜２０４−５）・・・分離用溝。 ２０５・・・Ｎウェル。 ２０６・・・ＦＣＣＣＣセル前分離用絶縁膜０７・・・
ＦｃｃｆＪｉＨ用第１ポリシリコン。 ２０８・・・第２ポリシリコンゲート。 ２１１・・・Ｎ−コレクター、２１２・・・Ｎ＋コレク
ター。 ２１３・・・Ｐ−ベース層、２１４・・・Ｎ十エミッタ
層。 ２１５・・・Ｐ＋ソースドレイン。 ２１６・・・Ｎ÷ソースドレイン。 ＜Ｑ） （Ｃ） ＜ｆ） （ｆ）
Claims (3)
- （１）１個のＭＯＳトランジスタと１個のキャパシター
とで１ビットを形成するメモリセルを半導体基板上に配
列したメモリセルアレイ及び、バイポーラートランジス
タ、ＮチャネルＭＯＳトランジスタ、ＰチャネルＭＯＳ
トランジスタを集積した半導体記憶装置において、前記
メモリセルとして、半導体基板表面に溝を堀り、前記溝
の側面を前記キャパシターとして使用するものを用い、
前記バイポーラー素子間及び前記バイポーラー素子、Ｍ
ＯＳトランジスタ間の分離には、前記溝製造時に同時に
堀った溝を用いることを特徴とする半導体記憶装置。 - （２）前記ＮチャネルＭＯＳトラジスタと前記Ｐチャネ
ルＭＯＳトランジスタの分離として、前記メモリセル製
造時に形成される溝と同時に堀った溝を使用することを
特徴とする前記特許請求の範囲第１項記載の半導体記憶
装置。 - （３）前記半導体基板として第１導電型の基板上にエピ
タキシャル成長したエピ基板を使用することを特徴とす
る前記特許請求の範囲第１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035058A JPS62194661A (ja) | 1986-02-21 | 1986-02-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61035058A JPS62194661A (ja) | 1986-02-21 | 1986-02-21 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62194661A true JPS62194661A (ja) | 1987-08-27 |
Family
ID=12431429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61035058A Pending JPS62194661A (ja) | 1986-02-21 | 1986-02-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62194661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239861A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01164064A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体装置 |
| KR100266281B1 (ko) * | 1997-10-20 | 2000-09-15 | 김영환 | 트렌치를 이용한 반도체소자의 커패시터 형성방법 |
-
1986
- 1986-02-21 JP JP61035058A patent/JPS62194661A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63239861A (ja) * | 1987-03-27 | 1988-10-05 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01164064A (ja) * | 1987-12-21 | 1989-06-28 | Hitachi Ltd | 半導体装置 |
| KR100266281B1 (ko) * | 1997-10-20 | 2000-09-15 | 김영환 | 트렌치를 이용한 반도체소자의 커패시터 형성방법 |
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