KR910010189B1 - 반도체장치 - Google Patents

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KR910010189B1
KR910010189B1 KR1019880008479A KR880008479A KR910010189B1 KR 910010189 B1 KR910010189 B1 KR 910010189B1 KR 1019880008479 A KR1019880008479 A KR 1019880008479A KR 880008479 A KR880008479 A KR 880008479A KR 910010189 B1 KR910010189 B1 KR 910010189B1
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시즈오 사와다
슈소 후지
마사키 오기하라
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이콤 엔지니어링 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

반도체장치
제1도는 종래의 우물형 구조를 갖춘 반도체장치의 단면도.
제2a도~제2c도는 본 발명의 제1실시예에 따른 우물형 구조를 갖춘 반도체장치의 제조공정을 나타낸 도면.
제3a도∼제3m도는 본 발명의 제1실시예에 따른 우물형 구조를 갖추고 있는 도랑형 DRAM 셀과 그 주변회로가 N형 기판상에 형성되는 경우의 제조공정을 나타낸 단면도.
제4도는 제3m도에 도시된 DRAM이 P형 기판 내에 형성되는 경우를 나타낸 단면도.
제5도는 제4도에 도시된 DRAM의 변형예를 나타낸 단면도.
제6도는 제5도에 도시된 DRAM이 P형 기판 내에 형성되는 경우를 나타낸 단면도.
제7도는 제4도에 도시된 DRAM의 다른 변형예를 나타낸 단면도.
제8도는 제3m도에 도시된 DRAM의 변형예에 있어서 각종 전원전압이 인가되는 경우의 변형예를 나타낸 단면도.
제9a도는 제8도에 도시된 다중전원 DRAM에 저전압 VCC를 공급하기 위한 전압발생회로를 나타낸 도면.
제9b도는 제8도에 도시된 다중전원 DRAM에 저전압 VBB를 공급하기 위한 전압발생회로를 나타낸 도면.
제10도는 본 발명을 이용하는 DRAM에 적용될 수 있는 도랑형 셀방식의 메모리의 구조를 나타낸 단면도.
제11도는 본 발명을 이용하는 DRAM에 적용될 수 있는 적층형 셀방식의 메모리의 구조를 나타낸 단면도.
제12도는 본 발명을 이용하는 DRAM에 적용될 수 있는 적층도랑형 셀방식(STT cell type)의 메모리의 구조를 나타낸 단면도.
제13도는 본 발명을 이용하는 DRAM에 적용될 수 있는 평판형 셀방식의 메모리의 구조를 나타낸 단면도.
제14도는 본 발명에 적용될 수 있는 SRAM의 구조를 나타낸 단면도.
제15a도∼제15e도는 본 발명이 적용될 수 있는 각종 CMOS 인버터를 각각 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
301 : 기판 302A,302I,302J,302M : 산화막
302F,302G : 필드산화막 302H : 열산화막
303A,303B,303D,303G : 레지스트막 304A,304B : P형 불순물영역
306D : N형 불순물영역 308 : N형 확산층
309 : P형 확산층 310 : 도랑
311 : 캐패시터전극용 확산층 312 : 캐패시터전극
313 : 다결정실리콘층 314 : 알미늄배선층
P-well-1∼P-well-3 : P형 우물영역
N-well-1∼N-well-3 : N형 우물영역
본 발명은 우물형 구조를 갖춘 반도체메모리에 관한 것으로, 특히 CMOS 구조의 다이나믹 랜덤 액세스메모리(이하, DRAM이라 약칭함)에 관한 것이다.
종래의 DRAM에서는 메모리셀어레이의 주변회로를 구성함에 있어 CMOS 구조를 채택하지 않았으나, 최근에는 CMOS 구조의 DRAM에 대한 요구가 점점 많아지고 있다.
제1도는 CMOS 구조로되어 있는 1트랜지스터/1캐패시터형 DRAM의 일예를 나타낸 단면으로서, 이 제1도에 있어서 참조부호 1은 P형 실리콘기판, 2와 2*는 동일한 제조단계에서 형성되는 P형 우물영역(P-type well region), 3은 N형 우물영역, 4는 캐패시터용 절연막, 5는 캐패시터전극, 6은 트랜지스터의 게이트절연막, 7은 트랜지스터의 게이트전극. 8과 8*는 N+형 확산층(소오스, 드레인), 9는 P+형 확산층(소오스, 드레인), 10은 절연막, 11은 알미늄배선층, A는 메모리셀부, B는 주변회로부를 각각 나타낸다. 여기에서 상기 P형 우물영역(2)은 P형 기판(1)보다 불순물농도가 높게 형성되는 바, 최근에는 소프트에러를 방지하기 위해 고농도불순물의 우물영역 내에 메모리셀을 형성시키는 것이 바람직하다고 알려져 있다.
종래의 메모리장치에서는, 메모리셀이 형성되는 P형 우물영역(2*)의 불순물농도와 주변회로가 형성되는 P형 우물영역(2)의 불순물농도가 동일하게 되어 있으므로, 소프트에러를 억제하기 위해서는 우물영역의 불순물농도를 더 증가시킬 필요가 있었다. 그러나 회로특성이란 관점에서 볼 때, 우물영역의 불순물농도를 과도하게 증가시키는 것은, N+형 확산층(8*)과 P형 우물영역(2*)간의 확산용량을 증가시켜 접합브레이크다운전압(junction break-down voltage)을 저하시키게 됨으로 바람직하지 못하다.
한편, IC 내부구조를 미세화시키는 기술이 더욱 더 발전하게 되면, IC의 입출력회로부가 5V의 전압으로 동작한다 하더라도 내부회로는 2∼4V의 전압으로 동작시킬 필요가 있게 된다. 따라서, 전원전압의 차이에 따라 P형 우물영역(2,2*)과 같은 우물영역의 불순물농도를 적절하게 변화시켜 줄 필요가 있으나, 아직까지는 그러한 필요성을 충족시킬만한 구체적인 기술이 개발되어 있지 않다.
본 발명은 상기와 같은 실정을 감안하여 발명된 것으로, 각기 다른 불순물농도를 갖는 우물영역을 이용하여 소프트에러와 저항전압간의 상호관계를 개선시킬 수 있는 반도체장치를 제공하고자 함에 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은, 동일한 도전형이면서 표면불순물농도가 각기 다른 다수의 우물영역을 반도체기판 내에 형성하고, 다수의 우물영역 중에서 표면불순물농도가 가장 높은 우물영역 내에 한 개 또는 다수개의 메모리셀을 형성하는 점에 특징이 있다.
더욱이 본 발명은, 제1도전형(P형) 제1우물영역들을 반도체기판(P 또는 N형)내에 형성하고, 제1도전형(P형) 또는 제2도전형(N형) 제2우물영역(한개 또는 다수개)을 형성하기 위해 제2도전형(N형) 제1우물영역을 상기 제1도전형 제1우물영역들 중에서 선택된 하나 또는 그 이상의 우물영역 내에 형성하며, 다수의 우물영역 중에서 표면불순물농도가 가장 높은 우물영역 내에 한개 또는 다수개의 메모리셀을 형성하는 점에 특징이 있다.
따라서 본 발명의 기본적인 특징은, 제1도전형 불순물(P형)을 제2도전형 불순물(N형)과 부분적으로 중화시키기 위해 하나 또는 다수개의 선택된 우물영역(제1도전형)내에 제2도전형 우물영역을 형성시킴으로써, 반도체기판 내에 형성되는 여타 제1도전형 우물영역(P++, 하나 또는 다수개)보다 낮은 불순물농도를 갖는 제1도전형 우물영역(P+)을 제공할 수 있게 된다.
또한, 본 발명의 기본적인 특징은, 제1도전형 불순물을 하나 또는 그 이상의 제1도전형 저농도 우물영역(P,P+)내에 도우프시켜 하나 이상의 제1도전형 고농도 우물영역(P++)을 형성시킨다는 점에 있다.
상기 방식을 통하여 3가지 형태의 각기 다른 제1도전형 영역(P형)을 얻게 되는 바, 즉 반도체기판(P)자체와, 이 반도체기판 내에 형성되는 제1도전형 우물영역(P++) 및, 제2도전형 불순물의 도우프에 의해 불순물 농도가 저하된 제1도전형 우물영역(P+)등을 얻게 된다. 더욱이, 두가지 다른 형태의 제2도전형(N형) 우물영역을 형성하는 경우에는, 각기 다른 정도의 불순물농도를 갖는 여러 가지의 제1도전형 우물영역을 얻을 수도 있게 된다.
이와 같은 구조를 DRAM에 적용시키는 경우에는, 가장 높은 불순물농도를 갖는 제1도전형 우물영역에 메모리셀을 형성시키기는 것이 바람직한 바, 이것은 메모리캐패시터내의 누설전류가 더 낮아져야 되고 소프트에러가 최소화되어야 할 필요가 있기 때문이다.
더욱이, 본 발명에서는 이온주입단계를 다수의 부단계를 나누어 반도체기판의 각 부분에 도우프되는 불순물의 양을 조절함으로써 불순물농도의 선택정도를 다양하게 해서 다수의 우물영역을 형성시킬 수 있게 된다.
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제2a도∼제2c도는 본 발명의 제1실시예에 따른 우물형 구조를 갖춘 반도체장치의 제조공정을 나타낸 단면도로서, 우선 제2a도에 나타낸 바와 같이 DRAM내에 셀영역(A)의 P형 제1우물영역(102-1)을 형성시키기 위해 배치된 P형 반도체기판(101)의 일부에 포토리소그라피법(photo-lithographic method)으로 보론을 이온주입시킨다(이 경우, 이온주입조건은 도우즈량이 2×1014cm-2, 가속전압이 100KeV이다).이와 동시에 주변회로부(B)의 P형 제2우물영역(102-2)을 형성하기 위해 배치된 반도체기판(101)의 일부에도 보론을 이온주입시킨다. 그후, 반도체구조물을 1190℃의 온도와 N2가스분위기에서 6시간정도 열처리하여 P형 우물영역(102-1,102-2)을 형성하게 되는 바, 제2a도는 이러한 열처리후에 얻어진 반도체구조를 나타낸 것이다. 이 제2a도에서 XXX는 이온주입된 보론을 나타낸다.
다음에는 도우즈량 5×1013cm-3와 가속전압 100KeV의 조건에서 레지스트막(103; resist film)을 이용하여 N형 제1우물영역(106)과 P형 제2우물영역(102-2)의 내부영역(105)을 형성하기 위해 배치된 부분에 인(104:P)을 이온주입시킨다. 그후, 반도체구조물을 1190℃의 온도와 N2가스분위기에서 4시간동안 2차로 열처리한다. 그 결과, 표면불순물농도가 5×1017cm-2인 P형 제1우물영역(107; P++)이 셀영역(A)내에 형성되고, 표면불순물농도가 2×1017cm-2인 P형 제2우물영역(105; P+)이 주변회로부(B)의 N채널영역 내에 형성되게 된다.
그 다음에는 캐패시터절연막(108)과 축적전극(109; 다결정실리콘), 기록/독출용 트랜지스터의 N+형 확산층(110) 및 게이트전극(111; 다결정실리콘), 비트선용 배선층(112; 알미늄)을 셀영역(A)내에 형성하고, 더욱이 N채널 트랜지스터의 게이트전극(113; 다결정실리콘)과 P채널 트랜지스터의 게이트전극(114; 다결정실리콘), 확산영역(115,116), 각 전극에 대한 인출배선층(117; 알미늄)등을 행/열디코더와 센스앰프같은 주변회로용의 P형 제2우물영역(105)과 N형 제1우물영역(106)내에 형성함으로써, 제2c도에 나타낸 것과 같은 CMOS DRAM을 완성하게 된다.
제3a도∼제3m도는 본 발명의 제1실시예에 따른 우물형 구조를 갖추고 있는 도랑형 DRAM 셀과 그 주변회로가 N형 기판상에 형성되는 경우의 제조공정을 나타낸 단면도로서, 이하 그 공정을 상세히 설명한다.
우선, 제3a도에 나타낸 바와 같이 1000Å 두께의 SiO2산화막(302A)으로 덮여 있는 N형 기판(301)의 소정부분 상에 레지스트막(303A)을 형성(패터닝)한 다음, P형 불순물인 보론을 도우즈량 2×1013cm-2과 가속전압 1000KeV의 조건에서 레지스트막(303A)의 개구부를 통해 이온주입시킨다. 이러한 이온주입공정의 결과로 레지스트막(303A)의 개구부 밑에 위치하는 N형 기판(301)의 일부에 P형 불순물영역(304A)이 형성되게 된다.
그후, 제3b도에 나타낸 바와 같이 새로운 레지스트막(303B)을 개구부와 함께 형성하고, 3×1013cm-2의 도우즈량과 100KeV의 가속전압 하에 보론을 레지스트막(303B)의 개구부를 통하여 이온주입시킨다. 이러한 이온주입공정의 결과, P형 불순물영역(304A)에 덧붙여 P형 불순물영역(304B)과 P형 불순물영역(304A+304B)이 N형 기판(301)내에 형성되게 된다.
그 다음에는 레지스트막(303B)을 제거하고, 반도체구조물을 1190℃의 온도와 N2가스분위기에서 6시간동안 열처리한다. 그 결과, P형 불순물영역(304A,304B,304A+304B)이 열적으로 확산(P형 우물영역의 drive-in 확산)되어 제3c도에 나타낸 바와 같이 낮은 불순물농도(P)의 P-well-2와 중간불순물농도(P+)의 P-well-3 및 높은 불순물농도(P++)의 P-well-1이 형성되게 된다.
그후, 제3d도에 나타낸 바와 같이, 새로운 레지스트막(303D)을 개구부와 함께 형성한 다음, 인(N형 불순물)을 3×1013cm-2의 도우즈량과 160KeV의 가속전압 하에 레지스트막(303D)의 개구부를 통해 이온주입시킨다. 이러한 이온주입공정의 결과로 N형 불순물영역(306D)이 N형 기판(301)과 P-well-2내에 형성되게 된다.
다음에는 레지스트막(303D)을 제거하고, 반도체구조물을 1190℃의 온도와 N2가스분위기에서 4시간동안 열처리한다. 그 결과, N형 불순물영역(306D)이 열적으로 확산(N형 우물영역의 drive-in 확산)되어 제3e도에 나타낸 바와 같이 N형 기판(301)내에 N-well-1과 P-well-2내의 N-well-2가 형성되게 된다.
상기한 열적인 확산공정에 있어서, N-well-2의 N형 불순물은 P-well-2의 P형 불순물에 의해 부분적으로 중화되게 된다. 따라서, N-well-2의 불순물농도(N)가 N-well-1의 불순물농도(N+)보다 낮게 설정되게 된다.
다음에는 제3f도에 나타낸 바와 같이 산화막(302A)을 제거하고 필드산화막(302F)을 형성한다. 이어서, 두꺼운 레지스트막(302G)을 반도체구조물상에 형성하고, 제3g도에 나타낸 바와 같이 반응성 이온엣칭법(RIE법)이나 레이저빔을 사용하여 P-well-1의 소정부분에 메모리셀 캐패시터용 도랑(310; trench)을 형성한다. 그후, 200Å두께의 열산화막(SiO2)을 실리콘기판(레지스트막이 제거된 상태)상에 형성한다.
다음으로, 상기 도랑(310)과 그 주변의 열산화막을 엣칭하여 도랑(310)주위의 필드산화막(302G)을 선택적으로 제거하며, N형 불순물확산용으로 도우프된 다결정실리콘층(도시하지 않았음)을 반도체구조물 상에 형성한다. 그후, 반도체구조물을 열처리하여 도우프된 다결정실리콘층으로부터 도랑(310)의 표면영역으로 N형 불순물을 확산시킴으로써, 제3h도에 나타낸 바와 같이 캐패시터전극용 확산층(311)을 형성한다. 상기 도우프된 다결정실리콘층은 확산층(311)이 형성된 후에 제거된다.
다음에는 제3i도에 나타낸 바와 같이, 열산화막(302H)을 제거한 후 확산층(311)을 갖춘 반도체기판(301)상에 100Å두께의 대단히 얇은 SiO2막(302I)을 형성하게 되는데, 이 산화막(302I)은 메모리캐패시터의 유전체로서 사용되는 것이다. 또한, 확산층(311)위에 배치된 유전산화막(302I)의 일부와 함께 도랑(310)의 내부표면과 그 주위에 캐패시터전극용 다결정실리콘층(312)을 형성한다. 이어서, 소정두께(예컨대 200Å)의 산화막(302J)이 기판(301)상에 형성될 때까지 기판표면을 산화시키게 되고, 그후 제3j도에 나타낸 바와 같이 게이트전극으로 사용되는 다결정실리콘층(313)을 산화막(302J)상에 형성한다.
다음에는 제3k도에 나타낸 바와 같이 소오스와 드레인영역을 형성하는 N형 확산층(308)을 레지스트막(도시되지 않았음)에 의해 P-well-1과 P-well-3의 각 전극(313)의 양쪽에 형성하고, 더욱이 N-well-1과 N-well-2의 종단부에 N형 확산층(308)을 형성한다.
그후, 제3l도에 나타낸 바와 같이 레지스트막(도시되지 않았음)을 사용하여 P-well-1∼P-well-3의 종단부에 P형 확산층(309)을 형성하고, 더욱이 N-well-1과 N-well-2의 각 전극(313)의 양측에 소오스 및 드레인 영역을 형성하는 P형 확산층(309)을 형성한다.
다음에는 제3m도에 나타낸 바와 같이 기판(301)의 전표면 상에 두꺼운 SiO2막(302M; 제2산화막)을 형성하고. 이 제2산화막(302M)의 소정부분을 엣칭하여 개구부를 형성하며, N형 확산층(308)과 P형 확산층(309) 및 캐패시터전극(312)의 접속부분에 개구부를 통하여 알미늄배선층(314)을 선택적으로 형성한다.
제3m도에 있어서, 전원전압변환회로를 구성하는 P채널 트랜지스터와 입출력회로, 입력보호회로 등은 N-well-1내에 향성되고, 센스앰프 등을 구성하는 P채널 트랜지스터는 N-well-2내에 형성된다. 또한, 메모리셀과 센스앰프를 구성하는 N채널 트랜지스터, 워드선구동기 등은 P-well-1∼P-well-3중에서 불순물농도가 가장 높은 영역, 즉 P-well--1내에 형성된다. 더욱이 주변회로 등은 P-well-2내에 형성된다.
상기한 구성에 있어서, N-well-2는 P-well-2에 의해 N-well-1과 분리되어 있기 때문에 N-well-1과 N-well-2에 인가되는 전압은 각각 다른 전압레벨로 설정할 수 있게 된다. 또한, P-well-1(P++)보다 불순물농도가 높은 N형 우물영역을 도면에는 도시되지 않은 어떤 부위에 형성시킬 수도 있다.
제4도는 제3m도에 도시된 DRAM이 P형 기판에 형성된 경우를 나타낸 단면도로, 제3m도에서는P-well-2 내에 N-well-2가 형성되어 있지만, 제4도에서는 N-well-3내에 P-well-2가 형성되어 있다.
제5도는 제4도에 도시된 DRAM의 변형예를 나타낸 도면으로, 이 제5도에 있어서는 메모리셀용 P-well-1이 N-well-2내에 형성되고. P-well-2내의 N-well-1*은 N-well-1과 동일한 단계에서 형성되거나 N-well-1의 형성단계 직후에 즉시 형성된다.
제6도는 제5도에 도시된 DRAM의 P형 기판에 형성되는 경우를 나타낸 단면도로, 이 제6도에 도시된 구조물은 불순물의 도전형이 P형에서 N형으로 바뀌거나 이와 반대로 바뀌는 것을 제외하고는 제5도에 도시된 것과 유사하다.
제7도는 제4도에 도시된 DRAM의 또 다른 변형예를 나타낸 도면으로, 이 실시예에서 N-well-1의 불순물농도(N++)는 가장 높게 되어 있고, 메모리셀은 이 N-well-1내에 형성되어 있다. 또한, DRAM의 주변회로는 상기 N-well-1보다 불순물농도가 낮은 N-well-2내에 형성되어 있다. 여기서, 본 실시예의 상기 설명에서 불순물농도가 가장 높다는 것은 N형 불순물에 관련된 것이므로, 예컨대 P-well-1은 N-well-1의 N형 불순물농도보다 높은 P형 불순물농도를 가지도록 형성될 수도 있다.
제8도는 제3m도에 도시된 DRAM의 변형예를 나타낸 단면도로, 이 실시예에서는 각종 전원전압이 인가되도록 되어 있는 바, 즉 외부전원전압(Ext, VCC; +5V)은 입출력회로를 구성하는 P채널 트랜지스터 등이 형성되는 N-well-1에 인가되고, 제9a도에 도시된 전압발생회로와 같은 수단에 의해 생성되는 내부전원전압(Int.VCC; +4V)은 P-well-2내에 형성된 N-well-2에 인가된다. 이 제8도의 구조물에 있어서, N-well-2와 P-well-2간의 PN 접합은 상기 Ext.VCC(+5V)와 Int.VCC(+4V)간의 전위차에 의해 역으로 바이어스되게 되는 바, 그에 따라 N-well-2는 P-well-2로부터 전기적으로 분리되게 된다. 따라서, Ext.VCC(+5V)는 비교적 높은 동작전압을 필요로 하는 입출력회로에 인가될 수 있고, 이와 동시에 Int.VCC(+4V 또는 그 이하)는 낮은 동작전압 하에서 동작할 필요가 있는 내부회로에 인가될 수 있게된다. 더욱이, P-well-1내의 메모리셀에 인가되는 낮은 부전압(Int.VBB; -2V)은 예컨대 제9b도에 도시된 전압발생회로 같은 것에서 생성될 수 있다. P-well-2와 N형 기판간의 PN 접합은 EXT.VCC(+5V) 또는 Int.VCC(+4V)와 Int.VBB(-2V)간의 전위차에 의해 역으로 바이어스되게 되는 바, 그에 따라 낮은 부전압(Int,VBB; -2V)이 사용될 수 있게 된다. 다시 말하면, 각종 레벨의 바이어스전압을 각 우물영역에 인가할 수 있게 되어 우물영역 내에 형성된 트랜지스터의 소오스-드레인 전압을 자유롭게 설정할 수 있게 된다.
더욱이, 제15a도∼제15e도에 도시된 CMOS 인버터는 본 발명의 반도체장치에 적용될 수 있는 것이다.
한편, 위에서 언급된 제9a도와 제9b도의 회로는 하기 논문에 게재되어 있는 것이다.
1986년 IEEE 국제고체회로회의
ISSCC 86/1986년 2월 21일 금요일
강좌 XIX:다이내믹 램 272∼273페이지
FAN 19.7:실험적인 4메가비트 CMOS DRAM 후루야마 도오루, 오사와 다카시, 와타나베 요지, 이시우치 히데미, 다나카 다케시, 오우치 가즈노리, 단고 히로유키, 나토리 겐지, 오자와 오사무, 일본국 가와사키시 도시바 반도체장치 엔지니어링 연구소/VLSI 리서치 센터
제10도는 본 발명을 이용한 DRAM에 적용될 수 있는 도랑형 셀방식의 메모리의 구조를 나타낸 도면으로, 이 구조물은 제3m도와 유사하다[그러나 기판(301)의 도전형은 P형이나 N형이 될 수 있다]. 여기에서 게이트전극(313)은 메모리셀의 워드선으로 사용되고, 제10도의 좌측에 설치되어 있는 확산영역(308)에 접속된 알미늄배선층(314)은 메모리셀의 비트선으로 사용된다. 기타 다른 구조로된 도랑형 메모리의 예들은 다음의 미국특허명세서에 게재되어 있다.
미국특허 번호 제4,672,410호
발명자; 미우라씨 등
발간일; 1987년 1월 9일
명칭; 각 메모리셀을 둘러싸는 도랑을 갖춘 반도체 메모리장치
미국특허 번호 제4,673,962호
발명자; 채터지씨 등
발간일; 1987년 1월 16일
명칭; 수직형 DRAM셀과 그 제조방법
여기에서 상기 미국특허명세서에 게재된 내용들은 본 발명과 연관되어 있음에 유의해야 한다.
제11도는 본 발명을 이용한 DRAM에 적용될 수 있는 적층형(stacked type) 셀방식의 메모리구조를 나타낸 도면으로, 이 적층형 셀방식의 메모리에 있어서 메모리캐패시터는, 수십 Å 두께의 오목포트형(concave pot type) 다결정실리콘 축적노오드(312B)와, 산화막(유전체)을 매개하여 이 축적노오드(312B)의 오목부에 맞물리는 블록형 캐패시터전극(312A)으로 구성되어 있다.
제12도는 본 발명을 이용한 DRAM에 적용될 수 있는 적층형 도랑셀방식(stacked trench cell type; STT 셀방식)의 메모리구조를 나타낸 도면으로, 이 STT 구조는 제11도에 도시된 적층형 셀의 구조를 제10도의 도랑구조에 적용시킴으로써 달성된다. 본 발명에 사용되는 이러한 STT 구조는 대규모 기억용량의 DRAM, 예컨대 16메가비트의 DRAM에 적합하다.
제13도는 본 발명을 이용한 DRAM에 적용될 수 있는 평판형 셀방식의 메모리구조를 나타낸 도면으로, 이 구조는 제2c도의 영역(A)내에 있는 셀의 구조에 대응되는 것이다.
제14도는 본 발명에 적용될 수 있는 CMOS의 구조를 나타낸 도면으로, 이 실시예에 있어서 셀트랜지스터의 드레인결선층은 저저항의 제1다결정실리콘층(312F; 내부결선층用)과 고저항의 제2다결정실리콘층(312G; 부하저항用)으로 된 2층구조의 형태로 형성된다.
이하의 간행물에 게재되는 바이폴라-CMOS 기술은 본 발명에 이용될 수 있는 종래의 메모리셀기술로 적용될 수 있는 것들이다.
고체회로의 IEEE 학회지
VOL.SC-22, No.5, 1987년 10월 간행
제목; 실험적인 1메가비트 BiCMOS DRAM
657∼662페이지
기츠가와 고로, 호리 료이치, 가와지리 요시키, 와타나베 다카오, 가와하라 다카유키, 이토오 기유, 고바야시 유타카, 오오야시 마사유키, 아사야마 교이치로, 이케다 다카히데, 가와모토 히로시.
408- IEDM86
제목; 고속 VLSI用의 개선된 BiCMOS 기술
408∼411페이지
이케다.T*, 니카노.T, 몸마.N, 미야타.K, 히구치.H**, 오다카.M*, 오기우에.K*, 일본국 319-12 이바라키 히다치시 구지정 4029 히다치연구소
* 일본국 198 도쿄 오우메시 이마이정 2326 장치개발센터
**일본국 185 도쿄 고쿠분지시 중앙연구소 히다치 Ltd.
802- IEDM86
제목; 고속 메가비트 DRAM용 바이폴라 CMOS의 합체된 구조
802∼804페이지
고바야시.Y. 오오하야시.M, 아사야마.K, 이케다.T*, 호리.R**, 이토.K**, 일본국 319-12 지바라키 히다치시 히다치 Ltd., 히다치연구소
*일본국 198 도쿄 오우메시 히다치 Ltd., 장치개발센터
**일본국 185 도쿄 고쿠분지 히다치 Ltd., 중앙연구소
본 발명의 반도체기억장치와 유사하게 보이면서도 실질적으로는 다른 바이폴라장치는 다음의 기술서적에 게재되어 있다.
제목; 반도체장치의 물리학과 기술
209페이지
저자; 에이. 에스 그로브
서클리, 캘리포니아대학, 팔로알토, 훼어차일드반도체
뉴욕, 런던, 시드니, 죤 와일리 앤드 손즈 Inc.
제목; 반도체장치의 물리학 제2판
192∼197페이지
저자; 에스. 엠. 스제
뉴저지, 머레이 힐, 벨연구소 인코포레이티드
뉴욕.치체스터.브리스베인.토론토.싱가포르, 존 와일리 앤드 손즈
와일리-인터사이언스 퍼블리케이션
일반적으로, 바이폴라장치는 고농도불순물영역과 저농도불순물영역을 포함하지만, 그 영역들은 본 발명의 고농도불순물(P++)의 우물영역 및 저농도불순물(P+,P)의 우물영역과는 실질적으로 다르다. 구체적으로 말하자면, 메모리셀 같은 능동회로소자는 본 발명에서 고농도불순물(P++)의 우물영역 내에 형성되지만, 바이폴라장치에 있어서는 고농도불순물영역(예컨대, 에미터)이 능동회로소자의 일부로 사용된다. 여기에서 본 발명의 구조(고농도 및 저농도불순물로 된 우물영역의 결합)는 상기 바이폴라장치(에미터나 콜렉터 같은 저농도 및 고농도불순물영역의 결합)와 본질적으로 다르게 되어 있다.
본 발명은 상술한 각 실시예에만 한정되지 않고 여러 가지로 변형될 수 있는 것이다. 예컨대, 제2c도의 실시예에서는 저농도불순물의 P형 우물영역이 반대도전형(예컨대 N형에 대응하는 P형) 불순물을 사용함으로써 주변회로부(B)내에 형성되어 있지만, 우물영역의 불순물농도를 증가시키기 위해 동일도전형(예컨대 P형에 대한 P형) 불순물을 사용함으로써 셀부(A)내에 고농도불순물의 P평 우물영역을 형성시킬 수도 있게 된다.
더욱이, 상기 실시예에서는 P형 제1우물영역의 불순물농도보다 낮은 불순물농도를 갖는 P형 제2우물영역을 형성시키기 위해 P형 제1우물영역 내에 N형 제1우물영역을 형성시켰지만, P형 제1우물영역 내에다가 이 P형 제1우물영역의 불순물농도보다 높은 불순물농도를 갖는 N형 제1우물영역을 형성시킴으로써 저농도 및 고농도불순물의 N형 우물영역을 형성시킬 수도 있게 된다.
이상에서 설명한 본 발명에 따르면, 여러 단계의 불순물농도를 갖는 우물영역을 용이하게 형성시킴으로써, 필요한 소자를 구현하기 위해 이들 우물영역을 선택적으로 사용할 수 있게 된다. DRAM과 같은 것에 있어서는 한 개의 셀 측은 다수개의 셀을 고농도불순물의 우물영역 내에 형성시킬 수 있고, 주변회로부를 그 다음으로 불순물농도가 높은 우물영역 내에 형성시킬 수 있게 된다. 따라서, 반도체장치의 성능과 특성을 대폭적으로 향상시킬 수 있게 된다.

Claims (27)

  1. 반도체기관(101,301)과, 이 반도체기판(101,301)내에 형성되어 있는 제1도전형(P형)의 제1우물영역(107,P-well-1), 상기 반도체기판(101,301)내에서 상기 제1우물영역(107,P-well-1)과 분리되어 형성되어 있으면서 그 표면의 불순물농도가 상기 제1우물영역(107,P-well-1)의 불순물농도보다 낮게 설정되어 있는 제1도전형(P형)의 제2우물영역(105,P-well-2), 상기 제1우물영역(107,P-well-1)내에 형성되는 메모리셀구조물 및, 상기 제2우물영역(105,P-well-2)내에 형성되며 상기 메모리셀구조물과 결합되어 사용되는 트랜지스터구조물을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2우물영역(P-well-2)내에 상기 반도체기판(301)과 분리되어 형성되는 제2도전형(N형)의 제3우물영역(N-well-2)을 더 구비하고 있고, 상기 제3우물영역(N-well-2)과 상기 제2우물영역(P-well-2)간의 PN 접합이 상기 반도체기판(301)의 전위와 상기 제3우물영역(N-well-2)의 전위의 전위차에 의해 역으로 바이어스되고 또 상기 제2우물영역(P-well-2)과 반도체기관(301)간의 PN 접합이 상기 반도체기판(301)의 전위와 상기 제2우물영역(P-well-2)의 전위의 전위차에 의해 역으로 바이어스됨으로써 상기 제3우물영역(N-well-2)을 다른 우물영역들로부터 전기적으로 분리시키게 되며, 상기 트랜지스터구조물의 최소한 일부가 상기 제3우물영역(N-well-2)내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 반도체기판(301)내에 상기 제1우물영역(P-well-1)과 제2우물영역(P-well-2)으로부터 분리되어 형성되는 제1도전형(P형)의 제4우물영역(P-well-3)을 더 구비하고 있고, 이 제4우물영역(P-well-3)의 불순물농도(P+)가 상기 제1우물영역(P-well-1)의 불순물농도(P++)보다 낮게 설정되어 있으며, 상기 메모리셀 구조물과 결합되어 사용되는 제2트랜지스터구조물이 상기 제4우물영역(P-well-3)내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  4. 제3항에 있어서, 상기 반도체기관(301)내에서 상기 제1우물영역(P-well-1)과 제2우물영역(P-well-2) 및 제4우물영역(P-well-3)으로부터 분리되어 형성되는 제2도전형(N형)의 제5우물영역(N-well-1)을 더 구비하고 있고, 상기 메모리셀구조물과 결합되어 사용되는 제3트랜지스터 구조물이 상기 제5우물영역(N-well-1)내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제3항에 있어서, 상기 제4우물영역(P-well-3)의 불순물농도(P+)가 상기 제1우물영역(P-well-1)의 불순물농도(P++)보다는 낮고 상기 제2우물영역(P-well-2)의 불순물농도(P)보다는 높게 설정되어있는 것을 특징으로 하는 반도체장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 제2도전형(N형)의 불순물이 제1도전형(P형)의 고농도불순물(P++)영역으로 주입된 후 제1도전형의 고농도불순물(P++)영역 내로 확산되도록 된 것을 특징으로 하는 반도체장치.
  7. 제4항에 있어서, 상기 제3우물영역(N-well-2)의 불순물농도(N)가 상기 제5우물영역(N-well-1)의 불순물농도(N+)보다 낮게 설정되어 있는 것을 특징으로 하는 반도체장치.
  8. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 반도체기판(301)의 전위(+5V)와 다른 전위(+4V)를 제3우물영역(N-well-2)에 공급하기 위한 전압공급수단을 더 구비하고 있고, 상기 반도체기판(301)이 제2도전형(N형)으로 되어 있는 것을 특징으로 하는 반도체장치.
  9. 제8항에 있어서, 제2도전형(N형)의 우물영역(N-well-1,N-well-2)중 최소한 하나의 우물영역이 상기 제2우물영역(P-well-2)내에 형성되어 있고, 상기 제2도전형 우물영역에 각각 독립적인 전위가 인가되도록 된 것을 특징으로 하는 반도체장치.
  10. 제8항에 있어서, 상기 반도체기판(301)의 전위(+5V)가 반도체장치의 외부전원(Ext.VCC)으로부터 인가되고, 상기 전압공급수단이 상기 외부전원(Ext.VCC)의 출력전위를 다른 전위(+4V)로 변환시키는 전압변환회로를 포함하고 있는 것을 특징으로 하는 반도체장치.
  11. 제10항에 있어서, 상기 전원공급수단이 상기 반도체기판(301)내에서 상기 제1우물영역(P-well-1)과 제2우물영역(P-well-2)으로부터 분리되어 형성된 우물영역(N-well-1)내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  12. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1우물영역(P-well-1)이 상기 반도체기판(301)내에서 다른 우물영역들로부터 분리되어 형성된 제2도전형(N형)의 우물영역(N-well-2)내에 형성되어 있는 것을 특징으로 하는 반도체장치.
  13. 제1항 내지 제5항 어느 한 항에 있어서, 상기 메모리셀구조물이 DRAM 구조로되어 있으면서 메모리셀 캐패시터부(311,312)와 이 메모리셀 캐패시터부(311,312)를 충방전시키기 위한 MOS 트랜지스터부(308,313)를 포함하고 있는 것을 특징으로 하는 반도체장치.
  14. 제13항에 있어서, 상기 메모리셀 캐패시터부(311,312)가 도랑형 셀구조로 되어 있는 것을 특징으로 하는 반도체장치.
  15. 제13항에 있어서, 상기 메모리셀 캐패시터부(311,312)가 적층형 셀구조로 되어 있는 것을 특징으로 하는 반도체장치.
  16. 제13항에 있어서, 상기 메모리셀 캐패시터부(311,312)가 적층도랑형 셀구조로 되어 있는 것을 특징으로 하는 반도체장치.
  17. 제13항에 있어서, 상기 메모리셀 캐패시터부(311,312)가 평판형 셀구조로 되어 있는 것을 특징으로 하는 반도체장치.
  18. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 메모리셀구조물이 SRAM 구조로되어 있는 것을 특징으로 하는 반도체장치.
  19. 제1항에 있어서, 상기 제1우물영역(P-well-1,102-1)의 불순물 농도보다 낮은 상기 제2우물영역(P-well-2,102-2)의 불순물농도는, 제1도전형(P형)의 제2우물영역(P-well-2,102-2)으로 제2도전형(N형)의 불순물을 도우프시키고 확산시킴으로써 얻어지도록 된 것을 특징으로 하는 반도체장치.
  20. 제3항 또는 제19항에 있어서, 상기 제1우물영역(P-well-1,102-1)의 불순물농도 보다 낮은 상기 제4우물영역(P-well-3)의 불순물농도는, 제1도전형(P형)의 제4우물영역(P-well-3)으로 제2도전형(N형)의 불순물을 도우프시키고 확산시킴으로써 얻어지도록 된 것을 특징으로 하는 반도체장치.
  21. 제1항에 있어서, 상기 제2우물영역(P-well-2,102-2)의 불순물농도보다 높은 상기 제1우물영역(P-well-1,102-1)의 불순물농도는, 제1도전형(P형)의 제1우물영역(P-well-1,102-1)으로 제1도전형(P형)의 불순물을 도우프시키고 확산시킴으로써 얻어지도록 된 것을 특징으로 하는 반도체장치.
  22. 제3항 또는 제21항에 있어서, 상기 제4우물영역(P-well-3)의 불순물농도보다 높은 상기 제1우물영역(P-well-1,102-1)의 불순물농도는, 제1도전형(P형)의 제1우물영역(P-well-1,102-1)으로 제1도전형(P형)의 불순물을 도우프시키고 확산시킴으로써 얻어지도록 된 것을 특징으로 하는 반도체장치.
  23. 반도체기판(101,301)과, 이 반도체기판(101,301)내에 형성되어 있는 제1도전형(P형)의 메모리셀우물영역(P++,P-well-1), 상기 반도체기판(101,301) 내에서 상기 메모리셀우물영역(P+,P-well-1)으로부터 분리되어 형성되어 있으며 그 표면의 불순물농도(P+)가 상기 메모리셀우물영역(P++,P-well-1)의 불순물농도(P++)보다 낮게 설정되어 있는 최소한 하나이상의 주변회로우물영역(P+,P-well-3), 상기 메모리셀우물영역(P++,P-well-1)내에 형성되어 있는 RAM 메모리셀구조물 및, 상기 주변회로 우물영역(P+,P-well-3)내에 형성되어 있으면서 상기 RAM 메모리셀구조물과 결합되어 동작하도록 된 MOS 트랜지스터구조물을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  24. 제23항에 있어서, 제2도전형(N형)의 불순물이 제1도전형(P형)의 고농도불순물(P++)내로 도우프되고 확산되도록 된 것을 특징으로 하는 반도체장치.
  25. 어떤 한 도전형(N형)의 반도체기판(301)과, 이 반도체기판(301)내에 형성되어 있는 다른 도전형(P형)의 메모리셀우물영역(P-well-1), 이 메모리셀우물영역(P-well-1)내에 형성되어 있는 DRAM 메모리셀구조물, 상기 반도체기판(301)내에서 상기 메모리셀우물영역(P-well-1)과 분리되어 형성돼 있으며 그 불순물농도(P+)가 상기 메모리셀우물영역(P-well-1)의 불순물농도(P++)보다 낮게 설정되어 있는 다른 도전형(P형)의 제1주변회로우물영역(P-well-2), 상기 메모리셀구조물과 결합되어 사용되는 제1MOS트랜지스터구조물을 마련하기 위해 상기 제1주변회로우물영역(P-well-2)내에 형성되어 있는 한 도전형(N형)의 내부우물영역(N-well-2), 상기 메모리셀구조물과 결합되어 사용되는 제2MOS트랜지스터구조물을 마련하기 위해 상기 반도체기판(301)내에서 상기 메모리셀우물영역(P-well-1)과 분리되어 형성돼 있으면서 그 불순물농도(P+)가 상기 메모리셀우물영역(P-well-1)의 불순물농도(P++)보다 낮게 설정되어 있는 제2주변회로우물영역(P-well-3) 및, 상기 메모리셀구조물과 결합되어 사용되는 제3MOS트랜지스터구조물을 마련하기 위해 상기 반도체기판(301)내에서 상기 메모리셀우물영역(P-well-1)과 분리되어 형성돼있는 제3주변회로우물영역(N-well-1)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  26. 어떤 한 도전형(N형)의 반도체기판(301)과, 이 반도체기관(301)내에 형성되어 있는 다른 도전형(P형)의 제1메모리셀우물영역(P-well-2), 이 제1메모리셀우물영역(P-well-2)내에 형성되어 있는 한 도전형(N형)의 제2메모리셀우물영역(N-well-1), 이 제2메모리셀우물영역(N-well-1)내에 형성되어 있는 DRAM 메모리셀구조물, 상기 반도체기판(301)내에서 상기 제1메모리셀우물영역(P-well-2)과 분리되어 형성돼 있으며 그 불순물농도(N)가 상기 제2메모리셀우물영역(N-well-1)의 불순물농도(N++)보다 낮게 설정되어 있는 한 도전형(N형)의 제1주변회로우물영역(N-well-2), 상기 메모리셀구조물과 결합되어 사용되는 제1MOS트랜지스터구조물을 마련하기 위해 상기 제1주변회로우물영역(N-well-2)내에 형성되어 있는 다른 도전형(P형)의 내부우물영역(N-well-1+), 상기 메모리셀구조물과 결합되어 사용되는 제2MOS트랜지스터구조물을 마련하기 위해 상기 반도체기판(301)내에서 상기 제1메모리셀우물영역(P-well-2)과 분리되어 형성돼 있으면서 그 불순물농도(N+)가 상기 제2메모리셀우물영역(N-well-1)의 불순물농도(N++)보다 낮게 설정되어 있는 제2주변회로우물영역(N-well-3) 및, 상기 메모리셀구조물과 결합되어 사용되는 제3MOS트랜지스터구조물을 마련하기 위해 상기 반도체기판(301)내에서 상기 제1메모리셀우물영역(P-well-2)과 분리되어 형성돼 있는 제3주변회로우물영역(P-well-1)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
  27. 어떤 한 도전형(N형)의 반도체기판(301)과, 이 반도체기판(301)내에 형성되어 있는 다른 도전형(P형)의 메모리셀우물영역(P-well-1), 이 메모리셀우물영역(P++,P-well-1)내에 형성되어 있는 DRAM메모리셀구조물, 상기 반도체기판(301)내에서 상기 메모리셀우물영역(P-well-1)과 분리되어 형성돼 있으며 그 불순물농도(P+)가 상기 메모리셀우물영역(P-well-1)의 불순물농도(P++)보다 낮게 설정되어 있는 다른 도전형(P형)의 제1주변회로우물영역(P-well-2), 상기 메모리셀구조물과 결합되어 사용되는 제1MOS트랜지스터구조물을 마련하기 위해 상기 제1주변회로우물영역(P-well-2)내에 형성되어 있는 한 도전형(N형)의 내부우물영역(N-well-2) 및, 상기 메모리셀구조물과 결합되어 사용되는 제2MOS트랜지스터구조물을 마련하기 위해 상기 반도체기판(301)내에서 상기 메모리셀우물영역(P-well-1)과 분리되어 형성돼 있으면서 그 불순물농도가 상기 제1주변회로우물영역(P-well-2)내에 형성되어 있는 상기 내부우물영역(N-well-2)의 불순물농도보다 높게 설정되어 있는 제2주변회로우물영역(N-well-1)을 구비하여 구성된 것을 특징으로 하는 반도체장치.
KR1019880008479A 1987-07-10 1988-07-08 반도체장치 KR910010189B1 (ko)

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