JPS6115362A - ダイナミツクｒａｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、産業上の利用分野 Ｂ、開示の概要 Ｃ２従来技術 り１発明が解決しようとする問題点 Ｅ１問題点を解決するだめの手段 Ｆ、実施例 ｆｌ　メモリセルの構造 ｆ２．メモリセルの製造工程 ｆ６　メモリセルの動作 Ｇ６発明の効果 Ａ、産業上の利用分野 この発明は、広くはダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）セルに関し、特にセルの記憶用キ
ャパシタが半導体基板中に形成されたＩ・レンチ（堀溝
領域）内に配置されてなるＤＲＡＭセルに関するもので
ある。さらに詳しく述べると、この発明は、基板の少く
とも一部が濃くドープされて記憶用キャパシタの対向電
極を形成し、その一方ではトレンチ・キャパシタ中に配
置され濃くドープされた多結晶プラグがもう一方の電極
をなすようなりＲＡＭセルに関するものである。

Ｂ、開示の概要 このＤＲＡＭセルは、基板の導電型とは逆の導電型をも
つ井戸領域中に電界効果トランジスタ（ＦＥＴ）を備え
てなる。その井戸領域自身は基板中の軽くドープされた
部分中に形成され、０ＭＯ８環境中で製造されるデバイ
スに好適な導電型をもつ他の部分とともにｎまたはｐ型
の導電型のどちらかを有するようにすることができる。

トレンチ°キャパシタは井戸領域と基板の軽くドープさ
れた部分とを貫通して、井戸の表面から基板の濃くドー
プされた部分へと延入している。また、トレンチ中に配
置された電極は直接アクセス用の上記ＦＥＴのソースま
だはドレインに接続きれる。

Ｃ０従来技術 最近の技術文献においては、　＼＼単一テバイス〃メモ
リセルの構成が強調され、そこではより高い集積密度が
追求されている。たいていの場合、デバイスの高い集積
密度はアクセス用トランジスタと記憶用キャパシタとを
近接させてセルの面積を低減することによシ達成される
が、それと同時に記憶用キャパシタの増大もはかられる
。従来技術においては、酸化膜を薄くしたりキャパシタ
の面積を拡大したり、半導体基板中にトレンチ・キャパ
シタを形成することによシキャバシタンスを増大するよ
うにしている。

さて、本出願人に係る米国特許出願第６２０６６７号に
は、キャパシタの対向電極として作用す−・る濃くドー
プされた基板中にトレンチ・キヤ・ζシタが延入してい
るようなりＲＡＭセルが開示されている。それに加えて
、トレンチ−・キャパシタに近接してＦＥＴアクセス用
トランジスタが配置され、そのアクセス用トランジスタ
のソースまたはトレインはトレンチ内に配置したキャパ
シタの電極に直接接続されている。この構成においては
、絶縁層によってアクセス用トランジスタが別の同様な
セル及び濃くドープされた基板から電気的に分離されて
いる。しかし、上記出願は、セルのアクセス用トランジ
スタが逆の導電タイプの半導体領域中に配置された井戸
領域内に形成されてなるような０ＭＯ８環境中でＤＲＡ
Ｍセルを製造することに関するものではない。すなわち
、本願発明の構造がそのような井戸領域をもち、さらに
その井戸領域を貫通して基板の濃くドープされた領域に
延長されたトレンチ・キャパシタを備えていることを考
慮すると、本願発明は上記米国特許出願第６２ＣＩ６６
７号とは一線を画される。

１９７８年に東京で開催された第１０回置体デバイス会
議の議事録、日本応用物理学会報追録１８−１．３５−
４２ページ、Ｍ、コバヤシらによる＼＼新規な高集積密
度の、積み重ねられたキヤ・くシタＭＯ８ＲＡＭ（Ｎｏ
ｖｅｌ　　Ｈｉｇｈ　’Ｄｅｎｓｉｔｙ。

５ｔａｃｋｅｄ　　Ｃａｐａｃｉｔｏｒ　　ＭＯＳ　　
ＲＡＭ）”と題する論文には対応するアクセス用トラン
ジスタの上部に積み重ねられたキヤ・ζシタを使用した
ＤＲＡＭセルか記載てれている。この構造は、アクセス
用トランジスタのノースが直接キャノ′：７りの一方の
電極に接続されている点で興味深い。しかし、この論文
においてはトレンチ・キャノ々／りについて言及されて
いないし、ｎ型址たはｐ型の井戸領域に配置されたアク
セス用トランジスタと接続してトレンチ・キャパシタを
使用することも示唆されてい々い。

Ｉ　ＥＥＥエレクトロン・デバイス・レターズ、Ｖｏｌ
、ＥＤ６　４、Ｎｏ、４．１９８３年４月、９０−９１
ページにはＨ，スナミらによるλへメガビット・ダイナ
ミックＭＯＳメモリのだめの波形のキャパシターセル（
Ａ　Ｃｏｒｕｇａｔｅｄ　　ＣａｐａｃｉｔｏｒＣｅｌ
ｌ（ＣＣＣ）ｆｏｒ　Ｍｅｇａｂｉｔ　　Ｄｙｎａｍｉ
ｃＭ　ＯＳ　ｍ　ｅ　＋旧＋ｉｅｓ　）〃　と題する論
文が掲載され。

ており、この論文には基板中に延長された板状にエツチ
ングされた記憶用キャパシタによって特徴づけられるワ
ン・デバイス・メモリが開示されている。構造的には、
この記憶用デバイスはアクセス用トランジスタに沿うよ
うに配置されている。

そして、板状の領域は、キャパシタの一方のグレートを
形成すべく絶縁されポリシリコンで充填されている。さ
らに、その堀状領域のまわシの半導体基板中にはテグリ
ーション領域が形成されているので、そのポリシリコン
・キャパシタ電極に正の電圧が加えられるときに、実技
は現象（ｐｕｎｃｈ−’ｔｈｒｏｕｇｈ）を防止するべ
く堀状領域の間にある最小の間隔が必要であシ、そのだ
めデバイスの集積密度が制限されてしまう。また、記憶
用の電極として働く基板中の反転領域を形成するために
、基板はＰ−導電型でなくてはならず、このことはその
論文の著者が、基板を共通の対向電極として使用するこ
と、あるいはキャパシタンスのある程度の大きさを得る
ためトレンチによって濃くドープされた領域中に井戸領
域を貫通させることに想到していない、ということを示
唆する。一方、本願発明の構造においては、チップ上に
形成されたすべてのＤＲＡＭセルに対して対向電極を与
えるべく、基板の少くとも一部が濃くドーグされていな
くてはならない。このため、記憶用の電極がトレンチ中
に配置されて対向電極とは絶縁されているのでキャパシ
タの短絡結線が生じることはない。

また、この従来例の構造においては、ノースとトレイン
の拡散領域と板状領域内に配置された多結晶物質との間
に直接の結線がなく、また井戸領域内にアクセス用トラ
ンジスタが配置てれていない。

Ｉ　ＥＤＭ８３．１９８３年１２月、３１９−３２２ペ
ージに掲載の、Ｋ、ミネギシらによる１１ドープされた
界面トレンチ・キャパシタ・セルを用いたサブミクロン
ＣＭＯＳメガビット・レベル・ダイナミックＲＡＭ技術
（Ａ　Ｓｕｂｍｉｃｒｏｎ　　ＣＭＯ８Ｍｅｇａｂｉｔ
　　Ｌｅｖｅｌ　　ｌ）ｙｎａｍｉｃ　　ＲＡＭＴｅｃ
ｈｎｏｌｏｇｙ　Ｕｓｉｎｇ　　Ｄｏｐｅｄ　　Ｔａｃ
’ｅＴｒ’ｅｎｃｈ’Ｃａｐａｃｉｔｏｒ　　Ｃｅ１１
　）”と題する論文には、ＣＭＯ８環境におけるＲＡＭ
セルについて論じられてお９、また、対応するアクセス
用トランジスタのための延長されたノース・ドレイン領
域を形成するために壁面を濃くドープされてなるトレン
チが開示されている。そして、トレンチ内には基板とは
絶縁離隔されて杉結晶電極が配置され、これがキャパシ
タの対向電極として働く。しかし、この構造においては
濃くドープされた基板が対応するトランジスタの性能を
低下させるので、基板を対向電極として使用することが
できない。

すなわち、いかなる場合でもキャパシタは井戸領域を貫
通しないし、アクセス用デバイスのソースと、キャパシ
タ・トレンチ中の電極との間に直接の接続が存在しない
。

米国特許第４３９７０７５号には、ドレインの拡散領域
を、半導体基板中にエツチングされた井戸領域中に延長
することによってキャパシタンスを高めるようにした構
造が開示されている。しかし、キャパシタ素子が独立に
設けられていないし、キャパシタンスの増大はドレイン
のｐ　−ｎ接合面積、を拡げたことの直接の結果である
。

米国特許第４３２７４７６号には、溝またはトレンチ中
にキャパシタ電極を配置してなるワン・デバイス・メモ
リ・セルが開示されている。その電極は、ノース・ドレ
イン領域に沿って形成され、基板とは絶縁離隔関係にあ
る。しかじやはシ、トレンチ中のキャパシタ電極とノー
ス書ドレイン領域の間には接続がない。また、この文献
は濃くドープされた基板の部分中に貫入する井戸まだは
トレンチを使用することを示唆しない。

ＩＢＭテクニカル・ディスクロジャープレティン（Ｔｅ
ｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔ
ｉｎ）、Ｖｏｌ、２５、Ｎ０５７．１９８２年７月、５
９３ページ、Ｃ，Ｇ、ジャンボツカ（ｇａｍｂｏｔｋａ
ｒ　）の’高１１１ワンーデバイス・メモリ・セル（Ｖ
ｅｒｙＤｅｎｓｅ　　０ｎｅ−Ｄｅｖｉｃｅ　Ｍｅｍｏ
ｙ　　Ｃｅ１ｌ）”と題する論文には、ドレイン拡散領
域がトレンチのまわりに形成されてなるワン・デノ（イ
ス・メモリーセルが示されている。そしてトレンチの内
側は絶縁層で被覆され、その残りの凹部にはポリイミド
かポリンリコン塘たはＳｉＯ２が充填される。

トレンチはセルに形成されているが、その中には分離さ
れたキャパシタが形成されない。すなわち、この構造は
、接合キャパシタンスを増加させるためにドレイン拡散
領域を延長したものにすぎない。

以上のことから、上述の従来技術には、゛アクセス用ト
ランジスタとそれに対応する・トレンチ・キャパシタと
を、逆の導電型の基板中に配置された井戸領域中に形成
してなるメモリ・セルが開示されていないことが明らか
である。その結果、井戸領域が組み込筐れた従来技術の
構造においては、トレンチが井戸領域を頁通し基板の濃
くドープされた対向電極部分中で容量的な影響のほとん
どを達成する、ということに想到していないためにキャ
パシタンスの大きさが限定されてしまう。このように、
従来技術においては、トレンチ・キャパシタが井戸領域
から延長されあるいは井戸領域を貫通して濃くドープさ
れた基板に達し、さらにアクセス用トランジスタのソー
スがトレンチ内部に配置された電極に直接接続されてい
るような、アクセス用トランジスタと井戸領域内のトレ
ンチ・キャパシタとの組み合わせが示されていない。

Ｄ９発明が解決しようとする問題点 この発明の主な目的は、アクセス用トランジスタとトレ
ンチ・キャパシタとがともに半導体基板中の井戸領域内
に形成されているようなＮワン・デバイス／／ＤＲＡＭ
セルを提供することにある。

この発明の別の目的は、トレンチ・キャパシタの深さが
、対応するアクセス用トランジスタが形成されている井
戸領域の深さよりも大きいようなりＲＡＭセルを提供す
ることにある。

この発明のさらに別の目的は、トレンチ・キャパシタが
井戸領域から濃くドープされた領域中に延長され、以て
その箇所でセルのキャパシタンスの大部分が得られるよ
うなりＲＡＭセルを提供することにある。

この発明のさらに別の目的は、隣接するキャパシタ・ト
レンチとの間で実技は現象（ｐｕｎｃｈ−ｔｈｒｏｕｇ
ｈ）が生じることなく、また、比較的高い抵抗率の基板
を使用するメモリ・セルに内在する、α粒子によって引
き起こされたソフト・エラー（５ｏｆｔ　　ｅｒｒｏｒ
）を被シにくいＤＲＡＭセルを提供することにある。

この発明のさらに別の目的は、周辺の回路からの小数キ
ャリアの注入によるソフト・エラーを被りにくいような
りＲＡＭセルを提供することにある。

Ｅ１問題点を解決するための手段 この発明は、ＦＥＴアクセス用トランジスタと記憶用キ
ャパシタとを利用し、それらの双方が半導体基板の井戸
領域に形成されてなるＤＲＡＭセルに関するものである
。その井戸領域は基板とは逆の導電型の物質よシ成シ、
アクセス用トランジスタのソースとドレインとチャネル
領域とを含んでいる。さらにまた、井戸領域を貫通して
濃くドープした基板領域に延長されたトレンチも設けら
れており、この濃くドーグした基板領域が記憶用キャパ
シタの対向電極として働く。記憶用キャパシタの電極は
、基板とは絶縁され離隔されて配置され、濃くドープさ
れた多結晶シリコンから成っている。その電極は、架橋
領域によってアクセス用トランジスタのソースに接続さ
れている。

そして、チャイ・ル領域上に配置された多結晶ゲートに
よｆｉＤＲＡＭセルの基本構造が完成する。基板中に形
成された井戸領域はｐからｎ−のどちらかの導電型であ
る。そして、井戸領域がその一方の導電型にあるとき、
基板は濃くトープされたそれとは反対の導電型にあり、
井戸領域を配置するだめのそれよシ軽くドープされた同
じ導電型の領域を含んでいる。その軽くドープされた領
域は基板の濃くドープされた領域から逆の導電型の井戸
領域に至る遷移領域をなし、これにより両領域間の接合
点における降伏（ｂｒｅａｋｄｏｗｎ　）が低減される
。尚、基板の濃くドープされた領域はトレンチ・キャパ
シタの対向電極として働くのみでなく、α粒子の入射に
よるソフト・エラーの影響を低減するような性質をメモ
リ・セルに与える役目を果たす。

本発明のセルにおいては、井戸領域に一定の電圧が加え
られ、アクセス用トランジスタのポリシリコン・ゲート
がワード・ラインの一部を形成し、そのワード・ライン
に１つのアレイの複数のＤＲＡＭセルが接続される。同
様に、ＦＥＴアクセス用トランジスタのソース−ドレイ
ンはビット・ラインに接続され、そのビット−ラインに
１つのアレイの複数のＤＲＡＭセルが接続される。そう
して、アクセス用トランジスタにワード及びビットライ
ンの適当な電圧を加えることによシ、記憶用子ヤパ／り
に２進情報を読み書きすることができる。

本発明のＤＲＡＭセルはｐチャイ・ルとｎチャネルのど
ちらのアクセス用トランジスタを用いても実施すること
ができる。ノース領域トドレイン％域の導電型はキャパ
シタ電極として使用される多結晶７１ノコンの導電型次
支配する。

本発明のＤＲＡＭセルの構造を製造するだめの技術も開
示される。この製造方法はＣＭＯＳデバイスを製造する
ために使用されるプロセスとばあ′ｆ：９異なっていな
い。但し、１つの相違は、基板の軽くトープされた部分
の中の井戸領域の形成のあとで、反応性イオン・エツチ
ングにより、井戸領域の表面から井戸領域を貫通して基
板の濃くドーグされた部分に延長されたトレンチを形成
する、ということである。そのあと、トレンチは絶縁物
質で縁取られ、多結晶物質で充填される。次に、第４の
多結晶シリコンの層を使用して、トレンチ中の電極をア
クセス用トランジスタのノース領域と接続する架橋領域
が形成される。ソース領域の部分は、後のアニール工程
で架橋領域がド・−パントを拡散放出するとき形成され
る。こうして出来上がった構造は良好な幾何形状をもち
、従来のトレンチ・キャパシタのように最小間隔に制限
を受けることがなく、まだ従来のＤＲＡＭ中に生じてい
たソフト・エラーを生じにくくなる。

Ｆ、実施例 ｆ１メモリセルの構造 図面において、アクセス用トランジスタ２はソース領域
とドレイン領域とをもつものとして特徴づけられる。こ
こでは説明の便宜上、ドレイン領域はメモリアレイのビ
ットラインに接続された領域−であるとする。さらに、
トレンチ・キャパシタ乙の電極はアクセス用トランジス
タ２を介してチャージが蓄えられる電極であシ、一方そ
の対向電極はチャージが導入される電極である。

さて第１甲には、本発明に係るＤＲＡＭセル１０部分断
面図が図式的に示されており、同図において、アクセス
用ＦＥＴ　）ランリスタ２とトレンチ・千ヤパンタ３と
が、好適にはシリコンである半導体基板４中に形成され
ている。アクセス用トランジスタ２はｎ型井戸領域５中
に形成され、そのトランジスタ２は濃くドープされたｐ
＋導電型の領域であるソース領域６とドレイン領域７と
を備えている。ｎ型井戸領域５は基板４の軽くドープさ
れたｐ−導電型の部分８に形成されている。

また、孔をあけた酸化（ＲＯＸ）領域９はメモリセル１
を基板４上の他のメモリセルから分離する働きがある。

第１図において、トレンチ・キャパシタ６はトレンチ１
０から形成、されている。トレンチ１０は基板４０表面
からｎ型井戸領域５、及び軽くドープされた基板の部分
８を貫通して基板４の濃くドープされたｐ＋導電型の部
分１１に延長されている。濃くドープされたｐ＋導電型
の多結晶シリコンからなるプラグ１２はトレンチ１゜中
に配置され、絶縁層１３によって基板４とは絶縁されて
いる。絶縁層１６は単一の２酸化シリコン層であっても
よいが、好ましくは２酸化シリコンと窒化シリコンと２
酸化シリコンとの複合層である。ソース領域６とプラグ
１２は物理的にも電気的にも、濃くドープされたｐ＋導
電型のポリ７リコンからなる架橋領域１４によって接続
される。

尚、架橋領域１４はこのプロセス中で利用可能であるな
らどのような導電物質でもよい。濃くドープされたｎ　
導電型ポリシリコンからなるゲート電極１５は、薄いゲ
ート酸化膜１６によってソース領域６とドレイン領域７
０間のチャネル領域から絶縁されるようにそのチャネル
領域上に配置されている。ゲート電極１５は結線１７を
介してＤＲＡＭセルのアレイの別のゲート電極ＷＬＩに
接続されている。

第１図において、濃くドープされたｎ＋導電型の多結晶
シリコン素子１８がプラグ１２上に配置され、酸化膜に
よってプラグ１２とは絶縁されている。素子１８は隣接
するり、ＲＡＭセル１のゲート電極への結線をなし、こ
れにより、デバイスの特性を一切低下させることなセト
レンチ・キャパ／り３上の面積を利用することができる
のでメモリセルの面積の大幅な低減がもたらされる。尚
、素子１８は結線１９を介してＤＲＡＭセル１のアレイ
の別のゲート電極ＷＬ２に接続される。ドレイン領域７
はＤＲＡＭセル１のあるアレイのビットラインのうち１
つに接続されたすべてのＤＲＡＭセルに対してビットラ
インの役割を果たす。また、ドレイン領域７は結線２０
を介して別のデバイスのドレインＢＬに接続されている
。尚第１図では特に図示していないが、結線２０は通常
アルミニウムのような金属線から成っている。

第１図において、Ｐ型井戸領域には、バイアス電圧Ｖを
供給するために電源２１が接続されている。一方図示す
るように、基板４は結線２２を介してアース電位に保た
れる。また、結線１７．２１にはパルス電圧の供給源２
３．２４がそれぞれ接続されている。これらの電源２３
．２４は電位レヘルの制御によってトレンチ・キャパシ
タ乙に２進情報の書き込みを行う作用をもつ。尚、パル
ス電源２３．２４の特定の電圧についてはＤＲＡＭセル
１の動作を説明する際に言及する。

ここで次のことに注意されたい。すなわち、トレンチ・
キャパシタ６はｎ型井戸領域５と、軽くドープされたｐ
−導電型の部分８との間のｐ　−ｎ接合を貫通している
ので、その結果として、得ることのできるキャパシタン
スが制限されないのである。一方、従来では得ることの
できる千ヤパンタンスはエピタキシャル層の厚さにより
制限てれていた。

次に第２図は、第１図に示したＤＲＡＭセル１の平面図
である。第２図のレイアウトにおいては、アクセス用ト
ランジスタ２に対するトレンチ・キャパシタ乙の位置関
係と、隣接するＤＲＡＭセルに対するＤＲＡＭセル１の
位置関係とが示されている。さて、基板上の占有面積を
小さく保つため、第２図では下方のＤＲＡＭセル１の右
側端に隣接するようにトレンチ・キャパシタ５が先ず配
置されている。才だ、上方のＤＲＡＭセル１についても
、結線１７に沿うセル１の左側端に隣接するようにトレ
ンチ・キャパシタ６が配置されている。

そうして、このトレンチ・キャパシタ６上の領域は酸化
膜で被覆されている。このように、第２図において、Ｗ
Ｌ１’Ｅたは結線１７は下方にあるＤＲＡＭセル１のゲ
ート電極１５に接続きれ上方のＤＲＡＭセル１のトレン
チ・キャパシタ６上に延長されそいる。同様にＷＬ２は
上方のＤＲＡＭセル１のゲート電極１５に接続され下方
のＤＲＡＭセル１のトレンチ・キャパシタ３上に延長さ
れている。そこで、第２図に示しだＤＲＡＭセル１０組
のパターンを繰りかえすことにより、基板上の占有面積
の相当な低減をはかることがでさる。

ｆ２．メモリセルの製造工程 次に第６図を参照すると、同図にはｎ型井戸領域５と、
ＲＯＸ領域９とトレンチ・キャパシタ６とが既に形成は
れた後の製造工程における構造の断面図である。ＤＲＡ
Ｍセル１の製造は、ボロンをドープした７ランによりｐ
−導電型のンリコンからなるエピタキシャル層を付着す
ることによシ開始される。これによりアクセス用トラン
ジスタ２とトレンチ・キャパシタ６とを形成するだめの
シリコン基板４０部分８が形成される。部分８におケル
ドーピングレベルは２Ｘ１０１５原子・ｃ％であり、一
方部分１１中のドーピングレベルは１×１０１９原子・
ｃｍ　”である。

基板部分８の付着後は、基板上面に酸化層が熱的に成長
される。そして、この酸化層上にはフォトレジスト層が
付着され、そのフォトレジスト層は、ｎ型井戸領域５を
形成すべくイオンを打ち込むだめの開口を形成するため
に、周知の技術を用いてパターン化される。ｎ型井戸領
域５中に後退ドーピング輪郭を得るために、深いイオン
打ち込み工程のあとで浅いイオン打ち込み工程が行われ
る。この深いイオン打ち込み工程によってｎ型井戸領域
５の底付近に高導電性領域が形成され、これによシ、も
しｎ型井戸領域５が高抵抗のま寸でとどまっていたなら
生じたであろうところのノイズの問題が解決される。こ
の場合、周知の方法によ凱基板４の部分８を貫通しない
程度の深さまで砒素または燐がイオン打ち込みされる。

次に、打ち込捷れた種を活性化させるために基板４がア
ニールされる。この打ち込まれたドーパントは打ち込み
の底部付近では１０１７原子・ｃｍ−３の濃度であり、
一方ｎ型井戸領域５０表面では２Ｘ１０１６原子・ｃｍ
　　の濃度である。その表面を熱的に酸化したあとは窒
化層が全面に付着される。次に、フォトレジスト層が付
着され、そのフォトレジスト層はＲＯＸ領域９を形成す
べき基板４０表面の部分を露出させるべく、窒化層と酸
化層の開口をエツチングするためにパターン化される。

このとき、窒化層をエツチングするためには例えば、■
（３ＰＯ４のようなエツチング剤が使用され、酸化層を
エツチングするためには緩衝されたＨＦのようなエツチ
ング剤が使用される。熱的酸化工程を用いることによシ
、フォトレジストを除去した後はＲＯＸ領域９が形成さ
れ、とのＲＯＸ領域９はＤＲＡＭセル１を基板４上の別
の同様のセルがら分離する働きをもつ。

トレンチ１０の形成の前段階として、窒化層上にはフォ
トレジストが付着され、その）オドレジストがパターン
化される。次に基板４には反応性イオンエツチング（Ｒ
ＩＥ）工程が施され、これにより基板４のマスクされて
いない領域が所望の深さまで除去される。この工程では
、マスクされていない部分で、トレンチ１０が形成され
る深さ寸で窒化層と酸化層と基板の部分８．１１とが除
去される。次に、トレンチ１０の表面には、酸化層と窒
化層と酸化層を交互に重ねた層を用いて層１３が形成さ
れる。その後、熱的に成長した酸化層の表面と、ＢＯＸ
領域９の間の窒化層の表面と、ＲＯＸ領域９０表面には
ＣＶＤ法により窒化層が付着される。次に、基板４は熱
的な酸化工程にさらされ、これによシ先程付着した窒化
層上に存在する虞れのあ・るピン・ホール中に酸化層が
熱的に成長される。この多層的な工程は、出来上がった
層のビン・ホＪルを解消させるのみでなく、濃くドープ
されたｐ＋多結晶シリコンからドーパントが拡散放出す
るのを防止する役目をも果たす。というのは、窒化層が
有効な拡散障壁だからである。

次に、ボロンをドープしたシラシからＣＶＤ法により濃
くドープした多結晶シリコンが付着され、これによりｐ
十導電型の層が形成される。この層はトレンチ１０を充
填するのに十分な深さだけ付着される。次に、上記多結
晶シリコン層をトレンチ１０の頂部まで除去して基板４
０表面を平面化するために基板４に反応性イオンエツチ
ングが施される。このとき、トレンチ絶縁層１３の形成
の間に付着された窒化層とＲＯＸ領域９の間の窒化層が
、周知の光学的終点（ｅｎｄ−ｐａｉｎｔ　）検出技術
を用いた反応性イオンエツチング（ＲＩＥ）平面化工程
の間にエツチング停止層として働く。

この時点で、ＤＲＡＭセル１は第３図の断面図に示すよ
うな構造を有している。

第４図は、アクセス用トランジスタ２のノース領域６と
プラグ１２との間の絶縁層１３上に架橋領域１４を形成
するだめに、濃くドープされた薄いｐ＋導電型の層が付
着されパターン化された後の構造の断面図である。

第４図の構造は、トレンチ１０の内側上に層１３を形成
する間に形成された酸化層と窒化層の上面に先ず窒化層
２５を追加することによって得られる。１次に層１６．
２５がフォトレジスト層で被覆される。そして、フォト
レジスト層は周知の方法によりパターン化されて現像さ
れ、これにより窒化層２５の一部が露出される。次に、
反応性イオンエツチングを用いて窒化層２５と酸化層１
６の一部が除去され、これによりソース領域乙の一部を
形成すべき基板の箇所と、プラグ１２の上面と、Ｒ’Ｏ
Ｘ領域９とが露出される。次に、濃くドープされたｐ＋
導電型の多結晶シリコンからなる薄い層がボロンをドー
プしたシランにより付着されて周知のフォトリソグラフ
ィック及びエツチング技術を用いてパターン化され、こ
れにより、絶縁層１３の一部により互いに離隔されたノ
ース領域６とプラグ１２の上面との結線をはかるだめの
架橋領域１４が形成される。この多結晶層のパターン化
により基板４の表面の一部が霧出される。

そこで、周知のイオン打ち込み技術を用いて基板４の露
出部分中にきわめて浅いボロンの打ち込みが行われ、こ
れによりソース領域乙の一部が鯵成される。ソース領域
６の残シの部分は、浅く打ち適寸れたボロンを活動化す
るためのアニール工程の間に架橋領域１４からドーパン
トを拡散放出させることによシ形成゛される。尚、ソー
ス領域６の拡散放出された部分は絶縁層１３にぶつかり
、これによりセルの面積の低減がはかられる。

この時点で、窒化層２５をマスクとして使用することに
より酸化層が熱的に成長され、その酸化。

層は基板４の露出された部分と、架橋領域１４及びプラ
グ１２の残りの露出した部分を覆う絶縁層を形成する。

これと同時に、ＢＯＸ領域９がさらなる成長を受け、そ
の領域９の厚きがはじめのＲＯＸ成長で形成された厚さ
よシも厚くなる。尚、その処理において、別のＲＯＸ成
長工程と同等な工程を後でまた行うことが認識されてい
る。従って、はじめのＢＯＸ成長工程はかなり薄いＲＯ
Ｘ領域を形成するように限定されている。その結果、Ｂ
ＯＸ領域を介してのトレンチ１０め反応性イオンエツチ
ングが簡単化され、ＢＯＸのＮ鳥のくちばし〃の形成が
低減される。

上述した酸化層の成長のあと、湿式エツチングによって
窒化層２５が除去される。そして、濃くドープされたｎ
十導電型の多結晶シリコン層が付着されて周知のフォト
リソグラフィック及びエツチング技術を用いてパターン
化され、こうして第２図に示すような隣接するゲート電
極に接続をはかるだめのゲート電極１５と素子１８．１
９とが形成される。この時点で、基板４はボロンのイオ
ン打ち込み工程にさらされる。すると、ＲＯＸ領域９と
ゲート電極１５とをイオン打ち込みのマスクとして基板
４には自己整合なドレイン領域７が形成される。このと
き、ドレイン領域７及びノース領域６におけるドーパン
ト濃度はそれぞれ１×１ｏ　　原子５ｃｍ−６及び１×
１０　　原子・ｃｍ−６である。ドレイン領域７へのイ
オン打ち込みのあと、ゲート電極１５、素子１８及び、
ドレイン領域７がイオン打ち込みされてなる基板４０表
面とを絶縁す−るために、基板４が熱的酸化層成長工程
にさらされる。次に、付着されたフォトレジスト層が露
光されパターン化され現像されたあとで金属結線が付着
される。上述の工程を経て出来上が“　　つだ構造が第
１図に示すとおりのものである。この時点で、第１図に
は単一のＤＲＡＭセル１のみしか示されていないけれど
も、通常は複数のＤＲＡＭセルがｎ型井戸領域５に形成
され、上述したのと同じ方法により同時に製造されるこ
とを認識されたい。さらに１だ、第１図に示されている
のはｎ型井戸領域であるけれども、ｐ型井戸領域も同隊
に使用できることも認識されたい。その際、もちろん、
ソース領域６とドレイン領域７と基板部分８．１１の導
電型はｎ−導電型に変更されなくてはならない。

上述したＤＲＡＭセルはエピタキシャルＣＭＯ８技術に
適合する。また、既に述べたように、トレンチ間の突接
は電流を防止することによシセルの高集積密度が達成可
能であるとともに、ソフト・エラーを低減できる。さら
に、本発明のセルにおいては蓄えられたチャージがほと
んど外乱を受けない。また、出来上がった構造は比較的
平面的な表面構造を備えている。

ｆ３．メモリセルの動作 ＤＲＡＭセル１においては、パルス電圧源２４からアク
セス用トランジスタ２のドレイン７に０または５ボルト
の電圧が加えられる。それと同時に、アクセス用トラン
ジスタ２を導電状態にするだめにゲート電極１５には０
ボルトが加、えられる。こうして、基板４がアース電位
に保たれているので、ドレイン７に５ボルトを加え、ゲ
ート電極１５に０ボルトを加え、以てプラグ１２を５ボ
ルトにチャージすることによシキャパシタ乙には２進ｔ
ｓ　１　ｔｔが書き込まれる。また、ドレイン７とゲー
ト電極１５の双方にＯボルトを加え電極１２をしきい電
圧の絶対値と等しい電位にチャージ妊せることによりキ
ャパシタ乙には２進１％　Ｑ　／Ｌが書き込まれる。そ
して、これらの両２進状態はゲート電極１５に０ボルト
を加えることにより読与取シ可能である。

尚、上述したように、ＤＲＡＭセル１について第１図に
示されている導電型は、本発明の技術的範囲を逸脱する
ことなく逆の導電型に変更することができる。すなわち
、導電型を変更した場合は、基板４をアース電位に保っ
た状態でドレイン７とゲート電極１５の双方に５ボルト
を加えて電極１２を、５ボルトからアクセス用トランジ
スタ２のしきい値電圧を引いた値にチャージさせること
によりキャパシタ乙に２進＼＼１・〃が書き込まれる。

また、２進ＩＳ　Ｑ　ＩＩは、ドレイン７に０ボルトを
加え、ゲート電極１５に５ボルトを加えて電極１２をほ
ぼ０ボルトにチャージすることによシキャパシタ乙に書
き込まれる。そして、これらの両２進状態はゲート電極
１５に５ボルトを加えることによシ読み出される。

Ｇ１発明の効果 以上のように、この発明によれば、ＤＲＡＭセルにおい
て、濃くドープした基板をキャパシタの一方の電極とし
、基板中に形成した縦型のトレンチ領域内に充填された
導電物質を他方の電極としたことによシ、セルの占有面
積を低減して集積密度が高められるとともにキャパシタ
の静電容量を増大させることができる。また、構造上、
セル間の絶縁が十分に行われるの°で突接は現象が防止
される。

【図面の簡単な説明】

第１図は、本発明に係るダイナミックＲＡＭセルの構造
を示す図式的な断面図、 第２図は、第１図の構造の平面図、 第３．４図は、第１図の構造が形成される途中の工程を
示す図式的な断面図である。 ２・・・・アクセス用ＦＥＴトランジスタ、３・・・・
トレンチ・キャパシタ（電荷記憶手段）、４・・・・基
板、５・・・・井戸領域。 出願人インターナショカル・ビジネス・マシーンズ・コ
ーポレーション代理人　弁理士　　山　　　本　　　仁
　　　朗（外１名）

Claims (6)

【特許請求の範囲】
1. （１）（ａ）少くともその一部が高い導電性を示す基板
   と、 （ｂ）上記基板に配置された井戸領域と、 （ｃ）上記井戸領域内に配置された少くとも一つのアク
   セス用トランジスタと、 （ｄ）上記井戸領域の表面から上記基板中の高い導電性
   を示す部分へ深さ方向に延長された電荷蓄積手段、とを
   具備するダイナミックＲＡＭセル。
2. （２）上記基板が、少くともその一部を濃くドープされ
   た半導体から成る特許請求の範囲第（１）項に記載のダ
   イナミックＲＡＭセル。
3. （３）上記井戸領域が半導体物質の領域である特許請求
   の範囲第（１）項に記載のダイナミックＲＡＭセル。
4. （４）上記アクセス用トランジスタが電界効果トランジ
   スタである特許請求の範囲第（１）項に記載のダイナミ
   ックＲＡＭセル。
5. （５）上記電荷蓄積手段が上記基板とは絶縁離隔して配
   置された電極を含んでなる特許請求の範囲第（１）項に
   記載のダイナミックＲＡＭセル。
6. （６）上記基板が軽くドープされた部分と重くドープさ
   れた部分とを含んでなる特許請求の範囲第（１）項に記
   載のダイナミックＲＡＭセル。