JPH0810754B2 - トレンチキヤパシタの製造方法及び集積回路メモリセル - Google Patents

トレンチキヤパシタの製造方法及び集積回路メモリセル

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JPH0810754B2
JPH0810754B2 JP61238993A JP23899386A JPH0810754B2 JP H0810754 B2 JPH0810754 B2 JP H0810754B2 JP 61238993 A JP61238993 A JP 61238993A JP 23899386 A JP23899386 A JP 23899386A JP H0810754 B2 JPH0810754 B2 JP H0810754B2
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シー．シヤン シユー
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エスジーエス―トムソン マイクロエレクトロニクス インク．
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    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description

【発明の詳細な説明】 産業上の利用分野 本発明は、基板内に延在するトレンチの壁部に形成さ
れる垂直型キャパシタの製造方法に関する。
従来の技術 ここ数年間、トレンチキャパシタを用いて集積回路の
密度を高める研究がなされている。研究の概要は、ケ
ー．ミネギシ他「ドープ面トレンチキャパシタセルを用
いたサブミクロンCMOSメガビットレベルのダイナミック
RAM技術」アイイーディーエム'83（K.Minegishi,et al.
“A Submicron CMOS Megabit Level Dynamic RAM Techn
ology Using Doped Face Trench Capacitor Cell",IED
M'83）にわかりやすくまとめてある。
問題点を解決するための手段 本発明は、トレンチキャパシタ形成のための改良され
た集積回路製造プロセスに関する。本発明によるプロセ
スでは、トレンチの内壁面を覆っている酸化物膜を介し
ての不純物の拡散により、キャパシタの放電を有効に防
止するフィールドイオン注入がトレン４の底部が施さ
れ、さらに、形成されたキャパシタは、絶縁層のピンホ
ールを介する短絡に対する抵抗力を有する。
本発明の特長は、コンパクトな１トランジスタ−１キ
ャパシタ型メモリセルに、改良されたキャパシタを使用
することである。
当業界では、垂直にキャパシタを配置して、キャパシ
タを使用するDRAMやその他の集積回路を高密度化する実
用的な方法の開発が長年の間嘱望されていた。この方法
を実現するには実際上かなり難しい障害があった。例え
ば、酸化物絶縁層は必然的に薄くて比較的不規則なため
短絡しやすく、歩留りに問題がある。また、トレンチキ
ャパシタの放電を起こし易くする、基板内（必ずしも表
面とは限らない）に形成された寄生チャネルを介するキ
ャパシタ放電に関する問題がある。本発明は、トレンチ
キャパシタの形成方法を改良して、上記問題点を解決し
ようとするものである。
実施例 第１図は、本発明により製造された、１トランジスタ
−１キャパシタ型メモリセルからなるDRAMメモリアレイ
の部分平面図である。多結晶シリコン112の「海」に参
照番号92、94及び96で示す３つの「アイランド」が配設
されている。各アイランドは、シリコン酸化物111によ
って包囲されている。本発明は、ピンホールに起因する
短絡と過度の放電に対する抵抗性を有するコンパクトな
キャパシタを形成することを目的とする。各「アイラン
ド」上に配設された回路素子は、一対のトランジスタ10
2及び104である。２つのトランジスタ102及び104は、共
通のドレイン106と個別のソース105を備えている。各ソ
ースは、キャパシタ117に接続されている。キャパシタ1
17は、基板中に垂直に形成された第１の電極114と多結
晶シリコン112からなる接地電極とを備えている。
ドレイン106は、金属製の列ラインに接続されている
が、列ラインは、１つもしくは２つ以上のメモリセルに
電圧を印加する行ラインと同様に、図面の明瞭化のため
に図示を省略した。従来、１つの行ラインは、当該行上
のすべてのセルをイネーブルにする。すると、該セルの
１つもしくは２つ以上がデータのためにアクセスされ、
また、セルのすべてがリフレッシュされる。図面をさら
に明瞭化するために、トランジスタに対する接続及びソ
ース105上の酸化物層111の図示を省略した。
第２図は、第１図の切断線２−２における断面を示
す。この断面は、図の中心部にあるトレンチ120によっ
て分離された２つのアイランド92及び94を横断する。基
板101に形成された各アイランドの上記２つのトランジ
スタ102及び104とともにトレンチ120の側壁のキャパシ
タ用電極114が示されている。トレンチ120の内面は、酸
化物層111で覆われている。この酸化物層111はさらに、
キャパシタ用電極114の上方部及びソース105の上にも延
在している。トレンチ120には、高濃度にドープされて
いる多結晶シリコン112が充填されている。高濃度のド
ープであることを示すために記号P++を用いてある。多
結晶シリコン112は、フィールド酸化物115によって保護
されている。同一の参照番号117を用いて示した２つの
キャパシタは、共通の接地電極として多結晶シリコン11
2を共有し、該多結晶シリコン112の各側に酸化物絶縁層
111を備えている。２つの内部電極114によって、キャパ
シタ117の構造は完成する。電極114は、共通にドーピン
グされることによってソース105に電気的に接続されて
いる。
断面図には、さらに参照番号121で示す素子が示され
ている。該素子121は、トレンチ120におけるドーピング
と同じ極性を有し、トレンチ120を包囲するドーピング
領域を備えている。該素子121は、断面図に示す平面内
ばかりでなく、第２図が描かれている平面の上下に存在
する各アイランドの周囲を取り囲んでいる多結晶シリコ
ンの「海」の表面にも存在する。ドーピング領域121
は、図示したように、キャパシタ117の電極114の内部ま
では延在しない。なぜなら、ドーピング量が不充分で、
電極114の不純物の型を変化させることができないから
である。酸化物層111の端部の濃度は、わずかに減少す
る。
第３図は、第１図の切断線３−３における断面図であ
り、第１図に示した配列のアイランドの別方向からの断
面図である。断面は、アイランド96の電極114の一方と
アイランド94のゲート103を横断している。この断面図
は、ソース105の底部と、電極114自体と、アイランド94
及び96の一方の側に形成されてトレンチの内部まで及び
酸化物層111とを示している。領域121は、アイランド96
のキャパシタ用電極114までしか延在しないように図示
されているが、実際には、アイランド94のゲート酸化物
層107まで及ぶ。この領域121は、寄生チャネルの形成に
より闘値を引き上げているという点で、従来のフィール
ドイオン注入と同等の機能を発揮する。このような寄生
チャネルは、アイランドとアイランドの間、もしくはア
イランドに接する酸化物層111の表面上に形成される。
特に、トランジスタのゲート、ソース及びドレインの下
方部に存在する酸化物層111の垂直面上にチャネルが形
成されて、トランジスタばかりでなくドレイン106と電
極114との間も短絡されやすくなる。プレーナ型回路で
は、フィールドイオン注入により寄生チャネルの形成が
抑制される。従来技術におけるトレンチアイソレーョン
法の問題点は、上述の寄生チャネルの形成を抑制する有
効な手段がないということである。この問題点を本発明
が解決する。ドーピング領域121の濃度は、記号Ｐで示
されている。これは、低濃度を意味するもので、約５×
1016イオン/ccである。Ｐで示される部分は、基板101内
でN+領域の外側の垂直なシリコン面に近接している。ド
ーピング領域121は、多結晶シリコン112内に高濃度にド
ーピングされた不純物を、酸化物層111を介してトレン
チを包囲する基板101内へ拡散して形成する。もちろ
ん、トレンチ内の多結晶シリコン112で用いる不純物
は、酸化物薄膜を介して拡散可能なものでなければなら
ない。ボロンはこのような特性を有し、当業界ではよく
知られた材料である。
第４図（Ａ）及び第４図（Ｂ）に、製造工程の詳細を
示す。第４図（Ａ）及び第４図（Ｂ）は、本発明のキャ
パシタの製造工程を示す。ここで、矢印寸法線410で示
す幅を有する開口部が、例えば500Åの厚さを有する酸
化物層402、例えば1000Åの厚さを有する窒化物層404及
び例えば5000Åの厚さを有する酸化物層406からなる一
連の薄膜層を貫通している。更に、矢印寸法線412で示
す幅を有する開口部を備えたフォトレジスト層408が、
酸化物層406の上に形成されており、これによってイオ
ン注入領域が画成される。開口部412は、偏心許容誤差
を確保するために、開口部410よりも大きくなってい
る。所定量の燐が例えば１×1015/cm2のドーズで開口部
410を介して参照番号113で示す領域に注入される。開口
部410は、反応性イオンエッチングのように、当業界に
おいて公知の適当な手段であればどのような手段を用い
て形成してもよい。第４図（Ｂ）は、数時間にわたって
1100℃乃至1150℃の温度で拡散処理を行った結果、領域
113が公称幅2.1μｍで公称深さ2.5μｍを有する領域11
3′に拡大した様子を示す。この領域113′が、キャパシ
タ117の電極114をなし、図示するようにこの領域113′
をトレンチ120が貫通している。このトレンチ120は第２
回目の反応性イオンエッチング（RIE）工程によって形
成される。トレンチ120の深さは、３μｍ乃至3.5μｍで
ある。第２回目のRIE工程中に、酸化物層406の一部が消
失する。酸化物層406は必ずしも酸化物である必要はな
く、RIE工程において窒化物層を保護する材料であれば
なんでもよい。酸化物層406の厚さは、もちろん、上記
窒化物層404がRIE工程中の保護されるように、使用する
RIEプロセスの特性を考慮して定められなければならな
い。本発明の適用は、トレンチに近接するキャパシタを
用いた回路に限定されることはなく、トレンチに近接す
る位置にいかなる回路素子があってもよい。
トレンチ120が形成された後、トレンチ120の内表面上
に酸化物層を公称厚さ約400Åまで成長させる工程が続
く。その後、従来のウェットエッチングプロセスよって
酸化物層を除去し、公称厚さ100Åまで酸化物層を最終
的に成長させる。
次に、ドープされた多結晶シリコンで、トレンチが充
填される。このドープされた多結晶シリコンは、当業者
によく知られた標準的な温度及び圧力下で、例えばB2H6
とSiH4を併用する標準的なプロセスを用いて形成する。
多結晶シリコンの中のボロンドーパントの濃度は約５×
1018/cc（典型的には基板濃度の100倍）でなければなら
ない。このように狭くて深いトレンチを充填する際に、
多結晶シリコン112内に空隙116が形成される可能性が充
分にある。しかし本発明では、これは問題とならない。
なぜなら、多結晶シリコン112の唯一の要件は、多結晶
シリコンがキャパシタ117の領域に導電層を形成し、且
つトレンチ底部において十分な量の多結晶シリコンが存
在し、ドープされた領域121を形成するに充分な量のボ
ロン供給できることだからである。上記多結晶シリコン
の量に臨界的な意味はなく、このことが本発明の特長と
なっている。
このドープされた多結晶層がトレンチ領域全体に堆積
された後、アイランド上の多結晶シリコンは、酸化物層
406の残部とともにエッチングで取り除かれる。フィー
ルド酸化物領域は多結晶シリコン112上に成長してトレ
ンチを保護し、アイランド上の回路素子の残部は従来の
方法で形成される。
トレンチ120内のドープされた多結晶シリコン112が基
板101と同じ電位、例えば接地電位にあることが、本発
明の特長である。トレンチ120は、できるだけ小さいス
ペースを占めるように、幅と深さの比が小さくなってい
るので、トレンチの底部にそれまでの処理工程の残留物
が微量残ることがよくある。上記残留物は、キャパシタ
117を放電させたり、さもなければ回路に干渉する短絡
やダイオードで形成する原因となり易い。基板と同じ極
性および電位を有するトレンチ充填材料を用いれば、上
記残留物の問題は解消される。
キャパシタ117が第２図に示すように形成されてお
り、酸化物層111が所上低の厚さを有するときには、多
結晶シリコン112が接地されている場合のほうがVcc/2の
電位に接続されている場合よりも所定の厚さを有する酸
化物層111に大きな応力が発生する。しかしながら、キ
ャパシタの電極となる多結晶シリコン112をある中間的
な電位に保持すると基板101と短絡する危険性がある。
本発明のもう１つの特長は、Ｐ型材料でドープされた
多結晶シリコン112並びにＮ型材料でドープされた、電
極114、トランジスタのソース105及びトランジスタのド
レイン10の用いているので、酸化物層111においてピン
ホールもしくはその他の欠陥の発生が減少することがあ
る。酸化物層の層厚が薄いほどピンホールができ易く、
ピンホールが短絡を生起してチップが損傷することがよ
く知られている。例えば、メモリセルに通常の電位であ
る5Vが印加されていると、そのメモリセルのビットライ
ン106、ソース105及びキャパシタ用電極114の電位がす
べて5Vまで上昇し、酸化物層111に大きな応力がかか
る。
本発明によれば、酸化物層111にピンホールが存在す
ると、N+領域は＋5Vの電位となり、P++領域は接地電位
となる。ピンホールの周囲の回路領域は、5Vの逆方向バ
イアス電圧を受けるＰ−Ｎダイオードとなり、電流は流
れない。このように酸化物層111の短絡は「自己回復」
できるものであり、この結果、上記と異なる材料の組合
せを用いた場合よりも歩留りは向上する。
本発明によれば、寄生チャンネルによる放電やピンホ
ールに起因する短絡の問題が解決され、同時にトレンチ
底部の残留物に起因するような潜在的な問題を回避する
ことができる。
従来のＮチャネルプロセス及びTRAMメモリセルを例に
とって、本発明の説明を行った。当業者であれば、TRAM
以外の他の回路におけるキャパシタの形成や電位レベル
及びドーピング材料のその他の組合せについて、本発明
の原理を適用することができる。
【図面の簡単な説明】
第１図は、本発明により製造されたキャパシタを備える
集積回路の部分平面図であり、 第２図は、第１図に示す本発明の素子の切断線２−２に
よる部分断面図であり、 第３図は、第１図に示す素子の別の方向（切断線３−
３）からの断面図であり、 第４図（Ａ）及び第４図（Ｂ）は、本発明によるキャパ
シタの製造における中間工程を示す図である。 （主な参照番号） 92,94,96……アイランド、 101……基板、 102,104……トランジスタ、 105……ソース、106……ドレイン、 111……酸化物層、 112……多結晶シリコン、 114……キャパシタ用電極、 117……キャパシタ、 120……トレンチ、 402……酸化物層、404……窒化物層、 408……フォトレジスト層 410,412……開口部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/04 Ｈ０１Ｌ 21/265 Ｚ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】所定の伝導型の半導体基板に形成された複
    数の回路素子からなる集積回路にトレンチキャパシタを
    製造する方法であって、 上記基板上に保護層を形成し、 上記保護層を貫通して上記基板に達するイオン注入開口
    部を刻設し、 上記基板の伝導型と反対の伝導型を有する所定量のイオ
    ンを注入し、 上記反対の伝導型を有する上記イオンが上記イオン注入
    開口部から所定距離だけ拡散するように所定時間だけ所
    定温度に上記基板を加熱して、上記イオンを上記基板に
    拡散し、所定のキャパシタ電極位置の下の上記基板内の
    上記イオンが拡散した部分により、上記基板中を下方に
    延在する電極導電領域を形成し、 上記電極導電領域を通って上記基板内に達するトレンチ
    を、上記イオン注入開口部を介して上記基板に刻設し
    て、上記トレンチのトレンチ壁部を上記電極導電領域を
    越えて下方にも横方向にも延在させ、 上記電極導電領域に近接する上記トレンチ壁部上に、該
    トレンチ壁部に沿って上記電極導電領域を越えるまで二
    酸化シリコンからなる壁層を成長させ、 上記基板の伝導型と同じ伝導型を有し、二酸化シリコン
    薄膜層を介して拡散可能なトレンチドーパント材料を高
    濃度にドープされた多結晶シリコン充填材料で、上記ト
    レンチを充填し、 上記基板を所定時間だけ所定温度に加熱して、所定量の
    上記トレンチドーパント材料を上記二酸化シリコン壁層
    を介して拡散し、上記トレンチ壁部に隣接し且つ上記電
    極導電領域の外側の上記シリコン基板の所定部に上記電
    極導電領域を囲む拡散チャネルストップ領域を形成し、 一方の電極が上記電極導電領域からなり、もう一方の電
    極が上記高濃度にドープされた多結晶シリコン充填材料
    で形成され、上記拡散チャネルストップ領域の効果によ
    る放電に対してより抵抗力を有する平行電極キャパシタ
    を形成することを特徴とするトレンチキャパシタの製造
    方法。
  2. 【請求項２】上記充填材料と上記基板との間に電気的接
    続を形成する工程をさらに備え、該充填材料と該基板の
    電位を等しく保持できるようにすることを特徴とする特
    許請求の範囲第１項記載の方法。
  3. 【請求項３】上記基板は所定の基板ドーパント濃度でＰ
    型導電性を有し、上記充填材料は上記基板ドーパント濃
    度より約２桁高い充填材料ドーパント濃度でＰ型導電性
    を有し、上記充填材料がグラウンドに接続され、上記電
    極導電領域からなる電極がグラウンドと正電圧との間で
    切り換えられるとき上記キャパシタは自己回復性である
    ことを特徴とする特許請求の範囲第１項記載の方法。
  4. 【請求項４】上記基板は所定の基板ドーパント濃度でＰ
    型導電性を有し、上記充填材料は上記基板ドーパント濃
    度より約２桁高い充填材料ドーパント濃度でＰ型導電性
    を有し、上記充填材料がグラウンドに接続され、上記電
    極導電領域からなる電極がグラウンドと正電圧との間で
    切り換えられるとき上記キャパシタは自己回復性である
    ことを特徴とする特許請求の範囲第２項記載の方法。
  5. 【請求項５】上記トレンチを刻設する工程は、上記イオ
    ン注入開口部を含むトレンチ開口部を画成し、上記トレ
    ンチに包囲されたメモリセル領域を形成することを含
    み、 更に上記方法は、上記電極導電領域に隣接する基板内に
    形成されて該電極導電領域に接続するＮ型電極を有する
    Ｎチャネル絶縁ゲート電界効果トランジスタを上記メモ
    リセル領域に形成する工程とをさらに備え、上記トレン
    チと上記拡散チャネルストップ領域に包囲された１トラ
    ンジスタ−１キャパシタ型メモリセルを形成することを
    特徴とする特許請求の範囲第３項記載の方法。
  6. 【請求項６】上記トレンチを刻設する工程は、上記イオ
    ン注入開口部を含むトレンチ開口部を画成し、上記トレ
    ンチに包囲されたメモリセル領域を形成することを含
    み、 更に上記方法は、上記電極導電領域に隣接する基板内に
    形成されて該電極導電領域に接続するＮ型電極を有する
    Ｎチャネル絶縁ゲート電界効果トランジスタを上記メモ
    リセル領域に形成する工程とをさらに備え、上記トレン
    チと上記拡散チャネルストップ領域に包囲された１トラ
    ンジスタ−１キャパシタ型メモリセルを形成することを
    特徴とする特許請求の範囲第４項記載の方法。
  7. 【請求項７】複数のメモリセルを有するメモリマトリッ
    クス内の所定のメモリセルからデータを読出し該メモリ
    セルにデータを書込んでメモリアドレス及びデータを処
    理する入出力手段を備え、上記メモリセルは、所定の電
    圧レベルを記憶保持する垂直形キャパシタと、該キャパ
    シタと上記入出力手段との間の導電路を形成するトラン
    ジスタとを備えている集積回路メモリであって、 上記垂直形キャパシタは、 下方に延在しシリコン半導体基板に達し、且つ上記基板
    に刻設されたトレンチの端部に配設され、Ｎ型ドーパン
    トでドープされた第１の導電性電極と、 上記トレンチの表面上に形成され、上記第１の導電性電
    極上を延在するように形成された二酸化シリコンの絶縁
    層と、 上記第１の導電性電極上を該電極を越えて延在し、二酸
    化シリコン薄膜層を介して拡散可能なＰ型ドーパントで
    ドープされた多結晶シリコンにより形成された第２の導
    電性電極と、 上記基板内を上記第１の導電性電極の周囲で且つ上記ト
    レンチの表面に隣接して延在する上記Ｐ型ドーパントの
    拡散層と、 上記第２の導電性電極をグラウンドに接続する手段と を備えることを特徴とする集積回路メモリ。
JP61238993A 1985-10-07 1986-10-07 トレンチキヤパシタの製造方法及び集積回路メモリセル Expired - Fee Related JPH0810754B2 (ja)

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US06/785,195 US4679300A (en) 1985-10-07 1985-10-07 Method of making a trench capacitor and dram memory cell
US785195 1985-10-07

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Publication Number Publication Date
JPS62163365A JPS62163365A (ja) 1987-07-20
JPH0810754B2 true JPH0810754B2 (ja) 1996-01-31

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