JPS60126861A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、半導体記憶装置に関し、特に各メモリセルが
トランジスタとキャパシタとによって朴゛Ｌ成され、か
つ該キャパシタがいわゆる溝堀り型キャパシタである半
導体記憶装置に関する。

（技術の背景） 一般に、ダイナミック型の半導体記憶装置においては、
各メモリセルが１個のＭＯＳ）ランジスタと１個のキャ
ノ４シタとによって構成されている。

このようなメモリセルは使用する素子の数が少な込から
回路の集積度を向上させることが可能であり、したがっ
て記憶密度を増大させることができる。ところが、各メ
モリセルのキャパシタの容量は記憶データをなるべく長
時間安定に保持する必要があるためできるだけ大きい方
が望ましい。したがって、このようなメモリセルを用い
た半導体記憶装置の集積度しだがって記憶密度をさらに
増大させるためには各メモリセルのキャパシタとして少
ない専有面積で大容１が得られるキャパシタを用いるこ
とが必要とされる。

（従来技術と問題点） 第１図は、従来形のダイナミック型半導体記憶装置に用
いられているメモリセルの構造を示す。

同図のメモリセルは、１ビツトにつき１個の）ランスフ
ァゲート用ＭＯ８）ランジスタと１個のキャパシタとに
よって構成されている。ＭＯＳ、）ランジスタは、例え
ばＰ〜型の半導体基板１に形成され十 たＮ　型拡散層２および３をそれぞれドレインおよびソ
ースとし、これらのＮ＋型型数散層２よび３０間のチャ
ンネル領域上に図示しない絶縁膜を介して形成された多
結晶シリコン層４をダートとして構成されている。キヤ
・やシタは、いわゆる溝堀シ型キャパシタであり、Ｐ−
型基板１に例えばＶ字形の溝を設け、この溝の内表面に
薄い絶縁膜５を付加し、該絶縁膜５上に多結晶シリコン
層６を形成することによシ構成されている。なお、７は
隣接メモリセルのキヤ・ぐシタとの分離を行なうための
フィールド酸化膜である。

嬉１図のメモリセルにおいては、キャパシタはＰ−型基
板１のＶ字型溝の表面に近い部分を反転させていわゆる
反転層を形成し、この反転層と導電層６との間で容量が
形成される。したがってキヤ・母シタ霜１極がＶ字型溝
に活って形成されるから少ない基板面積で大きな容量を
得ることができる。

ところが、第１図のメモリセルにおいては、点線で示さ
れる範囲に空乏層８を生じこの空乏層は隣接スるメモリ
セルのキャノ平シタの溝の間隔が狭い場合には溝と渦−
との間の領域全体に広がるためこの領域でノクンチスル
ー現象を起し易くなる。／臂ンチスルー現象を起すとセ
ルとセルが電気的に導通状態となシ蓄えられている情報
が破壊される。

したがって、溝と溝との間隔を狭くすることができず記
憶装置の集積度をあまシ向上させることができないとい
う不都合があった。さらに、第１図のメモリセルにおい
ては、熱処理等によってストレスが加えられた場合に結
晶に転移等を生じ溝部分でリークを生じ易く情報が破壊
されるという不都合があった。

（発明の目的） 本発明の目的は、前述の従来形における問題点に鑑み、
トランジスタと溝堀）型キセノ４シタとを有するメモリ
セル桟えた半導体記憶装置において、基板に形成された
溝部の内表面に絶縁膜を付加し、この絶縁膜上に互いに
絶縁された２つのキャパシタ電極を形成するという構想
に基づき、隣接するメモリセルのキャパシタの溝と溝と
の間の間隔を短縮できるようにして集積度を向上させる
と共に、熱処理等のストレス等によってキャパシタの電
極間でリークが生ずることを防止して半導体記憶装置の
信頼性および歩留υを向上させることにある。

（発明の構成） そして、この目的は、本発明によれば、トランジスタと
キャ／やシタとを有するメモリセルを備え、該キャパシ
タは基板に形成された溝部の内表面に付加された絶縁膜
上に形成さ・れた第１の導電層、該第１の導電層上に形
成された絶縁膜、および該絶縁膜上に形成された第２の
導電層を具備する半導体記憶装置を提供するととによっ
て達成される。

（発明の実施例） 以下、図面によシ本発明の詳細な説明する。−第２図は
１本発明の１実施例に係わる半導体記憶装置に用いられ
ているメモリセルの断面を示す。

同図のメモリセルは、トランスファダート用のＭＯＳ　
）ランジスタ１０と溝堀り型キャパシタ１１を具備する
。ＭＯＳ　）ランジスタ１０は、ＰＷ半導体基板１２に
形成されたＮ　型拡散層１３および１４をそれぞれドレ
インおよびソースとし、これらのＮ　型拡散層１３およ
び１４の間のチャンネル領域上に図示しない絶縁膜を介
して形成された多結晶シリコン等の導電層１５をｒ−）
として構成されている。キャパシタ１１は、Ｐ−型基板
１２に基けられた例えばＶ字型の溝部１６の内表面に形
成された絶縁膜１７上に形成されてお如、該絶縁膜１７
上に形成された多結晶シリコン等の第１の導電層１８と
該導電層１８上に太線で示す絶縁膜１９を介して形成さ
れた第２の導電層２０を具備する。すなわち、キャノ々
シタ１１は絶縁膜１９をはさみ第１および第２の導電層
１８および２０を対向させることによりｓ成されている
。なお、２１は隣接メモリセルのキャノクシタ間を分離
するだめのフィールド酸化膜である。

第２図のメモリセルにおいては、ＭＯＳ）ランジスタ１
０のダートすなわち導電層１５が例えばワード線に接続
され、ドレインすなわちＮ＋型型数散層１３ビット線に
接続される。また、ソースすなわちＮ＋型型数散層１４
キャパシタ１１の第１の導電層１８と接続され、キャノ
クシタ１１の第２の導電層２０は電源に接続される。そ
して、ワード線の電位が高レベルとなった時にＭＯＳ）
ランジスタ１０がオンとなシキャパシタ１１がビット線
と接続されてデータの読み書きすなわちキャ）４シタ１
１の霜、荷の充放電動作が行なわれる。

第２図のメモリセルにおいては、隣接メモリセルのキャ
パシタの第１の電極が絶縁膜によって分離されているた
め隣接キャｚＱシタ間で／４′ンチスルー現象がおきる
ことが防止され、隣接キャノ９シタの溝と溝との間隔を
短縮して集積度を向上させることが可能である。また、
キャノ４シタの第１の導電層１８はＰ−型基板１２と絶
縁膜１７で分離されているから熱処理等によるストレス
によって溝部分でリークが生じてもこのリークにより導
電層１８の電荷がリークすることがないので、情報の破
壊はなく半導体記憶装置の信頼性を向上させることが可
能になる。

次に、第３図を参照して第２図のメモリセルの製造方法
を説明する。先ず、半導体基板１２に第３図（、）に示
すように、隣接するメモリセルのキャノ４シタの間の分
離を行なうフィールド酸化膜２１を形成した後、リアク
ティブイオンエツチング等によシ例えばＶ字型の溝１６
を形成する。

次に、第３図へ）に示すように、溝１６の内面に絶縁膜
１７を形成する。この絶縁膜１７は、まず基板表面およ
び溝１６の全体に絶縁膜を付加し、フォトマスク等を用
いてｉ４ターニングすることによシ第３図伽）に示すよ
うな絶縁膜１７が形成される。

次に、第３図（、）に示すように、第１層目の多結晶シ
リコン層重８を絶縁膜１７上等に形成する。

この多結晶シリコン層１８には成長時又は後全体にＮ型
不純物をドープし−ておく。

さらに、第３図（ｄ）に示すように、第１層目の多結晶
シリコン層１８上にＣＶＤ　（ケミカルペーパーデポジ
ット）等によシ、あるいは第１層目の多結晶シリコン層
１８の表面を酸化することにより、同図太線で示すよう
な絶縁膜１９を形成する。そして、第２層目の多結晶シ
リコン層２０を該絶縁膜１９上に形成する。

さらに、第３図（、）に示すように、基板上に薄い絶縁
膜を形成した後ダート電極となる第３層目の多結晶シリ
コン層１５を形成する。その後、イオン注入等によりｆ
−）電極をマスクとしてドレイ゛ン・ソースとなるＮ＋
型型数散層１３よび１４を形成する。これによシ、メモ
リセル部分の主要な製造工程が終了する。

第４図は、本発明の他の実施例に係わる半導体記憶装置
に用いられているメモリセルの構造を示す。同図のメモ
リセルは、半導体基板１２の溝部分１６の下部にＰ＋型
層２２を形成することによシ絶縁膜１７を介して対向す
る第１層の多結晶シリコン層１８と該Ｐ＋層即ち、基板
電極との間で、　容量を形成しこの容量をもデータ記憶
用に用いるものである。このような構成によりメモリセ
ルのキャノ？シタの容量をさらに大きくするととが可能
になシデータをよシ確実に記憶することが可能になる。

もし、Ｐ＋層がない場合は絶縁膜１７の直下には空乏層
が拡がシ導電層１８と基板電極の容量は、絶縁膜１７の
容量と空乏層の容量の直列接続と等価となシ大きな容量
は得られなくなる。

またＰ中層２２の他の効果としては次のようなものがあ
る。第１の実施例である第２図ではＰ＋層がないが、こ
の問題点として、絶縁膜１７が薄く、かつ導電層１８に
情報として高い電位が蓄えられている場合、基板表面が
反転してしまいこれが拡散層１４と導通状態となる。と
の゛ようになると反転した溝の基板表面部分１６が隣接
するセルとパンチスルーを起こし情報の破壊を起こしや
すい。これがＰ　層２２の導入によし反転を起こしにく
くするためこの問題を改善できる。その他の部分は第２
図のメモリセルと同じであるからその説明を省略する。

第５図を参照して第４図のメモリセルの製造方法を説明
する。まず、第５図（、）に示すように、半導体基板上
に隣接するメモリセルのキャパシタの電気的な分離を行
なうための厚いフィールド酸化膜２１を形成した後、第
５図（ｂ）に示すように基板上の全体に例えば１０００
オングストローム程度の酸化膜２３を付加する。

次に、第５図（ｃ）に示すように、リアクティブイオン
エツチング等の方法によりｖ字型溝１６を形成する。こ
れによシ、溝１６０部分は基板が露出し溝１６以外の部
分は絶縁膜２３およびフィールド酸化膜２１によってお
おわれているからこの絶縁膜２３およびフィールド酸化
膜２１をマスクとして溝１６０部分にのみ気相等の方法
でボロン等の拡散を行々いＰ　型拡散層２２を形成する
。

次に第５図（ｄ）に示すように、溝１６の部分にも酸化
膜（ＳＩＯ２等）を形成し、その後必要部分以外の酸化
膜を除去して絶縁膜１７を形成する。

以後、第５図（ｅ）　、　（ｆ）および０）に示すよう
に順次第１層目の導電層１８．絶縁膜１９、第２層目の
導電層２０、Ｎ　型拡散層１３，１４、および第３層目
の導電層１５等を順次形成する。これらの工程は第３図
（ｅ）　、　（ｄ）および（、）と同じである。

第６図は、本発明のさらに他の実施例に係わる半導体記
憶装置に用いられているメモリセルの構造を示す。同図
のメモリセルにおいては、半導体基板１２の７字型溝１
６の内面に形成された絶縁膜２４のトランスファダート
用トランジスタ側の端部が基板１２の上部まで伸びてお
らず７字型溝１６の内面部に治ってのみ形成されている
。このため、トランスファダート用トランジスタと７字
型溝１６との間隔を短かくすることが可能となシ各メモ
リセルのサイズを小さくすることができる。

また、第６図のメモリセルにおいては、溝１６の下部等
にＰ＋型拡散層２５が形成されておシ小さい専有面積で
ょシ大きな容量が得られる構成となっている。また、第
６図のメモリセルにおいては隣接メモリセルのキャパシ
タ間を分Ｋｉするフィールド酸化膜は設けられていない
。これにより各メモリセルのサイズを更に小さくする事
が可能である。その他の部分は第２図または第４図のメ
モリセルと同じであシ同−参照数字で示されている。

次に、第７図を参照して第６図のメモリセルの製造方法
を説明する。まず、第７図（、）に示すように、半導体
基板のトランスファダート用トランジスタが形成される
部分からＶ字型溝が形成される部分の１部の領域に到る
領域に窒化膜（８１，Ｎ４）２６を形成する。

そして、第７図６）に示すように、同様の方法によって
７字型溝１６を形成する。これによシ、溝１６の部分お
よび隣接するメモリセルの溝と溝との間の部分２７には
窒化膜２６がない状態となるから、この窒化膜２６をマ
スクとしてボロン等を気相よシ拡散してＰ＋層２５を形
成する。次に酸化によシ溝１６及び溝と溝の中間部２７
に酸化膜を成長させる。この部分以外は伶化膜でおおわ
れておシ窒化膜は酸素を通さないためこれらの部分は酸
化されない。これが俯７図（ｃ）である。次に蕗７図（
ｄ）に示すように窒化膜２６を除去する。

以後、第５図（ｅ）　、　（ｆ）および０）と同様な工
程によって糖６図のメモリセルが作成される。

（発明の効果） このように、本発明によれば、溝堀シ型キャパシタとト
ランジスタとを有するメモリセルを供えた半導体記憶装
置において、溝堀シ型キャノぐシタの２つの電極を基板
に形成された溝の内表面に付加した絶縁股上に形成する
ようにしたから、隣接するメモリセルのキャパシタの溝
と溝との間でパンチスルー現象等をおこすことがなく、
したがって、溝と溝との間隔を短か″くして高集積化を
図ることができる。また、製造工程中における熱処理等
によるストレスによって溝部分でリークを生ずることが
防止され記憶装置の信頼性を向上させることが可能にな
る。

【図面の簡単な説明】

第１図は従来形の半導体記憶装置忙おけるメモリセルを
示す断面図、第２図は本発明の１実施例に係わる半導体
記憶装置におけるメモリセルを示す断面図、−第３図（
、）から第３図（、）は第２図のメモリセルの製造方法
を説明するための製造工程図、第４図は本発明の他の実
施例に係わる半導体記憶装置に用いられているメモリセ
ルを示す断面図、第５図（、）から第５図会）は第４図
のメモリセルの製造方法を説明するための製造工程図、
第６図は本発明のさらに他の実施例に係わる半導体記憶
装置に用いられているメモリセルを示す断面図、そして
第７図（、）から第７図（ｄ）は第６図のメモリセルの
製造方法を説明するための製造工程図である。 １・・・半導体基板、２，３・・・Ｎ＋型型数散層４・
・・ダート導電層、５・・・絶縁膜、６・・・導電層、
７・・・フィールド酸化膜、８・・・空乏層、１０・・
・トランスファダート用トランジスタ、１１・・・ギヤ
／４１シタ、１２・・・半導体基板、１３．１４・・・
Ｎ　型拡散層、１５・・・ダート導電層、１６・・・溝
、１７．２４・・・絶縁膜、１８・・・第１層目の導電
層、１９・・・絶縁膜、２０・・・第２層目の導電層、
２１・・・フィールド酸化膜、２２．２５・・・Ｐ　型
拡散層、２３・・・絶縁膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士　西　舘　和　之 弁理士　内　１）幸　男 弁理士　山　口　昭　之 第２図 第３図 第３回 （ｅ） 智 第４図 第５図 １ 第５図 第６図

Claims (1)

【特許請求の範囲】
1. １、トランジスタとキャパシタとを有すゐメモリセルを
   備え、該キャパシタは基板に形成された溝部の内表面に
   付加された絶縁膜上に形成された第１の導電層、該第１
   の導電層上に形成された絶縁膜、および該絶縁膜上に形
   成された第２の導電層を具備する半導体記憶装置。