KR850004875A - 반도체 메모리 장치 - Google Patents

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KR850004875A
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후지쓰 가부시기가이샤
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Abstract

내용 없음

Description

반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 실시예에 따른 반도체 메모리 장치내의 메모리 셀을 보여주는 단면도.
제3A도 내지 3E도는 제2도의 메모리 셀의 제조방법을 설명하기 위한 제조공정도.
제4도는 본 발명의 다른 실시예에 따른 반도체 메모리 장치내에 사용된 메모리 셀을 보여주는 단면도.

Claims (12)

  1. 드레인, 소오스 및 게이터 절연막을 경유하여 상기 드레인과 소오스 사이의 채널영역에 형성된 게이트을 갖는 전송게이트 트랜지스터 : 기판상에 형성된 홈의 내면에 부착된 절연막 상에 형성되고 상기 전송게이트 트랜지스터의 소오스에 전기적으로 결합된 도전층을 갖는 콘덴서로 각각이 구성되는 메모리 셀로 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 콘덴서가 절연막을 경유하여 상기 도전층의 상부에 형성된 또 다른 도전층을 더 포함하며, 상기 콘덴서의 용량이 상기 도전층과 상기 또 다른 도전층 사이에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 콘덴서가 상기 홈 하부에 형성되고, 상기 기판과 동일한 도전율 형식을 갖는 높은 불순물 농도층을 더 포함하며, 상기 콘덴서의 용량이 상기 도전층과 상기 높은 불순물 농도층 사이에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 콘덴서가 절연막을 경유하여, 상기 도전층의 상부에 형성된 또다른 도전층을 더 포함하며, 상기 콘덴서의 용량이 상기 도전층과 상기 또다른 도전층 사이 및 상기 도전층과 상기 높은 불순물 농도층 사이에 형성되는것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 높은 밀도층이 각 메모리 셀에 대해 떨어져 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 높은 불순물 농도층이 근접해 있는 메모리 셀의 홈에 공통적으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 도전층과 상기 또다른 도전층이 상기 전송게이트 트랜지스터의 게이트 위로 확장되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서, 상기 도전층과 상기 또다른 도전층이 상기 전송게이트 트랜지스터의 게이트 위로 확장되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서, 상기 전송게이트 트랜지스터와 상기 콘덴서가 상기 기판과 반대인 도전율 형식을 갖고 상기 기판 상에 형성되는 반도체층 상에 형성되며, 상기 반도체층과 상기 기판에 의해 형성된 PN접합이 역으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치
  10. 제9항에 있어서, 상기 콘덴서의 홈이 상기 반도체층을 통해 상기 기판에 도달하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 콘덴서의 홈이 상기 반도체층 내에 존재하고, 상기 PN접합에 따라 형성된 공핍 영역이 적어도 상기 홈의 일부와 접촉해 있는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 반도체층이 근접해 있는 메모리 셀의 홈사이의 영역내에 형성되지 않는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR8407894A 1983-12-13 1984-12-13 Semiconductor memory device having transistor and hole type condensor on the substrate surface KR910002030B1 (en)

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