KR850005733A - 반도체 기억장치 - Google Patents

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KR850005733A
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사바 쇼오이찌
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Abstract

내용 없음

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일시예를 나타내는 다이나믹 MOS메모리의 평면도.
제3도는 제2도의 Ⅲ-Ⅲ선 단면도.
제4도의 (a)(b)는 본실시예의 구형(溝型)캐패시터를 형성하기 위한 공정을 나타낸 단면도.

Claims (4)

  1. 도체기체의 표면에 전기적으로 서로 분리하여 설치된 소스 및 드레인 영역과 적어도 상기 소스 및 드레인 영역사이에 포함되는 상기 반도체기체 표면부분위에 게이트 절연막을 매개하여 설치된 게이트전극으로 이루어진 전송 트랜지스터를 구비하고, 또한 상기 반도체기체의 표면에서부터 내부에 걸쳐 설치된 골과 상기 골내부에서 적어도 개구부에 걸쳐 캐패시터용 절연막을 매개하여 설치된 전극으로 이루어진 구형 캐패시터를 갖춘 반도체 기억장치에 있어서 , 상기 전송 트랜지스터의 소스, 드레인영역의 한쪽이 상기 구형 캐패시터의 전극에 접속되고, 다른 쪽이 비트선에 접속된 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 반도체 기체는 제2도전형의 표면에 제1도전형의 반도체층이 형성되고, 상기 반도체층의 표면에 전송 트랜지스터가 설치되며, 구형 캐패시터의 골이 해당 반도체층표면에서 상기 반도체 기판가운데에 도달하여 설치됨과 동시에, 제2도전형의 불순물확산 영역이 해당 골내면에 노출된 반도체층 및 반도체기판에 확산되어 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제2항에 있어서, 제1도전형의 반도체층이 제2도전형의 반도체기판표면에 선택적으로 형성된 웰영역인 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 반도체기체는 제1도전형의 반도체기판 및 상기 기판위에 형성된 제1도전형의 반도체층 상기 기판과 반도체층의 경계면에 선택적으로 형성된 제2도전형의 매립층으로 이루어지고, 구형 캐패시터의 골이 상기 반도체층의 표면에서 상기 매립층에 도달하도록 설치됨과 함께 해당 골에 노출된 반도체층 및 매립층에 제2도전형의 불순물확산층이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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