JPH0797622B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0797622B2 JPH0797622B2 JP61045824A JP4582486A JPH0797622B2 JP H0797622 B2 JPH0797622 B2 JP H0797622B2 JP 61045824 A JP61045824 A JP 61045824A JP 4582486 A JP4582486 A JP 4582486A JP H0797622 B2 JPH0797622 B2 JP H0797622B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Description
【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする問題点 問題点を解決するための手段 作用 実施例 実施例の模式図（第１図） 製造方法例の工程図（第２図） 従来構造例の模式図（第３図） 発明の効果 〔概 要〕 トレンチキャパシタを有する半導体メモリセルにおい
て、一導電型半導体基板の上部に反対導電型半導体層が
形成された半導体基体を用い、トレンチを半導体基体の
表面から少なくとも底部が一導電型半導体基板に達する
ように形成し、トレンチの内壁面に底面に開孔を有する
ように形成した絶縁層を介して被着した第１の導電層を
対向電極とし、トレンチ内に誘電体層を介して埋め込ま
れた第２の導電層を蓄積電極とする蓄積キャパシタを有
し、蓄積電極をMISトランジスタのソース／ドレイン領
域の一方に，対向電極をトレンチ底面の開孔部を通じて
一導電型半導体基板に、それぞれ接続する構造によっ
て、キャパシタ間の干渉及びソフトエラーを防止すると
ともに、電極内の空乏層を防止してキャパシタの減少を
防ぎ、対向電極に基板から安定な電位を供給することを
可能ならしめる。
て、一導電型半導体基板の上部に反対導電型半導体層が
形成された半導体基体を用い、トレンチを半導体基体の
表面から少なくとも底部が一導電型半導体基板に達する
ように形成し、トレンチの内壁面に底面に開孔を有する
ように形成した絶縁層を介して被着した第１の導電層を
対向電極とし、トレンチ内に誘電体層を介して埋め込ま
れた第２の導電層を蓄積電極とする蓄積キャパシタを有
し、蓄積電極をMISトランジスタのソース／ドレイン領
域の一方に，対向電極をトレンチ底面の開孔部を通じて
一導電型半導体基板に、それぞれ接続する構造によっ
て、キャパシタ間の干渉及びソフトエラーを防止すると
ともに、電極内の空乏層を防止してキャパシタの減少を
防ぎ、対向電極に基板から安定な電位を供給することを
可能ならしめる。
本発明は高集積、高性能の半導体メモリ、例えば、ウエ
ル構成のトレンチキャバシタ型ダイナミックランダムア
クセスメモリに対して適用される。
ル構成のトレンチキャバシタ型ダイナミックランダムア
クセスメモリに対して適用される。
トレンチキャパシタは蓄積容量部が立体構造をとるた
め、プレーナ型のキャパシタに比較して占有面積が小さ
く、大容量が得られるため、集積度を高め蓄積された情
報の信頼度を高めることが可能である。
め、プレーナ型のキャパシタに比較して占有面積が小さ
く、大容量が得られるため、集積度を高め蓄積された情
報の信頼度を高めることが可能である。
一方、トレンチキャパシタには次に説明するような問題
点も存在し、その解決が要望されている。
点も存在し、その解決が要望されている。
第３図はトレンチキャパシタセルの従来例を示す模式断
面図である。
面図である。
図において、51は半導体基板でｐ型珪素（ｐ−Si）、52
はセル領域を確定するフィールド絶縁層で二酸化珪素
（SiO2）層、53は蓄積電極で反転層を形成する電子、54
は誘電体層、55は多結晶珪素（ポリSi）層よりなるセル
プレート（対向電極）である。反転層53、誘電体層54、
セルプレート55により蓄積キャパシタが構成される。
はセル領域を確定するフィールド絶縁層で二酸化珪素
（SiO2）層、53は蓄積電極で反転層を形成する電子、54
は誘電体層、55は多結晶珪素（ポリSi）層よりなるセル
プレート（対向電極）である。反転層53、誘電体層54、
セルプレート55により蓄積キャパシタが構成される。
56はゲート絶縁層、57はポリSiよりなるワード線、58
A、58Bは高不純物濃度のソース／ドレイン領域でｎ＋で
ある。58A、58Bとワード線57をゲートとしてMISトラン
ジスタが構成される。
A、58Bは高不純物濃度のソース／ドレイン領域でｎ＋で
ある。58A、58Bとワード線57をゲートとしてMISトラン
ジスタが構成される。
ソース／ドレイン領域58Aと接続し、基板上においてワ
ード線57と直角方向に、例えばアルミニューム（A1）よ
りなるビット線59が形成される。
ード線57と直角方向に、例えばアルミニューム（A1）よ
りなるビット線59が形成される。
この場合、蓄積キャパシタとMISトランジスタとの接続
はソース／ドレイン領域58Bと反転層53間で行われ、し
たがって基板側の反転層53が情報電荷を蓄積する蓄積電
極となる。
はソース／ドレイン領域58Bと反転層53間で行われ、し
たがって基板側の反転層53が情報電荷を蓄積する蓄積電
極となる。
該半導体メモリセルは図の右側に示されるように、近傍
部に隣接セルの蓄積キャパシタがフィールド絶縁膜52を
隔てて形成されている。点線は基板内に拡がった空乏層
の先端を表し、同図には隣接するキャパシタ同士の距離
が近過ぎるため、パンチスルーが起っている状態が示さ
れている。
部に隣接セルの蓄積キャパシタがフィールド絶縁膜52を
隔てて形成されている。点線は基板内に拡がった空乏層
の先端を表し、同図には隣接するキャパシタ同士の距離
が近過ぎるため、パンチスルーが起っている状態が示さ
れている。
このような従来のトレンチキャパシタセルは、プレーナ
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。
型のセルに比べ高集積化に有利ではあるが、以下に示す
ような欠点を有していた。
書込み電圧の損失 蓄積キャパシタはトレンチ内に形成されたMOS構造の反
転層53とセルプレート55間の容量を用いるため、セルプ
レート55の電圧に対して反転層53を形成するための閾値
電圧分だけ低下した電圧までしか書き込むことができ
ず、電源電圧を有効に利用できない。
転層53とセルプレート55間の容量を用いるため、セルプ
レート55の電圧に対して反転層53を形成するための閾値
電圧分だけ低下した電圧までしか書き込むことができ
ず、電源電圧を有効に利用できない。
キャパシタ間のパンチスルー 上記電圧損失を小さくするためには、基板の不純物濃度
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。
を低くしなければならないが、低過ぎると図示のように
空乏層の拡がりによって隣接セルのトレンチキャパシタ
との間でパンチスルーを起こし、キャパシタ間が電気的
に結合して蓄積情報の信頼度が損なわれる。
また、トレンチ内の表面に沿って基板と逆導電型の領域
を形成する、いわゆるHiCキャパシタの構造にすれば電
圧損失の問題はなくなるが、この逆導電型領域の拡散深
さ分だけ隣接トレンチキャパシタ間の間隔が縮まったこ
とになり、パンチスルーの危険性が増す。
を形成する、いわゆるHiCキャパシタの構造にすれば電
圧損失の問題はなくなるが、この逆導電型領域の拡散深
さ分だけ隣接トレンチキャパシタ間の間隔が縮まったこ
とになり、パンチスルーの危険性が増す。
更にこの際、トレンチ側壁に不純物を導入するプロセス
は、イオン注入で出来ないため製造が極めて困難であ
る。
は、イオン注入で出来ないため製造が極めて困難であ
る。
ソフトエラー 基板中に蓄積電極（反転層）53から空乏層が広く拡がり
基板中に発生した少数キャリァを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
基板中に発生した少数キャリァを捕獲し易く、例えばα
線入射によるソフトエラーを起こし易い。
以上のような欠点がトレンチキャパシタの実用化に対し
て大きな障害となっていた。
て大きな障害となっていた。
本発明が解決しようとする問題点は、上記のように従来
のトレンチキャパシタの構造において生ずる隣接する蓄
積キャパシタ間のパンチスルーの問題、及び集積度低下
の問題と、更には大きな蓄積容量の確保する問題ならび
にキャパシタの蓄積情報の信頼度を向上せしめる問題で
ある。
のトレンチキャパシタの構造において生ずる隣接する蓄
積キャパシタ間のパンチスルーの問題、及び集積度低下
の問題と、更には大きな蓄積容量の確保する問題ならび
にキャパシタの蓄積情報の信頼度を向上せしめる問題で
ある。
上記問題点は、一導電型半導体基板の上面の一部乃至は
全部に反対導電型半導体層を有する半導体基体に、該半
導体基体の表面から、少なくとも底部が該一導電型半導
体基板に達するように形成された溝と、該溝の内面に形
成され底部に開孔を有する絶縁層と、該開孔の内部を含
む該絶縁層上に皮膜状に形成され、該開孔部において該
一導電型半導体基板とオーミックに接続する第１の導電
層と、該第１の導電層上に形成された誘電体層と、該絶
縁層、第１の導電層、及び誘電体層を介して該溝内に埋
込まれた第２の導電層とによって構成される蓄積キャパ
シタと、該反対導電型半導体層の上面に形成されたMIS
トランジスタとを有し、該蓄積キャパシタの該第２の導
電層が第３の導電層により該MISトランジスタの一方の
ソース／ドレイン領域にオーミックに接続されてなる半
導体メモリによって解決される。
全部に反対導電型半導体層を有する半導体基体に、該半
導体基体の表面から、少なくとも底部が該一導電型半導
体基板に達するように形成された溝と、該溝の内面に形
成され底部に開孔を有する絶縁層と、該開孔の内部を含
む該絶縁層上に皮膜状に形成され、該開孔部において該
一導電型半導体基板とオーミックに接続する第１の導電
層と、該第１の導電層上に形成された誘電体層と、該絶
縁層、第１の導電層、及び誘電体層を介して該溝内に埋
込まれた第２の導電層とによって構成される蓄積キャパ
シタと、該反対導電型半導体層の上面に形成されたMIS
トランジスタとを有し、該蓄積キャパシタの該第２の導
電層が第３の導電層により該MISトランジスタの一方の
ソース／ドレイン領域にオーミックに接続されてなる半
導体メモリによって解決される。
トレンチキャパシタを有する半導体メモリセルにおい
て、一導電型半導体基板の上面の一部乃至は全部に反対
導電型半導体層が形成された、例えばウエル型の構成の
半導体基体を用い、トレンチが少なくとも底面において
一導電型半導体基板に達するように形成し、トレンチの
内壁面に底面に開孔を有するように形成した絶縁層を介
して被着した第１の導電層を対向電極とし、トレンチ内
に誘電体層を介して埋め込まれた第２の導電層を蓄積電
極とする蓄積キャパシタを有し、蓄積電極をMISトラン
ジスタのソース／ドレイン領域の一方に，対向電極をト
レンチ底面の開孔部を通じて半導体基板に、それぞれ接
続する構造をとることによって、該第１の導電層と第２
の導電層を同一不純物型、例えばｐ＋型の高濃度とする
ことが可能となり、この結果、トレンチの外部の空乏層
を抑止し、高集積化を達成し、かつキャパシタ間の干渉
及びソフトエラーを防止するとともに、空乏層による蓄
積キャパシタの減少を防ぎ、対向電極に基板から安定な
電位を供給することによって蓄積情報の信頼度を高める
ことを可能ならしめる。
て、一導電型半導体基板の上面の一部乃至は全部に反対
導電型半導体層が形成された、例えばウエル型の構成の
半導体基体を用い、トレンチが少なくとも底面において
一導電型半導体基板に達するように形成し、トレンチの
内壁面に底面に開孔を有するように形成した絶縁層を介
して被着した第１の導電層を対向電極とし、トレンチ内
に誘電体層を介して埋め込まれた第２の導電層を蓄積電
極とする蓄積キャパシタを有し、蓄積電極をMISトラン
ジスタのソース／ドレイン領域の一方に，対向電極をト
レンチ底面の開孔部を通じて半導体基板に、それぞれ接
続する構造をとることによって、該第１の導電層と第２
の導電層を同一不純物型、例えばｐ＋型の高濃度とする
ことが可能となり、この結果、トレンチの外部の空乏層
を抑止し、高集積化を達成し、かつキャパシタ間の干渉
及びソフトエラーを防止するとともに、空乏層による蓄
積キャパシタの減少を防ぎ、対向電極に基板から安定な
電位を供給することによって蓄積情報の信頼度を高める
ことを可能ならしめる。
以下本発明を、図示実施例により具体的に説明する。
第１図は本発明のトレンチキャパシタセルの実施例を模
式的に示す平面図（ａ）及び側断面図（ｂ）、第２図
（ａ）〜（ｆ）は本実施例に係る製造方法を示す工程平
面図及び工程断面図、第３図は従来構造の模式側断面図
を示す。
式的に示す平面図（ａ）及び側断面図（ｂ）、第２図
（ａ）〜（ｆ）は本実施例に係る製造方法を示す工程平
面図及び工程断面図、第３図は従来構造の模式側断面図
を示す。
全図を通じ同一対象物は同一符号で示す。
第１図（ａ）及び（ｂ）において、 １は半導体基板でｐ−Si、 ２は選択酸化用耐酸化膜、 ３はセル領域を画定するフィールド酸化膜でSiO2 ４はフィールド領域を含んで形成された溝（トレン
チ）、 21はトレンチの側面に形成された厚さが100〜500Å程度
のキャパシタ画定用SiO2絶縁層、 22はトレンチ底部の開孔 ５はトレンチの表面開口近傍領域を除き上記キャパシタ
画定用SiO2絶縁層を有するトレンチの内面全域に形成さ
れ、トレンチ底部において基板と接続する第１の導電層
でｐ＋型のポリSiよりなるセルプレート（対向電極）、 ６は主として窒化珪素（Si3N4）よりなる誘電体層、 ８はゲート絶縁層でSiO2層、 10Aはチタンシリサイド（TiSi2）等よりなるワード線
（ゲート電極） 10Bは同じく隣接するセルのワード線 11はSiO2絶縁層 13は層間絶縁層、 14は配線接続窓、 15はソース／ドレイン領域109Aに第３の導電層112Bを介
して接続し、層間絶縁層13上にワード線と直交する方向
に延在すせしめられるアルミニウム（A1）よりなるビッ
ト線、 16はｎ型ウエル、 107はトレンチ内に誘電体層を介して埋め込まれた第２
の導電層でｐ＋型のポリSiよりなる蓄積電極、 109A、109Bはｐ＋型のソース／ドレイン領域、 109Cはｐ＋型導電領域 112Aはｐ＋型ポリSi層で第３の導電層、 112Bは第３の導電層で、トランジスタのソース／ドレイ
ン領域例えば109Bと蓄積キャパシタの蓄積電極107を電
気的に接続するｐ＋型ポリSi層を示す。
チ）、 21はトレンチの側面に形成された厚さが100〜500Å程度
のキャパシタ画定用SiO2絶縁層、 22はトレンチ底部の開孔 ５はトレンチの表面開口近傍領域を除き上記キャパシタ
画定用SiO2絶縁層を有するトレンチの内面全域に形成さ
れ、トレンチ底部において基板と接続する第１の導電層
でｐ＋型のポリSiよりなるセルプレート（対向電極）、 ６は主として窒化珪素（Si3N4）よりなる誘電体層、 ８はゲート絶縁層でSiO2層、 10Aはチタンシリサイド（TiSi2）等よりなるワード線
（ゲート電極） 10Bは同じく隣接するセルのワード線 11はSiO2絶縁層 13は層間絶縁層、 14は配線接続窓、 15はソース／ドレイン領域109Aに第３の導電層112Bを介
して接続し、層間絶縁層13上にワード線と直交する方向
に延在すせしめられるアルミニウム（A1）よりなるビッ
ト線、 16はｎ型ウエル、 107はトレンチ内に誘電体層を介して埋め込まれた第２
の導電層でｐ＋型のポリSiよりなる蓄積電極、 109A、109Bはｐ＋型のソース／ドレイン領域、 109Cはｐ＋型導電領域 112Aはｐ＋型ポリSi層で第３の導電層、 112Bは第３の導電層で、トランジスタのソース／ドレイ
ン領域例えば109Bと蓄積キャパシタの蓄積電極107を電
気的に接続するｐ＋型ポリSi層を示す。
なお、この構造はｎ型基板上にｐ型ウエルを有する半導
体基体を用いる際にも適用される。但しこの場合、各導
電層、ソース／ドレイン領域等の導電型は第１図と逆に
なる。
体基体を用いる際にも適用される。但しこの場合、各導
電層、ソース／ドレイン領域等の導電型は第１図と逆に
なる。
第１図の実施例に係るトレンチキャパシタセルの製造方
法は概略下記の通りである。
法は概略下記の通りである。
第２図（ａ）参照 通常の方法によりｐ−Si基板１面に深さが例えば２μｍ
程度のｎウエル16が形成されてなる半導体基体を用い、
通常の方法によりｎウエル16の表面の素子形成領域上に
Si3N4層２を形成し、これをマスクにして熱酸化により
厚さ4000Å程度のフィールド酸化膜３を形成する。
程度のｎウエル16が形成されてなる半導体基体を用い、
通常の方法によりｎウエル16の表面の素子形成領域上に
Si3N4層２を形成し、これをマスクにして熱酸化により
厚さ4000Å程度のフィールド酸化膜３を形成する。
第２図（ｂ）参照 次いで例えばRIE処理を用いて、フィールド酸化膜３の
一部を含めて耐酸化膜領域２に、ｎウエルを貫通して底
部がｐ−Si基板１内に達する深さ例えば３〜４μｍのト
レンチ４を形成する。
一部を含めて耐酸化膜領域２に、ｎウエルを貫通して底
部がｐ−Si基板１内に達する深さ例えば３〜４μｍのト
レンチ４を形成する。
次いで熱酸化によりトレンチ４の内部に厚さ例えば300
Å程度の厚さのキャパシタ画定用のSiO2絶縁層21を形成
する。
Å程度の厚さのキャパシタ画定用のSiO2絶縁層21を形成
する。
次いでRIE処理によってトレンチ４の底部のSiO2絶縁層2
1を選択的に除去し、この部分にｐ−Si基板１を表出す
る開孔22を形成する。
1を選択的に除去し、この部分にｐ−Si基板１を表出す
る開孔22を形成する。
第２図（ｃ）参照 次いで、トレンチ４の内面に硼素を高濃度にドープした
厚さ1000Å程度のｐ＋型ポリSi層５をウエルの表面近傍
の部分を除いて形成する。該ｐ＋型ポリSi層５はトレン
チ４の底部において前記SiO2層21の開孔22を介してｐ−
Si基板１に接続される。
厚さ1000Å程度のｐ＋型ポリSi層５をウエルの表面近傍
の部分を除いて形成する。該ｐ＋型ポリSi層５はトレン
チ４の底部において前記SiO2層21の開孔22を介してｐ−
Si基板１に接続される。
次いでｐ＋型ポリSi層５を有するトレンチ４の内面を含
む全面に誘電体層として、厚さ例えば100Å程度のSi3N4
層（またはSiO2層もしくはこれらの複合層）６を酸化、
または成長によって形成する。
む全面に誘電体層として、厚さ例えば100Å程度のSi3N4
層（またはSiO2層もしくはこれらの複合層）６を酸化、
または成長によって形成する。
第２図（ｄ）参照 次いで、トレンチ４内を上記誘電体層６を介して完全に
埋め蓄積電極として機能するｐ＋型ポリSi層107を形成
する。
埋め蓄積電極として機能するｐ＋型ポリSi層107を形成
する。
第２図（ｅ）参照 次いで、トレンチ４の外に表出する誘電体層６を除去し
ｎウエル16の面を露出させた後、通常のMOSトランジス
タの形成方法に従ってｎウエル16の面にゲート絶縁層８
を形成し、該ゲート絶縁層８上に表面が絶縁層となるSi
O2層11（11A、11B）に覆われた例えばTiSi2よりなるワ
ード線10A、10B等を形成し、次いで表出するｎウエル16
面にワード線（ゲート電極）10A等をマスクとして硼素
をイオン注入してｐ＋型ソース／ドレイン領域109A、10
9Bを形成する。この際、トレンチ４内に埋め込まれたｐ
＋型ポリSi層107にもｐ＋型の不純物導入領域109Cが形
成される。
ｎウエル16の面を露出させた後、通常のMOSトランジス
タの形成方法に従ってｎウエル16の面にゲート絶縁層８
を形成し、該ゲート絶縁層８上に表面が絶縁層となるSi
O2層11（11A、11B）に覆われた例えばTiSi2よりなるワ
ード線10A、10B等を形成し、次いで表出するｎウエル16
面にワード線（ゲート電極）10A等をマスクとして硼素
をイオン注入してｐ＋型ソース／ドレイン領域109A、10
9Bを形成する。この際、トレンチ４内に埋め込まれたｐ
＋型ポリSi層107にもｐ＋型の不純物導入領域109Cが形
成される。
第２図（ｆ）参照 次いで選択気相成長手段によりSi面が表出するソース／
ドレイン領域109A、109B及びｐ＋型領域109C上にｐ＋型
ポリSiよりなる第３の導電層112A及び112Bを形成する。
この際、前述したようにソース／ドレイン領域109B上の
ポリSi層と蓄積電極107上のポリSi層とは連続した第３
の導電層112Bとなり、ソース／ドレイン領域109Bと蓄積
電極107の導通がとられる。
ドレイン領域109A、109B及びｐ＋型領域109C上にｐ＋型
ポリSiよりなる第３の導電層112A及び112Bを形成する。
この際、前述したようにソース／ドレイン領域109B上の
ポリSi層と蓄積電極107上のポリSi層とは連続した第３
の導電層112Bとなり、ソース／ドレイン領域109Bと蓄積
電極107の導通がとられる。
以後、通常の方法により、基板全面に層間絶縁層13を被
着し、ビット線がセルに接続するソース／ドレイン領域
109A上にコンタクト窓14を開け、A1等によりビット線15
を形成する。
着し、ビット線がセルに接続するソース／ドレイン領域
109A上にコンタクト窓14を開け、A1等によりビット線15
を形成する。
以上のようにして完成した本発明に係るメモリセルは、
次のような特徴を有する。
次のような特徴を有する。
蓄積キャパシタは対向電極と蓄積電極が同一導電型で
あるので対向電極内に空乏層が生ぜず、実効的な蓄積容
量を減少することがない。
あるので対向電極内に空乏層が生ぜず、実効的な蓄積容
量を減少することがない。
また、これによってα線によるソフトエラーが低減でき
る。
る。
通常のウエルにはバイアスジェネレータ等によって電
位が供給され、その電位は不安定になり勝ちである。こ
のため、キャパシタの対向電極をウエルに固定した場合
には蓄積情報が電位によって変動し信頼度の低下をもた
らす。
位が供給され、その電位は不安定になり勝ちである。こ
のため、キャパシタの対向電極をウエルに固定した場合
には蓄積情報が電位によって変動し信頼度の低下をもた
らす。
これに対し、本発明の構成では蓄積キャパシタの対向電
極は基板自体と同電位給電される。このため基板を接地
すれば対向電極は極めて安定し、いわゆる電圧バンプに
よる動作マージンの減少や、誤動作が生じにくい。
極は基板自体と同電位給電される。このため基板を接地
すれば対向電極は極めて安定し、いわゆる電圧バンプに
よる動作マージンの減少や、誤動作が生じにくい。
キャパシタの間隔が接近してもトレンチ内の絶縁層に
より相互に干渉することがない。すなわち、パンチスル
ーによる電荷のリークがなく、一方の電位変化が他方に
影響を与えない。
より相互に干渉することがない。すなわち、パンチスル
ーによる電荷のリークがなく、一方の電位変化が他方に
影響を与えない。
また、蓄積キャパシタはソース／ドレイン領域の下部に
埋め込まれるのでメモリセルが小形にできて、高集積度
が実現できる。
埋め込まれるのでメモリセルが小形にできて、高集積度
が実現できる。
なお、本発明は上記実施例と反対導電型の半導体メモリ
セルにも適用される。
セルにも適用される。
以上説明したように本発明によれば、蓄積容量の減少が
なく、対向電極電位の安定した、ソフトエラーの少な
い、すなわち、蓄積情報の信頼度が高く、高集積化の可
能な半導体メモリ、例えばウエル構造のトレンチキャパ
シタ型ダイナミックランダムアクセスメモリが実現され
る。
なく、対向電極電位の安定した、ソフトエラーの少な
い、すなわち、蓄積情報の信頼度が高く、高集積化の可
能な半導体メモリ、例えばウエル構造のトレンチキャパ
シタ型ダイナミックランダムアクセスメモリが実現され
る。
第１図は本発明の実施例によるトレンチキャパシタセル
を模式的に示す平面図（ａ）及び側断面図（ｂ）、 第２図（ａ）〜（ｆ）は第１図の実施例に係る製造方法
を示す工程平面図及び工程断面図、 第３図は従来構造の模式側断面図 である。 図において、 １は半導体基板でｐ−Si基板、 ２は耐酸化膜、 ３はフィールド絶縁層でSiO2層、 ４は溝（トレンチ）、 ５は第１の導電層でｐ＋型のポリSiよりなるセルプレー
ト（対向電極）、 ６は窒化珪素（Si3N4）よりなる誘電体層、 ８はゲート絶縁層でSiO2層、 10Aはワード線（ゲート電極）、 10Bは同じく隣接するセルのワード線、 11はSiO2絶縁層、 13は層間絶縁層、 14は配線コンタクト窓、 15はビット線、 16はｎウエル、 21はキャパシタ画定用SiO2絶縁層、 22は開孔、 107は第２の導電層でｐ＋型のポリSiよりなる蓄積電
極、 109A、109Bはｐ＋型ソース／ドレイン領域、 109Cはｐ＋型領域、 112A、112Bはｐ＋型ポリSi層よりなる第３の導電層、 を示す。
を模式的に示す平面図（ａ）及び側断面図（ｂ）、 第２図（ａ）〜（ｆ）は第１図の実施例に係る製造方法
を示す工程平面図及び工程断面図、 第３図は従来構造の模式側断面図 である。 図において、 １は半導体基板でｐ−Si基板、 ２は耐酸化膜、 ３はフィールド絶縁層でSiO2層、 ４は溝（トレンチ）、 ５は第１の導電層でｐ＋型のポリSiよりなるセルプレー
ト（対向電極）、 ６は窒化珪素（Si3N4）よりなる誘電体層、 ８はゲート絶縁層でSiO2層、 10Aはワード線（ゲート電極）、 10Bは同じく隣接するセルのワード線、 11はSiO2絶縁層、 13は層間絶縁層、 14は配線コンタクト窓、 15はビット線、 16はｎウエル、 21はキャパシタ画定用SiO2絶縁層、 22は開孔、 107は第２の導電層でｐ＋型のポリSiよりなる蓄積電
極、 109A、109Bはｐ＋型ソース／ドレイン領域、 109Cはｐ＋型領域、 112A、112Bはｐ＋型ポリSi層よりなる第３の導電層、 を示す。
Claims (1)
- 【請求項１】一導電型半導体基板の上面の一部乃至は全
部に反対導電型半導体層を有する半導体基体に、該半導
体基体の表面から、少なくとも底部が該一導電型半導体
基板に達するように形成された溝と、 該溝の内面に形成され底部に開孔を有する絶縁層と、 該開孔の内部を含む該絶縁層上に皮膜状に形成され、該
開孔部において該一導電型半導体基板とオーミックに接
続する第１の導電層と、 該第１の導電層上に形成された誘電体層と、 該絶縁層、第１の導電層、及び誘電体層を介して該溝内
に埋込まれた第２の導電層とによって構成される蓄積キ
ャパシタと、 該反対導電型半導体層の上面に形成されたMISトランジ
スタとを有し、 該蓄積キャパシタの該第２の導電層が第３の導電層によ
り該MISトランジスタの一方のソース／ドレイン領域に
オーミックに接続されてなることを特徴とする半導体メ
モリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61045824A JPH0797622B2 (ja) | 1986-03-03 | 1986-03-03 | 半導体メモリ |
| DE8787301747T DE3780840T2 (de) | 1986-03-03 | 1987-02-27 | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| EP87301747A EP0236089B1 (en) | 1986-03-03 | 1987-02-27 | Dynamic random access memory having trench capacitor |
| US07/020,983 US4803535A (en) | 1986-03-03 | 1987-03-02 | Dynamic random access memory trench capacitor |
| KR8701880A KR900004178B1 (en) | 1986-03-03 | 1987-03-03 | Dynamic random access memory trench capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61045824A JPH0797622B2 (ja) | 1986-03-03 | 1986-03-03 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208661A JPS62208661A (ja) | 1987-09-12 |
| JPH0797622B2 true JPH0797622B2 (ja) | 1995-10-18 |
Family
ID=12729994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61045824A Expired - Fee Related JPH0797622B2 (ja) | 1986-03-03 | 1986-03-03 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0797622B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2544401B2 (ja) * | 1987-09-28 | 1996-10-16 | 富士通株式会社 | ダイナミックメモリセル |
| JP2517015B2 (ja) * | 1987-11-06 | 1996-07-24 | シャープ株式会社 | 半導体メモリの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59141262A (ja) * | 1983-02-02 | 1984-08-13 | Nec Corp | 半導体メモリセル |
| JPS60152058A (ja) * | 1984-01-20 | 1985-08-10 | Toshiba Corp | 半導体記憶装置 |
| JPS60239053A (ja) * | 1984-05-14 | 1985-11-27 | Oki Electric Ind Co Ltd | 半導体ｒａｍ装置 |
| JPH0750745B2 (ja) * | 1985-10-03 | 1995-05-31 | 株式会社日立製作所 | 半導体装置 |
-
1986
- 1986-03-03 JP JP61045824A patent/JPH0797622B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62208661A (ja) | 1987-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |