JPH0232564A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体メモリ装置に関し、とくにＭＩＳ型ダ
型ダイナラツクンダム　アクセス　メモリと呼ばれる半
導体メモリ装置に関するものである。

〔従来の技術〕

従来のＭＩＳ型ダ型ダイナラツクンダム　アクセス　メ
モリ（以下単にＤＲＡＭと略す）は１つのスイッチング
トランジスタと１つのキャパシタから構成される１トラ
ンジスタ、１キャパシタ型のメモリセルが広く用いられ
てきた。情報はキャパシタに蓄えられた電荷の有無（正
確には大小）で記憶され、スイッチングトランジスタの
オンφオフによって読み出し・書きこみを行っている。

このため、ある一定のリフレッシュ期間中キャパシタが
電荷の状態を保持する必要があり、さまざまなリーク電
流や、アルファ粒子によって発生する電荷の流入等の制
限から安定なメモリ動作を保証するための、最小キャパ
シタ容量が必要である。

一方ＤＲＡＭの微細化は目ざましく例えば１８Ｍビット
デバイスではセル面積は５μゴ以下になり、何らかの３
次元構造を用いなければキャパシタ容量の確保が困難な
状況にある。

このような状況の下で、例えば下記文献に提案されてい
るメモリ・セルが開示されている。

清住文雄ほか４名；「トレンチ内にスタックド・キャパ
シタを詰め込むメモリ・セル技術」　：別冊日経マイク
ロデバイス、Ｎα１．Ｐ２１５〜２２０゜（１９８７年
５月） 上記の文献を基準として以下従来のトレンチ（溝ともい
う）キャパシタからなるＤＲＡＭについて説明する。

第３図はトレンチキャパシタからなる従来の１トランジ
スタ、１キャパシタ型のＤＲＡＭの模式断面図である。

図において、５１はｐ型シリコン基板、５２は素子分離
用のフィールド酸化膜であり、５３はｐ型シリコン基板
５１に形成した溝の内壁に形成された酸化膜、５４は蓄
積電極（キャパシタ電極）、５５は蓄積電極５４と後述
するスイッチングトランジスタを接続するコンタクト、
５Ｂはトランジスタのドレイン領域（後述）と接続する
ｎ中型拡散層、５７はキャパシタの誘電体薄膜、５８は
キャパシタのセルプレートである固定電位電極であり、
上記蓄積電極５４、誘電体薄膜５７及び固定電位電極５
８によってキャパシタを構成している。

また、５９はＭＩＳトランジスタのゲート酸化膜、６０
はワード線を兼用するゲート電極、６１はソース領域の
ヤ型拡散層、６２はドレイン領域のｎ中型拡散層、６３
はヤ拡散層６１より中間絶縁膜６４に形成したコンタク
トを介して取り出した配線層のビット線である。スイッ
チングトランジスタとして機能するＭＩＳトランジスタ
は、ゲート電極ＢＯ、ゲート酸化膜５９、ｎ＋拡散層６
１及びＢ２によって構成されている。

上記のように構成されたＤＲＡＭにおいては、キャパシ
タはｐ型シリコン基板５１に掘られた溝中に形成された
酸化膜５３及び誘電体膜５７の酸化膜につつまれるよう
に納められており、この酸化膜の一部に図示しない、コ
ンタクトホールを介してスイッチングトランジスタのｎ
十型拡散層６２にキャパシタ電極５５が接続されて、１
トランジスタ・１キャパシタのメモリ・セルを形成して
いる。

〔発明が解決しようとする課題〕

上記のような構成の従来の半導体メモリ装置においては
、キャパシタ（蓄積）電極とスイッチングトランジスタ
の接続用のコンタクトの合せ余裕やセルプレート電極と
キャパシタ電極の合せ余裕などを確保する必要があるの
で、より高集積化が困難であるという問題があった。

この発明は上述の合せ余裕を不要にする構成とした、微
細なりＲＡＭセルを形成して集積度の高い半導体メモリ
装置を提供することを目的とするものである。

〔課題を解決するための手段〕

この発明に係る半導体メモリ装置は１トランジスタ・１
キャパシタ型のＤＲＡＭセルがらなり、第１導電型のｎ
型シリコン基板上に形成されたレトロ　グレード　ウェ
ル構成の第２導電型のｐ型エピタキシャル層にシリコン
基板に達する溝を形成し、この溝の中にキャパシタ用の
セルプレート電極を埋込んで溝底部でシリコン基板と接
続し、セルプレート電極上に誘電体薄膜を介して形成さ
れ、シリコン基板の上面に延長・形成されたキャパシタ
電極と、キャパシタに隣設されたスイッチングトランジ
スタのチャネルとソース・ドレインのヤ型拡散層とを同
一シリコン層で形成し、このｎ中型拡散層の片方とキャ
パシタ電極とを接続してＤＲＡＭセルを形成したもので
ある。

なお、実際には上記のｎ型シリコン基板は不純物濃度が
１０１７〜１０１９ｃ＋Ｔｌ−３であり、また、上記（
７）Ｌ／トロ　グレード　ウェルの層を構成するｐ型エ
ピタキシャルシリコン層は熱処理後の不純物濃度が深部
で約１０ｃｒｎ、表面近くで約１０１６（至）であるよ
うにイオン打込み法で制御・注入したものである。

〔作　用〕

この発明においては、キャパシタのセルプレート（固定
電位電極）を完全に溝の内に埋込み、溝底部でｎ型高濃
度基板と接続しているので、表面に形成される段差が低
減され、そのため上層のバターニングが良好に実施でき
、また層間ショートも低減する。またｎ型基板上にｐ型
エピタキシャルシリコン層を形成したとき、ｐ型不純物
濃度を表面側で小さくさせたいわゆるレトロ　グレード
ウェルを用いるので、ウェルの電位変動を防止し、動作
を安定化させるとともにラッチアップを起さない。さら
に、セルプレート電位とｖＢＢ（逆バイアス、この場合
はｐ型エピタキシャル層にかける）が別々に設定できる
ようになるため、例えばセルプレートにＶ。０（電源電
圧）の１／２の電圧を印加すれば誘電体薄膜にかかる最
大電界を下げる◇さらに、キャパシタ電極とスイッチン
グトランジスタの拡散層が同一層で形成されるので、プ
ロセスにおいてコンタクトホール及び合せ余裕の必要が
なくなる。

〔実施例〕

第１図はこの発明の一実施例を示すＤＲＡＭセルのビッ
ト線方向に沿った断面構造の模式説明図である。

図において、１は不純物濃度１０１８ｃＩ１１−３程度
の第１導電型のｎ型シリコン単結晶基板（以下シリコン
基板という）、２はこのシリコン基板１上に成長された
第２導電型のｐ型シリ、コンエピタキシャル層であり、
膜厚を約３１１Ｉ１１とし、不純物濃度は下部で１０印
表面で１０１６ｃＴ１１−３程度にコントロールしであ
る。このｐ型シリコンエピタキシャル層２の深さ方向の
不純物分布構造はいわゆるレトログレード　ウェル（カ
ウンタードウエルと°もよばれる）といわれるもので、
例えばＣＭＯＳ　（相補形ＭＯ５）のラッチアップ対策
に有効であるとされているＭＯＳエピタキシャルウェー
ハ技術として知られているものとほぼ同様な考え方によ
って採り入れられた構造となっている。

３は選択酸化法等により形成されたアクティブ素子間分
離用のフィールド酸化膜で、４はｐ型シリコンエピタキ
シャル層２およびシリコン基板１に掘られた深さ４ない
し６−のトレンチ（溝ともいう）である。このトレンチ
４の内壁には膜厚Ｌ５０ｒｖ程度の酸化膜５が形成され
ている。さらに、この酸化膜５に沿ってキャパシタの固
定電位電極（セルプレート）６がｎ型不純物を高濃度に
含んだポリシリコンにより形成されており、トレンチ４
底部でｎ型シリコン基板１に接続されている。

７はキャパシタの誘電体薄膜で、シリコン酸化膜−シリ
コン窒化膜−シリコン酸化膜の３層構造となっており、
実効膜厚（静電容量的な）は酸化膜換算で約１０ｎｍで
ある。

８ａはｎ型不純物を含んだポリシリコンからなるキャパ
シタ電極、８ｂはシリコンエピタキシャル層２上にさら
にエピタキシャル成長させたｐ型シリコン層である。

スイッチングトランジスタはｐ型エピタキシャル層８ｂ
上に形成されたゲート酸化膜ＩＱ、ワード線を兼ねるゲ
ート電極１１（ワード線は断面図上紙面に垂直な方向に
走る）およびゲート電極１１と自己整合的に形成された
ｎ十型ソース・ドレイン拡散層１２．１２ａとによって
構成されたＭＩＳトランジスタであり、キャパシタとは
片方のに型ソース・ドレイン拡散層１２ａにより接続さ
れている。また、他方のイ型ソース・ドレイン拡散層１
２にはコンタクトホール１４を介してビット線１５が接
続されている。１３は層間絶縁用の酸化膜である。なお
９はトレンチ４内に最後に埋込まれたヒ素ガラスである
。

つぎに、第１図の実施例のＤＲＡＭセルを構成するため
の製造方法について説明する。

第２図（ａ）〜（ｅ）はこの製造方法の要部を説明する
模式断面による工程図である。なお、図において、第１
図の実施例と同−又は相当部分には同じ符号を付し説明
を省略する。以下（ａ）〜（ｅ）の工程回顧に工程手順
及びその形成状態を説明する。

（ａ）まず、。型不純物濃度１０１８ｃｍ−３程度の（
１００）シリコン基板１を用い、表面にシリコンエピタ
キシャル層２を成長させる。膜厚は約５１ＪＩＩで不純
物としてボロンをドープし濃度が深部で１０１７ｃｍ−
３以上に、表面で１０１６ｃＩＴｌ−３程度になるよう
にコントロールする。この場合、エピタキシャル中およ
びその後の工程における熱処理による不純物の再分布が
あるので最終的に表面のｐ型層厚みが３１ｔＩ１１程度
になるようにエピタキシャル条件を設定する。つづいて
、ＬＯＧＯ３（選択酸化法）により所定の領域に素子間
分離用のフィールド酸化膜３を形成するように、フィー
ルド酸化膜３のないアクティブ領域上に膜厚３０ｎＩＩ
ｌ程度の熱酸化膜１０１を成長させ、さらに全面にシリ
コン窒化膜１０２、ついでシリコン酸化膜１０３をそれ
ぞれＣＶＤ法により膜厚３０ｎｍおよび５００ｎｏ＋程
度堆積させる。トレンチ開孔のためのレジスト１０４を
バターニングする。

（ｂ）レジスト１０４をマスクにしてシリコン酸化膜１
０３、シリコン窒化膜１０２、熱酸化膜１０１およびフ
ィールド酸化膜３をエツチングする。レジスト１０４を
除去したのち、シリコン酸化膜１０３をマスクにして、
エツチングガスとして主に００ｇ４を用いた異方性の強
いリアクティブイオンエツチング（ＲＩ　Ｅ）装置を用
いｐ型シリコンエピタキシャル層２に深さ４−程度の溝
４を掘る。溝４の底部はｎ型ドープ領域すなわちｎ型シ
リコン基板１の上部に達するようにしておく。マスクに
用いたシリコン酸化膜１０３を除去したのち、シリコン
窒化膜１０２を耐酸化性マスクとし１０００’Ｃウエツ
ト酸素雰囲気でトレンチ側壁および底部に膜厚１５０ｎ
Ｉ１１程度の酸化膜５を形成する。

（Ｃ）シリコン窒化膜１０２を除去し全面にポリシリコ
ンをＣＶＤ法により１５０ｎｍ程度堆積させ、不純物と
してリンを３　Ｘ　１０１０２０ａ”はどドープする。

異方性の強いＥＣＲ（エレクトロン　サイクロトロン　
レゾナンス）エツチング装置を用い、トレンチ４の側壁
部にのみポリシリコン層を残す。このポリシリコン層は
トレンチ４の底部でｎ型シリコン基板１と電気的に接続
され、固定電位が与えられ、いわゆるセルプレート（固
定電位電極）６が形成される。

キャパシタの誘電体薄膜７はとくに区別して図示しない
が、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜
の３層構造によって形成されており、高耐圧で低欠陥を
実現している。この３層構造はセルプレート６上に８０
０℃以下の希釈ドライ酸素雰囲気中で約３ｎｍの酸化膜
をつけ、その上にＣＶＤ法によりシリコン窒化膜を１０
ｎｍ堆積させ、さらに９００℃前後のウェット酸素雰囲
気で表面に酸化膜を２ｒ＋ｍはど堆積して形成される。

誘電体薄膜７を所定の領域にバターニングし、シリコン
上の酸化膜１０１を除去する。

（ｄ）ついで、ＣＶＤ法により、ｐ型シリコンエピタキ
シャル層２上にｐ型シリコンエピタキシャル層８ｂを２
００ｎｍ程度成長させる。このとき同時に、シリコンエ
ピタキシャル層２以外の部分にはポリシリコン８ａが成
長しキャパシタ電極が形成される。全面にヒ素ガラス（
Ａｓ２０３の重量分率で２０％程度）を堆積し溝４を完
全にうめこみ、エッチバックにより溝４の内部のみにヒ
素ガラス９を残す。さらに９５０℃前後の熱処理を加え
、溝４中のポリシリコン８ｃにヒ素ガラス９よりヒ素を
拡散してドープしたのちポリシリコン層（８ａ）を所定
の領域にバターニングする。

（ｅ）ついで、スイッチングトランジスタのゲート酸化
膜１０をｐ型シリコンエピタキシャル層２上に膜厚１５
ｎａ＋はど成長させ、しきい値電圧が所定の値になるよ
うに、ボロンをゲート酸化膜ｌｏを通してイオン注入す
る。（注入層は図示せず）さらにワード線を兼用するゲ
ート電極１１をｎ型にドープしたポリシリコンで形成し
たのちバターニングし、このゲート電極１１をマスクに
してヒ素をイオン注入しｎ中型のソース・ドレイン拡散
層１２．１２ａを形成する。このようにして、キャパシ
タ電極８ａの上方電極８ｄとスイッチングトランジスタ
のに型ドレイン拡散層１２ａとは合せ余裕なしで接続さ
れる。そして、全面に層間絶縁用の酸化膜１３を形成す
る。

以降の工程については図示を省略するが、通常の方法に
よりスイッチングトランジスタとして形成したｎチャネ
ルＭＩＳトランジスタのに型拡散層（ソース領域）１２
の上にコンタクトホールを設け、例えばアルミニウム系
合金（例えばｌ−５ｉ）で形成されたビット線１５（第
１図参照）と接続することにより、第１図の実施例に示
したＤＲＡＭセルが形成される。最終的にはその上にパ
ッシベーション膜を形成し、ＤＲＡＭセルの製造プロセ
スを終了する。

なお、第１図及び第２図の実施例では、溝４の深さはｐ
型シリコンエピタキシャル層２を貫きｎ型シリコン基板
１の上部よりも若干深い場合について示したが、キャパ
シタの実効容量の設定によっては、ｐ型シリコンエピタ
キシャル層の領域内であってもよ（、また、ｎ型シリコ
ン基板により深く達するものとしても同様の効果を奏す
るものである。

〔発明の効果〕

以上詳細に説明したように、この発明によればキャパシ
タの固定電位電極（セルプレート）ヲ完全に溝内にうめ
こみ、溝底部でｎ型高濃度基板と接続、給電しているの
で、表面段差が低減され・上層のバターニングが良好に
行え、また層間ショートも低減できる。このためより高
集積化が可能となる。また、ｎ型基板上にｐ型シリコン
をエピタキシャル成長させｐ型不純物濃度を表面に向っ
てうずくさせたいわゆるレトログレイドウエルを用いて
いるので、ウェルの電位変動を防げ、動作の安定化やラ
ッチアップ耐性向上が期待できる。

さらに、セルプレート電位と■ＢＢ（バックバイアス、
この場合はｐ型エピタキシャル層にかけられている）が
別々に設定できるので、例えばセルプレートＶ。０（電
源電圧）の半分の電圧を印加すれば誘電体薄膜にかかる
最大電界を下げることができ、装置の信頼性向上が期待
できる。

さらに、キャパシタ（蓄積）電極とスイッチングトラン
ジスタの拡散層が同一レイヤーで形成されているので、
従来必要であったコンタクトホールおよび合せ余裕が全
く必要でなくなり大幅な微細化が可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すＤＲＡＭセルのビッ
ト線方向に沿った要部模式断面図、第２図（ａ）〜（ｅ
）はこの発明のＤＲＡＭセルの製造方法を示す模式製造
工程断面図、第３図はトレンチキャパシタを有する従来
のＤＲＡＭセルの模式要部断面図である。 第１図及び第２図（ａ）〜（ｅ）において、１はｎ型シ
リコン基板（単結晶）、２はｐ型シリコンエピタキシャ
ル層、３はフィールド酸化膜、４はトレンチ（溝）、５
は酸化膜、６は固定電位電極（セルプレート）、７は誘
電体薄膜、８　ａは蓄積（キャパシタ）電極、８ｂはｐ
型エピタキシャル成長層、８Ｃはポリシリコン層（溝内
）、８ｄは上方電極（キャパシタ）、９はヒ素ガラス、
１０はゲート酸化膜、１１はゲート電極、１２はヤ型拡
散層（ソース）　、１２ａはに型拡散層（ドレイン）、
１３は層間絶縁用の酸化膜、１４はコンタクトホール、
１５はビット線、１０１は熱酸化膜、１０２はシリコン
窒化膜、１０３はシリコン酸化膜、１０４はレジストで
ある。 第３図において、５１はｐ型シリコン基板、５２はフィ
ールド酸化膜、５３は酸化膜、５４は蓄積電極、５５は
コンタクト、５Ｂはｎ十型拡散層、５７は誘電体薄膜、
５８は固定電位電極（セルプレート）、５９はゲート酸
化膜、６０はゲート電極、６１はｎ十型拡散層（ソース
）、６２はｎ十型拡散層（ドレイン）、６３はビット線
である。 １２．１２ａ　：　７１ｊａンー又・ドレイン拡オむ譬
この発明のトしンチへペシタ形ＤＲＡＭ乞ル竿１図 ５５、コンタクト ５６、７Ｌｔ型拡散層 ５９、ゲート番史仕」莫 錦 ３図

Claims (1)

1. 【特許請求の範囲】 ＭＩＳトランジスタとトレンチキャパシタとが結合され
   て構成する１トランジスタ・１キャパシタ型のダイナミ
   ックランダムアクセスメモ リセルからなる半導体メモリ装置において、第１導電型
   高濃度のシリコン基板上に形成されレトログレードウェ
   ル構造をもつ第２導電型のシリコンエピタキシャル層と
   、 このシリコンエピタキシャル層の厚さの深さを有し、少
   くとも上記シリコン基板に達するように形成されたトレ
   ンチと、 このトレンチの側壁に選択的に形成された絶縁膜と、 この絶縁膜の側壁に選択的に形成され、上記トレンチ底
   部において上記シリコン基板と接続するセルプレートと
   、 少くともこのセルプレート上に形成された誘電体薄膜と
   、 この誘電体薄膜上に形成され、蓄積電極を構成するポリ
   シリコン層と、 このポリシリコン層と同時に上記シリコンエピタキシャ
   ル層上に形成された第２導電型のエピタキシャル成長層
   と、 このエピタキシャル成長層上に形成され、キャパシタに
   隣接して形成されたスイッチング用のＭＩＳトランジス
   タと を有することを特徴とする半導体メモリ装置。