DE3780840T2

DE3780840T2 - Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff.

Info

Publication number: DE3780840T2
Application number: DE8787301747T
Authority: DE
Inventors: Masao Taguchi
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-03-03
Filing date: 1987-02-27
Publication date: 1993-03-25
Anticipated expiration: 2007-02-28
Also published as: EP0236089A2; KR900004178B1; US4803535A; KR870009381A; EP0236089A3; DE3780840D1; EP0236089B1

Description

Die vorliegende Erfindung bezieht sich auf eine Informationsspeicheranordnung und im besonderen auf einen dynamischen Speicher mit wahlfreiem Zugriff (DRAM) mit einem Grabenkondensator
Bei einer vorhergehenden DRAM-Zelle mit einem Grabenkondensator ist ein Ladungsspeicherkondensator mit einem MIS-Transistor zwischen einer Source- oder Drainzone und einer Inversionsschicht verbunden, und die Inversionsschicht auf der Substratseite dient als Ladungsspeicherelektrode zum Speichern von Informationsladungen. Ein Ladungsspeicherkondensator einer angrenzenden Zelle ist nahe jeder DRAM-Zelle durch eine Isolierschicht gebildet. In diesem Fall kann sich eine Verarmungsschicht durch das Substrat erstrecken, um ein Durchgreifen zwischen Zellen zu verursachen.
Eine Grabenkondensatorzelle von diesem Typ hat den Vorteil einer hohen Integration, verglichen mit einer Speicherzelle des Planartyps, hat aber folgende Probleme.
Das erste Problem besteht in einem Durchgreifen zwischen Zellen in den Kondensatoren. Um einen Schreibspannungsverlust, der durch eine Verminderung bei einer Schreibspannung auf Grund des Vorhandenseins einer Schwellenspannung verursacht wird, zu reduzieren, muß eine Verunreinigungskonzentration eines Substrats verringert werden. Wenn jedoch die Verunreinigungskonzentration übermäßig niedrig ist, kann sich eine Verarmungsschicht weiter erstrecken, um ein Durchgreifen zwischen den Grabenkondensatoren von benachbarten Zellen zu verursachen. Diese Kondensatoren werden dann elektrisch gekoppelt, um Informationen zu verlieren, die in den Zellen gespeichert sind, was die Zuverlässigkeit des Speichersystems herabsetzt.
Bei einer sogenannten Hi-C-Kondensatorstruktur, bei der eine Zone mit einem entgegengesetzten Leitfähigkeitstyp zu jenem des Substrats auf der Wandoberfläche in einem Graben gebildet ist, kann der Schreibspannungsverlust reduziert werden. Der Abstand zwischen den benachbarten Grabenkondensatoren wird jedoch durch eine Diffusionstiefe der Zone mit dem entgegengesetzten Leitfähigkeitstyp reduziert, wodurch sich die Wahrscheinlichkeit des Durchgreifens zwischen Zellen erhöht.
In diesem Fall muß ein Ionenimplantations- oder Diffusionsverfahren zum Dotieren einer Verunreinigung in eine Grabenseitenwand angewandt werden, wodurch Schwierigkeiten bei der Speicherherstellung zunehmen.
Das zweite Problem sind Softwarefehler. Eine große Verarmungsschicht erstreckt sich von einer Speicherelektrode (d. h., einer Inversionsschicht) in einem Substrat, und Minoritätsträger, die in der Verarmungsschicht oder dem Substrat erzeugt werden, können in der Verarmungsschicht leicht eingefangen und in die Speicherelektrode injiziert werden, was einen Softwarefehler verursacht, wenn u-Strahlen auf die Speicherzelle einfallen.
Das dritte Problem ist der Schreibspannungsverlust. Der Ladungsspeicherkondensator verwendet einen Kondensator, der zwischen einer Zellenplatte und einer Inversionsschicht einer in dem Graben gebildeten MOS-Struktur gebildet ist. Dementsprechend entspricht die erhaltene maximale Schreibspannung einer Differenz zwischen einer Energieversorgungsspannung und einer Schwellenspannung zum Bilden der Inversionsschicht für eine Spannung, die an die Zellenplatte angelegt wird. Präziser ist die maximale Spannung, die zum Schreiben eines "HIGH"-Pegels verfügbar ist, etwa 1 V niedriger als die Energieversorgungsspannung.
JP-A-59 141 262 offenbart eine Speicherzellenstruktur, bei der eine Nut in einem Substrat gebildet ist, wobei ein Mittelteil der Nut durch eine erste leitende Schicht gefüllt ist und Seitenteile durch zweite leitende Schichten, die zu benachbarten Speicherzellen gehören, gefüllt sind. Isolierschichten trennen die leitenden Schichten und belegen die Oberfläche der Nut. Diese Struktur hat eine begrenzte dielektrische Festigkeit um die zweiten leitenden Schichten, was zu einem niedrigen Aufkommen führt.
EP-A-0 149 799 offenbart eine Speicherzellenstruktur, bei der Grabenkondensatoren von benachbarten Speicherzellen Seite an Seite gebildet sind, wobei eine diffundierte Schicht auf den Seitenwänden von jedem Graben gebildet ist, um so eine Speicherelektrode zu umgeben. Diese Struktur führt leicht zu einem Durchgreifen zwischen der diffundierten Schicht und einer Source oder einem Drain des benachbarten Speicherzellentransistors.
Gemäß einem ersten Aspekt der Erfindung ist ein dynamischer Speicher mit wahlfreiem Zugriff mit einem Grabenkondensator vorgesehen, der umfaßt:
ein Halbleitersubstrat;
einen in dem genannten Halbleitersubstrat gebildeten Graben;
eine auf einer inneren Fläche des genannten Grabens gebildete Isolierschicht;
eine erste leitende Schicht, eine dielektrische Schicht und eine zweite leitende Schicht, die in dem genannten Graben gebildet sind, wobei die genannte erste leitende Schicht, die genannte dielektrische Schicht und die genannte zweite leitende Schicht einen Ladungsspeicherkondensator bilden; und
einen in dem genannten Halbleitersubstrat gebildeten MIS-Transistor,
bei dem die genannte zweite leitende Schicht mit einer Source- oder Drainzone des genannten MIS-Transistors ohmisch verbunden ist;
bei dem der genannte Graben auf seinem Boden eine Öffnung hat;
dadurch gekennzeichnet, daß:
die genannte erste leitende Schicht an der Position der genannten Öffnung und auf der genannten Isolierschicht gebildet ist, wodurch sie mit dem genannten Halbleitersubstrat an der genannten Öffnung ohmisch verbunden ist, wobei ein oberes Ende der genannten ersten leitenden Schicht tiefer als die Oberkante des genannten Grabens liegt, um so zu verhindern, daß die genannte erste leitende Schicht außerhalb des genannten Grabens bloßliegt;
die genannte dielektrische Schicht auf der genannten ersten leitenden Schicht gebildet ist, und die genannte zweite leitende Schicht auf der genannten dielektrischen Schicht gebildet ist, um so eine Speicherelektrode zu bilden, die den genannten Graben füllt; und dadurch, daß
die genannte erste leitende Schicht aus polykristallinem Silizium hergestellt ist und eine Elektrodenzellplatte darstellt, welche die durch die genannte zweite leitende Schicht gebildete genannte Speicherelektrode auf der genannten Isolierschicht in integrierter Form umgibt, aber in der Nähe der Oberkante des genannten Grabens die genannte Speicherelektrode nicht bedeckt.
Gemäß einem zweiten Aspekt der Erfindung ist ein dynamischer Speicher mit wahlfreiem Zugriff mit einem Grabenkondensator vorgesehen, der umfaßt:
ein Halbleitersubstrat eines Leitfähigkeitstyps;
einen in dem genannten Halbleitersubstrat gebildeten Graben;
eine auf einer gesamten inneren Seitenfläche des genannten Grabens gebildete Isolierschicht;
eine erste leitende Schicht, eine dielektrische Schicht und eine zweite leitende Schicht, die in dem genannten Graben gebildet sind, wobei die genannte erste leitende Schicht, die genannte dielektrische Schicht und die genannte zweite leitende Schicht einen Ladungsspeicherkondensator bilden; und
einen in dem genannten Halbleitersubstrat gebildeten MIS-Transistor;
bei dem die genannte zweite leitende Schicht des genannten Ladungsspeicherkondensators mit einer Source- oder Drainzone des genannten MIS-Transistors ohmisch verbunden ist;
dadurch gekennzeichnet, daß:
die genannte Isolierschicht eine Dicke hat, die ein Passieren von Trägern dadurch durch eine Tunnelerscheinung gestattet;
die genannte erste leitende Schicht auf der genannten Isolierschicht gebildet ist und auf dem gleichen Potential wie jenes des genannten Halbleitersubstrats durch die genannte Isolierschicht gehalten wird, wobei die Oberkante der genannten ersten leitenden Schicht tiefer als die Oberkante des genannten Grabens liegt, um zu verhindern, daß die genannte erste leitende Schicht außerhalb des genannten Grabens bloßliegt;
eine dielektrische Schicht auf der genannten ersten leitenden Schicht gebildet ist, wobei die genannte zweite leitende Schicht auf der genannten dielektrischen Schicht gebildet ist und vom anderen Leitfähigkeitstyp zum genannten Substrat ist.
Eine Ausführungsform der vorliegenden Erfindung kann einen dynamischen Speicher mit wahlfreiem Zugriff vorsehen, der einen verbesserten Grabenkondensator hat.
An Hand eines Beispiels wird Bezug auf die bei liegenden Zeichnungen genommen, in denen:
Fig. 1 eine Seitenschnittansicht einer vorher vorgeschlagenen Kondensatorzelle ist;
Fig. 2 und 3 eine Draufsicht bzw. eine Seitenschnittansicht sind, die eine Grabenkondensatorzelle gemäß einer Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 4A bis 9A Draufsichten sind, die Herstellungsschritte der in Fig. 2 und 3 gezeigten Grabenkondensatorzelle zeigen;
Fig. 4B bis 9B Schnittansichten sind, die Herstellungsschritte der in Fig. 2 und 3 gezeigten Grabenkondensatorzelle zeigen;
Fig. 10 und 11 eine Draufsicht bzw. eine Seitenschnittansicht sind, die eine Grabenkondensatorzelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 12A bis 17A Draufsichten sind, die die Herstellungsschritte der in Fig. 10 und 11 gezeigten Grabenkondensatorzelle zeigen;
Fig. 12B bis 17B Schnittansichten sind, die die Herstellungsschritte der in Fig. 10 und 11 gezeigten Grabenkondensatorzelle zeigen;
Fig. 18 und 19 eine Draufsicht bzw. eine Seitenschnittansicht sind, die eine Grabenkondensatorzelle gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 20 eine Draufsicht ist, die ein Muster einer vergrabenen Schicht und eines Grabens gemäß der in Fig. 18 und 19 gezeigten Ausführungsform zeigt;
Fig. 21 bis 26 Schnittansichten sind, die die Herstellungsschritte der in Fig. 18 und 19 gezeigten Ausführungsform zeigen;
Fig. 27 und 28 eine Draufsicht und eine Seitenschnittansicht sind, die eine Grabenkondensatorzelle gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung darstellen;
Fig. 29A bis 34A Draufsichten sind, die die Herstellungsschritte der in Fig. 27 und 28 gezeigten Grabenkondensatorzelle zeigen; und
Fig. 29B bis 34B Schnittansichten sind, die die Herstellungsschritte der in Fig. 27 und 28 gezeigten Grabenkondensatorzelle zeigen.
Ein vorhergehender Typ der Grabenkondensatorzelle wird unter Bezugnahme auf Fig. 1 beschrieben, um die vorliegende Erfindung klarer zu unterscheiden und ein besseres Verständnis der vorliegenden Erfindung zu vermitteln.
Fig. 1 ist eine Schnittansicht, die diese Grabenkondensatorzelle zeigt.
Unter Bezugnahme auf Fig. 1 bezeichnet Bezugszeichen 11 ein p-Typ Silizium- (p-Typ Si) Substrat als Halbleitersubstrat; 12 eine Siliziumdioxid- (SiO&sub2;) Schicht, die als Feldisolierschicht zum Definieren des Zellenbereiches dient; 13 Elektronen in einer Inversionsschicht, die als Ladungsspeicherelektrode dient; 14 eine dielektrische Schicht; und 15 eine Zellenplatte (Gegenelektrode) aus einer polykristallinen Silizium- (Poly-Si) Schicht. Die Inversionsschicht 13, die dielektrische Schicht 14 und die Zellenplatte 15 bilden einen Ladungsspeicherkondensator.
Bezugszeichen 16 bezeichnet eine dielektrische Gate- Schicht; 17 eine Poly-Si-Wortleitung; und 18A und 18B Zonen mit hoher Verunreinigung, die als n&spplus;-Typ Source- oder Drainzonen dienen. Die Source- oder Drainzonen 18A und 18B und die Wortleitung 17, die als Gate dient, bilden einen MIS- Transistor.
Eine Bitleitung 19, die z. B. aus Aluminium (Al) besteht, ist gebildet, um mit der Source- oder Drainzone 18A auf dem Substrat in Kontakt zu sein, und erstreckt sich in einer Richtung senkrecht zu der Wortleitung 17.
In diesem Fall ist der Ladungsspeicherkondensator mit dem MIS-Transistor zwischen der Source- oder Drainzone 18B und der Inversionsschicht 13 verbunden. Deshalb dient die Inversionsschicht 13 auf der Substratseite als Ladungsspeicherelektrode zum Speichern von Informationsladungen.
Jede DRAM-Zelle ist durch den Feldisolierfilm 12 getrennt von einem Ladungsspeicherkondensator einer benachbarten Zelle gebildet. Die unterbrochene Linie stellt die Grenze einer Verarmungsschicht dar, die sich innerhalb des Substrats erstreckt. Fig. 1 zeigt einen Zustand, bei dem ein Durchgreifen zwischen Zellen in dem benachbarten Kondensator aufgetreten ist.
Eine Grabenkondensatorzelle von diesem Typ hat den Vorteil einer hohen Integration, verglichen mit einer Zelle eines Planartyps, hat aber folgende Nachteile: (1) ein Durchgreifen zwischen Zellen in den benachbarten Kondensatoren, (2) Softwarefehler und (3) ein Schreibspannungsverlust können leicht auftreten.
Die vorliegende Erfindung versucht, die obigen Probleme zu lösen, und wird unten ausführlich unter Bezugnahme auf die bevorzugten Ausführungsformen beschrieben.
Fig. 2 ist eine Draufsicht, die eine Grabenkondensatorzelle gemäß einer ersten Ausführungsform der vorliegenden Erfindung darstellt, Fig. 3 ist eine Seitenschnittansicht davon, Fig. 4A bis 9A sind Draufsichten, die die Herstellungsschritte der Grabenkondensatorzelle zeigen, und Fig. 4B bis 9B sind Schnittansichten davon. Fig. 10 und 11 sind eine Draufsicht bzw. eine Seitenschnittansicht, die eine Grabenkondensatorzelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellen, Fig. 12A bis 17A sind Draufsichten, die die Herstellungsschritte der Grabenkondensatorzelle in Fig. 10 und 11 zeigen, und Fig. 12B bis 17B sind Schnittansichten davon.
Unter Bezugnahme auf Fig. 2 und 3 bezeichnet Bezugszeichen 21 ein p-Typ Si-Substrat als Halbleitersubstrat; 23 eine SiO&sub2;-Schicht, die als Feldisolierschicht zum Definieren eines Zellenbereiches dient; 24 einen Graben, der so gebildet ist, um eine Feldzone zu enthalten; und 41 eine SiO&sub2;-Isolierschicht, die eine Seitenwanddicke von 100 bis 500 Å (10 Å = 1 nm) hat und den Kondensatorbereich definiert. Bezugszeichen 25 bezeichnet eine Zellenplatte (eine Gegenelektrode) aus p&spplus;-Typ Poly-Si, die in dem gesamten Bereich des Grabens mit der SiO&sub2;-Isolierschicht 24 gebildet ist, außer dem Bereich nahe der Öffnung des Grabens. Die Zellenplatte 25 ist mit dem Substrat am Boden des Grabens in Kontakt. Die Zellenplatte dient als erste leitende Schicht. Bezugszeichen 26 bezeichnet eine dielektrische Schicht, die aus Siliziumnitrid (Si&sub3;N&sub4;) besteht; und 27 eine Ladungsspeicherelektrode aus n&spplus;-Typ Poly-Si, die als zweite leitende Schicht dient. Die Zellenplatte 25, die dielektrische Schicht 26 und die Ladungsspeicherelektrode 27, die alle durch die SiO&sub2;-Isolierschicht 41 definiert sind, bilden einen Ladungsspeicherkondensator.
Bezugszeichen 28 bezeichnet eine SiO&sub2;-Schicht, die als dielektrische Gate-Schicht dient. Bezugszeichen 29A und 29B n&spplus;-Typ Source- oder Drain- (S/D) Zonen; 29C eine n&spplus;-Typ Zone, die gleichzeitig mit den Source- oder Drainzonen 29A und 29B gebildet wird; 30A eine Wortleitung (d. h. eine Gate-Elektrode) selbiger Zelle (dieser Zelle), die aus Titansilizid (TiSi&sub2;) hergestellt ist; und 30B eine Wortleitung einer Zelle, die mit der selbigen Zelle benachbart ist. Das p-Typ Si-Substrat 21, die dielektrische Gate-Schicht 28, die n&spplus;-Typ S/D-Zonen 29A und 29B und die Wortleitung 30A bilden einen Transistor (d. h., einen Zellentransistor) von selbiger Speicherzelle (d. h. von dieser Zelle).
Bezugszeichen 31 bezeichnet eine SiO&sub2;-Isolierschicht; 32A eine dritte leitende Schicht, die aus einer n&spplus;-Typ Poly- Si-Schicht besteht; und 32B eine n&spplus;-Typ Poly-Si-Schicht als dritte leitende Schicht, die eine Transistor-S/D-Zone, z. B. 29B, mit der Ladungsspeicherelektrode 27 des Ladungsspeicherkondensators elektrisch verbindet. Die dritte leitende Schicht 32B verbindet den Ladungsspeicherkondensator mit dem Zellentransistor, um eine DRAM-Zelle zu bilden.
Bezugszeichen 33 bezeichnet eine Isolierzwischenschicht; 34 ein Verdrahtungskontaktloch; und 35 eine Bitleitung aus Aluminium (Al), die mit der S/D-Zone 29A durch die dritte leitende Schicht 29B in Kontakt ist und die auf der Isolierzwischenschicht gebildet ist und sich in einer Richtung senkrecht zu der Wortleitung erstreckt.
In der Grabenkondensatorzelle gemäß der vorliegenden Erfindung ist die Source- oder Drainzone 29B des Transistors mit der Ladungsspeicherelektrode 27 durch die dritte leitende Schicht 32 (32B) elektrisch verbunden.
Die zweite leitende Schicht 27 in dem Graben 24 dient als Ladungsspeicherelektrode zum Speichern von Informationsladungen. Die erste leitende Schicht 25 auf der Substratseite dient als Zellenplatte (d. h. Gegenelektrode). Die Funktionen dieser leitenden Schichten sind zu jenen in der vorhergehenden Anordnung umgekehrt.
Die obige Struktur verhindert das Ausbreiten der Verarmungsschicht in dem Substrat, und so kann die Kopplung (Interferenz) zwischen den benachbarten Kondensatoren eliminiert werden.
Die dritte leitende Schicht, d. h. die n&spplus;-Typ Si- Schicht 32 (32B) zum Verbinden der S/D-Zone 29B des Transistors mit der Ladungsspeicherelektrode 27 des Ladungsspeicherkondensators kann durch Selbstausrichtung mit der Wortleitung, durch Wachsen der leitenden Schicht auf einer Si- Oberfläche, die zwischen den Wortleitungen 30A und 30B bloßliegt, ohne Verwendung eines Maskenverfahrens gebildet werden.
Deshalb kann die Mikromusterung und eine hohe Packungsdichte der Zellen erreicht werden.
Bei der Struktur gemäß der vorliegenden Erfindung kann, da die Isolierschicht 31 auf der Seitenwandfläche des Grabens gebildet ist, um die Kondensatorzone zu definieren, eine Verminderung bei der Verunreinigungskonzentration in der ersten leitenden Schicht wünschenswert verhindert werden. Solch eine Verminderung tritt bei dem anschließenden Oxydationsverfahren oder Anneal-Verfahren nach der Bildung der S/D-Zonen 29A und 29B auf, wobei Verunreinigungsionen von der p&spplus;-Typ Poly-Si-Schicht (der ersten leitenden Schicht) 25, die eine hohe Konzentration von etwa 10¹&sup9; cm&supmin;³ hat, d. h., die Zellenplatte (Gegenelektrode), die eine hohe Verunreinigungskonzentration hat und auf der inneren Oberfläche des Grabens gebildet ist, zu dem p-Typ Si- Substrat um den Graben 24 diffundiert werden. Deshalb wird eine Verminderung bei der Ladungsspeicherkapazität des Kondensators, die durch die Bildung einer Verarmungsschicht an der Schnittstelle zwischen der p&spplus;-Typ Poly-Si-Schicht (der ersten leitenden Schicht) 25 und der dielektrischen Schicht 26 verursacht wird, verhindert.
Bei der obigen Struktur ist die erste leitende Schicht (die Zellenplatte) 25 mit dem Substrat 21 in der Öffnung der den Kondensator definierenden SiO&sub2;-Isolierschicht 31, die auf dem Boden des Grabens gebildet ist, ohmisch verbunden und wird auf demselben Potential wie das Substrat 21 gehalten.
Ein Verfahren zum Herstellen der Grabenkondensatorzelle gemäß dieser Ausführungsform wird unter Bezugnahme auf die Draufsichten von Fig. 4A bis 9A und die Schnittansichten von Fig. 4B bis 9B sowie Fig. 2 und 3 beschrieben.
Wie in Fig. 4A und 4B gezeigt, wird zum Beispiel eine Si&sub3;N&sub4;-Schicht (oder eine zusammengesetzte Schicht aus Si&sub3;N&sub4; und SiO&sub2;) 22 als Antioxidfilm für die selektive Oxydation auf einer Elementbildungszone auf der Oberfläche des p-Typ Si-Substrats 21 gebildet. Das Si-Substrat 21 wird unter Verwendung der Si&sub3;N&sub4;-Schicht 22 als Maske oxydiert, um eine 4000 Å dicke SiO&sub2;-Schicht 23 als Feldisolierschicht zu bilden.
Wie in Fig. 5A und 5B gezeigt, wird unter Anwendung der herkömmlichen photolithographischen Verfahren und des reaktiven Ionenätzens (RIE) ein Graben 24 mit einer Tiefe von 3 bis 4 um in der Antioxidzone gebildet, die einen Teil der Feldisolierschicht 23 enthält.
Dann wird die thermische Oxydation ausgeführt, um eine den Kondensatorbereich definierende SiO&sub2;-Isolierschicht 41 mit einer Dicke von 300Å auf der inneren Oberfläche des Grabens 24 zu bilden. Die Dicke der Schicht 41 ist nicht begrenzt. Wenn jedoch die Dicke übermäßig ist, verringert sich die effektive Größe des Grabens. Deshalb beträgt die Dicke der Schicht 41 vorzugsweise weniger als 1000 Å.
Die SiO&sub2;-Isolierschicht 41 am Boden des Grabens 24 wird durch ein anisotropes Ätzmittel, wie das reaktive Ionenätzen (RIE), das in die vertikale Richtung der Substratoberfläche effektiv ist, selektiv entfernt. Deshalb wird eine Öffnung 42 auf solch eine Weise gebildet, daß die Oberfläche des p- Typ Si-Substrats 21 freigelegt wird.
Wie in Fig. 6A und 6B gezeigt, wird eine 1000 Å dicke p&spplus;-Typ Poly-Si-Schicht durch Dotieren von Arsenionen mit einer hohen Konzentration durch CVD in der gesamten Oberfläche des Substrats, das die innere Oberfläche des Grabens 24 enthält, gebildet. Das isotrope Ätzen (z. B. Plasmaätzen) wird ausgeführt, um eine p&spplus;-Typ Poly-Si-Schicht 25 nur auf der inneren Wandoberfläche des Grabens zu belassen.
Die p&spplus;-Typ Poly-Si-Schicht 25 ist mit dem p-Typ Si- Substrat 21 auf dem Boden des Grabens 24 durch die Öffnung 42 der SiO&sub2;-Schicht 41 in Kontakt.
Die p&spplus;-Typ Poly-Si-Schicht 25 strebt nach Bildung einer Zone mit hoher Verunreinigung auf der Wandoberfläche des Grabens 24 auf solch eine Weise, daß die Zone mit hoher Verunreinigung dasselbe Potential wie das Substrat 21 hat, wodurch der Substratteil als Zellenplatte (d. h. Gegenelektrode) genutzt wird. Die p&spplus;-Typ Poly-Si-Schicht 25 ist auf der SiO&sub2;-Isolierschicht 41 gebildet, um die Seitenwandoberfläche des Grabens 24 zu definieren. Beim nachfolgenden Annealen des Herstellungsverfahrens werden die dotierten Verunreinigungsatome (in diesem Fall Boratome, wenn ein n- Typ Substrat verwendet wird, sind die Verunreinigungsatome Arsen- oder Phosphoratome) nicht in das Substrat 21 diffundiert und zerstreut. Die p&spplus;-Typ Poly-Si-Schicht, d. h., die Zellenplatte 25, wird als Zone mit hoher Verunreinigung behalten. Deshalb kann eine Verminderung bei der Kapazität, die durch Bildung einer Verarmungsschicht verursacht wird, verhindert werden, wenn die p&spplus;-Typ Poly-Si- Schicht als Kondensatorelektrode verwendet wird.
Nachdem der Anitoxidfilm 22, der bei der selektiven Oxydation verwendet wurde, entfernt ist, wird eine 100 Å dicke Si&sub3;N&sub4;-Schicht (oder ein zusammengesetzter Film aus den Si&sub3;N&sub4;- und SiO&sub2;-Schichten) 26 als dielektrische Schicht durch Oxydation oder Wachstum auf der gesamten Oberfläche gebildet, die die innere Oberfläche des Grabens 24 mit der p&spplus;-Typ Poly-Si-Schicht 25 enthält.
Es ist bekannt, daß eine dielektrische Stehspannung der Schicht 25 erhöht wird, wenn die Schicht 25 in einer Sauerstoffatmosphäre annealt wird.
Wie in Fig. 7A und 7B gezeigt, wächst eine arsen- oder phosphordotierte n&spplus;-Typ Poly-Si-Schicht auf dem Substrat 21, das den Graben 24 enthält, um den Graben genügend zu füllen. Die Poly-Si-Schicht auf dem Substrat wird durch ein isotropes Ätzmittel selektiv entfernt, wodurch eine n&spplus;-Typ Poly- Si-Schicht 27 gebildet wird, die vollständig die Schicht 26 ist. Die n&spplus;-Typ Poly-Si-Schicht 27, d. h., die zweite leitende Schicht, dient als Ladungsspeicherelektrode.
Wie in Fig. 8A und 8B gezeigt, wird die dielektrische Schicht 26 außerhalb des Grabens 24 entfernt, um die Oberfläche des Si-Substrats 21 bloßzulegen. Die Oberfläche des Substrats 21 wird gemäß dem herkömmlichen Verfahren zum Bilden eines MOS-Transistors oxydiert. Der MOS-Transistor von jeder Zelle wird gebildet, und eine 280 Å dicke SiO&sub2;- Schicht 28 wird als Gate-Isolierschicht für Peripherieschaltungs-MOS-Transistoren gebildet. In diesem Fall wird, wenn die Oxydation bei einer niedrigen Temperatur von 900ºC erfolgt, die Dicke der SiO&sub2;-Schicht 28 auf der Oberfläche der p&spplus;-Typ Poly-Si-Schicht (Ladungsspeicherelektrode) 27 etwa 6000 Å.
Ein Material, das als Gate-Material dient, wie Titansilizid (TiSi&sub2;), mit einer Dicke von etwa 2000 Å wird auf der Hauptoberfläche, d. h., der Oberfläche mit den Elementen, abgeschieden. Eine 1000 Å dicke SiO&sub2;-Schicht 31A wird auf der Gate-Elektrode gebildet und gemustert, um ein TiSi&sub2; Wortleitungsmuster mit der SiO&sub2;-Schicht 31 darauf zu bilden. Eine SiO&sub2;-Schicht 31B mit einer Dicke von etwa 1500 Å wird auf der Hauptoberfläche gebildet. Die SiO&sub2;-Schicht 31A oder 31B bleibt auf den oberen und seitlichen Oberflächen des Wortleitungsmusters durch das anisotrope Ätzmittel (das herkömmliche Verfahren) zurück, wodurch TiSi&sub2;-Wortleitungen 30A und 30B gebildet werden, die mit der SiO&sub2;-Schicht 31 (31A und 31B) bedeckt sind, die als Isolierschicht dient. In diesem Fall sind die Oberfläche der Poly-Si-Schicht 27 auf dem Si-Substrat 21, die nicht mit der Wortleitung bedeckt ist, und die Oberfläche der Poly-Si-Schicht 27, die von dem Graben umgeben ist, bloßgelegt.
Unter Verwendung der Wortleitung (Gate-Elektrode) 30A als Maske werden Arsenionen gemäß einem herkömmlichen Verfahren implantiert, um n&spplus;-Typ Source- oder Drainzonen 29A und 29B zu bilden. Eine n&spplus;-Typ Verunreinigungszone 29C wird in der n&spplus;-Typ Poly-Si-Schicht 27 gebildet, die in den Graben 24 gefüllt ist.
Wie in Fig. 9A und 9B gezeigt, wird eine 4000 Å dicke arsen- oder phosphordotierte n&spplus;-Typ Poly-Si-Schicht auf dem Substrat durch ein selektives Abscheidungsverfahren gebildet.
In diesem Fall wächst die Poly-Si-Schicht nicht auf den SiO&sub2;-Schichten 31 und 23. Dritte leitende Schichten 32A und 32B aus n&spplus;-Typ Poly-Si werden auf dem Si-Oberflächenteil an der Source- oder Drainzone 29A und 29B und der n&spplus;-Typ Poly- Si-Schicht 27, d. h. der Ladungsspeicherelektrode, gebildet. Die n&spplus;-Typ Poly-Si-Schicht wächst nicht auf der bloßgelegten dielektrischen Schicht 26 und den Enden der kondensatordefinierenden SiO&sub2;-Schicht 41. Jedoch beträgt die Dicke der n&spplus;-Typ Poly-Si-Schicht weniger als 200 Å, so daß die Poly- Si-Schicht auf der Source-/Drainzone 29B mit der Poly-Si- Schicht auf der Ladungsspeicherelektrode 27 durchgehend ist, um die dritte leitende Schicht 32B zu bilden. Deshalb ist die Source-/Drainzone 29B mit der Ladungsspeicherelektrode 27 elektrisch verbunden.
Wie in Fig. 2 und 3 gezeigt, ist eine Isolierzwischenschicht 33 auf der gesamten Oberfläche des Substrats gemäß dem herkömmlichen Verfahren gebildet, und ein Kontaktloch 34 ist auf der Source- oder Drainzone 29A an einer Position gebildet, wo die Bitleitung mit der Zelle in Kontakt ist. Eine Bitleitung 35 aus Aluminium oder dergleichen ist auf der Source- oder Drainzone 29 durch das Kontaktloch 34 gebildet.
Die Speicherzelle dieser Ausführungsform hat die folgenden Vorteile.
Die Gegenelektrode, d. h., die Zellenplatte des Ladungsspeicherkondensators, ist in dem Substrat selbst gebildet, und präziser, auf der Isolierschicht, die auf der Seitenwandoberfläche des Grabens gebildet ist. Die Gegenelektrode ist mit dem Substrat am Boden des Grabens in Kontakt und ist als leitende Schicht definiert, die durch den Kontaktteil dasselbe Potential wie das Substrat hat. Dementsprechend ist, wenn das Substrat geerdet wird, das Gegenelektrodenpotential sehr stabil. Mit anderen Worten, eine Verminderung der Betriebstoleranz, die durch einen sogenannten Spannungsstoß verursacht wird, sowie Betriebsfehler treten nicht auf.
Das Substrat dient als große Elektrodenplatte mit einer gleichförmigen Potentialverteilung. Auch wenn benachbarte Kondensatoren eng zusammen liegen, verursacht das Substrat zwischen diesen benachbarten Kondensatoren keine Interferenz.
Die Interferenz ist durch einen Ladungsaustritt definiert, der durch ein Durchgreifen zwischen Zellen zwischen den Kondensatoren und durch eine gegebene Änderung der gespeicherten Ladung verursacht wird, so daß die benachbarten Kondensatoren durch eine Verarmungsschicht miteinander in Kontakt sind und das Laden oder Entladen von einem Kondensator die Operation eines anderen Kondensators durch elektrostatische Kopplung beeinflußt.
Die Ladungsspeicherelektrode ist von einer Isolierschicht (der dielektrischen Schicht) umgeben, und die Verarmungsschicht erstreckt sich nicht in das Substrat. Somit treten keine Softwarefehler auf.
Der Ladungsspeicherkondensator hat eine Struktur einer n&spplus;-Typ Poly-Si-Schicht, einer dielektrischen Schicht und einer p&spplus;-Typ Poly-Si-Schicht. Eine Invertierungsschicht wird nicht verwendet, und so tritt kein Schreibspannungsverlust auf.
Der Kondensator ist unter den Source- oder Drainzonen des MIS-Transistors auf Grund des strukturellen Merkmals der Speicherzelle vergraben. Die Größe der Speicherzelle kann weitgehend auf jene reduziert werden, die einem Transistor entspricht, verglichen mit der Speicherzelle des vorhergehenden Typs. Gleichzeitig ist die Zellenplatte nicht auf dem Substrat gebildet, im Gegensatz zur Speicherzelle des vorhergehenden Typs. Auch Ausrichtungstoleranzen für die Zellenplatte mit dem Kondensator und den Transistor brauchen nicht beachtet zu werden, wodurch die Größe der Speicherzelle weiter reduziert werden kann.
Die Gegenelektrode des Ladungsspeicherkondensators umfaßt eine Poly-Si-Schicht, die eine hohe Verunreinigungskonzentration hat und auf der inneren Oberfläche des in dem Substrat gebildeten Grabens gebildet ist. Die Poly-Si- Schicht befindet sich mit der Seitenwandoberfläche des Grabens durch die dünne Isolierschicht in selektivem Kontakt. Diese Poly-Si-Schicht wird vom elektrischen Gesichtspunkt auf demselben Potential wie das Substrat gehalten. Die Diffusionsverunreinigung von der Seitenwandoberfläche des Grabens in das Substrat wird jedoch verhindert. Selbst nachdem das Annealen ausgeführt ist, liegt eine sehr kleine Verminderung bei der Verunreinigungskonzentration der Poly-Si-Schicht vor.
In dem Kondensator, der aus dem n&spplus;-Typ Halbleiter, der dielektrischen Schicht und dem p&spplus;-Typ Halbleiter besteht, wird, wenn eine Spannung an die Speicherelektrode angelegt wird, eine Verarmungsschicht in dem Halbleitersubstrat gebildet. Wenn die n&spplus;- und p&spplus;-Typ Ionenkonzentrationen niedrig sind, überlappt die Verarmungsschicht die dielektrische Schicht. Die effektive Ladungsspeicherkapazität wird in Abhängigkeit von der Spannung unerwünscht reduziert. Gemäß der Struktur der vorliegenden Erfindung geht jedoch die Verunreinigungskonzentration der Gegenelektrode nicht zurück, und so kann eine Verminderung der Kapazität durch die Bildung der Verarmungsschicht verhindert werden.
Die Zellenplatte ist in dem Substrat, aber nicht auf dem Substrat gebildet. Die Wortleitung, die gleich neben der Wortleitung der Zelle verläuft, ist mit der Ladungsspeicherelektrode durch einen dünnen Oxidfilm in Kontakt, der mit dem Gate-Oxidfilm äquivalent ist, wodurch eine kapazitive Kopplung erzeugt wird. In dem DRAM wird, wenn eine gegebene Wortleitung ausgewählt wird, die nächste Wortleitung im wesentlichen an das Erdpotential geklemmt. Die Ladungsspeicherkapazität der Zelle wird durch die kapazitive Kopplung leicht erhöht.
Fig. 10 und 11 sind eine Draufsicht bzw. eine Seitenschnittansicht, die eine Grabenkondensatorzelle gemäß einer anderen Ausführungsform der vorliegenden Erfindung darstellen.
Bei dieser Struktur wird eine Speicherzelle in einer n- Potentialmulde auf einem p-Substrat gebildet.
Unter Bezugnahme auf Fig. 10 und 11 bezeichnet Bezugszeichen 36 eine n-Potentialmulde; 107 eine Ladungsspeicherelektrode aus p&spplus;-Typ Poly-Si, die als zweite leitende Schicht dient, die in dem Graben durch eine dielektrische Schicht vergraben ist; 109A und 109B jeweils p&spplus;-Typ S/D- Zonen; 109C eine p&spplus;-Typ Zone, die zusammen mit der Source- oder Drainzone gebildet wird; 112A eine dritte leitende Schicht aus einer p&spplus;-Typ Poly-Si-Schicht; und 112B eine p&spplus;- Typ Poly-Si-Schicht, die als dritte leitende Schicht dient, die die Source- oder Drainzone, z. B. 109B, mit der Ladungsspeicherelektrode 107 des Ladungsspeicherkondensators elektrisch verbindet.
Die obige Struktur kann auch auf ein Halbleitersubstrat mit einer p-Typ Potentialmulde auf einem n-Typ Substrat angewandt werden. In diesem Fall ist der Leitfähigkeitstyp der leitenden Schichten und der Source- oder Drainzone entgegengesetzt zu jenem in Fig. 3.
Ein Verfahren zum Herstellen der Grabenkondensatorzelle gemäß dieser Ausführungsform wird unten beschrieben.
Die n-Potentialmulde 36 mit einer Tiefe von etwa 2 um wird in einem p-Typ Si-Substrat 21 gebildet. Nach den gleichen Verfahren wie in Fig. 4 wird eine Si&sub3;N&sub4;-Schicht 22 auf einer Elementbildungszone der n-Potentialmulde 36 gebildet. Unter Verwendung der Si&sub3;N&sub4;-Schicht 22 als Maske wird die thermische Oxydation ausgeführt, um eine 4000 Å dicke SiO&sub2;-Feldschicht 23 zu bilden (Fig. 12).
Nach den gleichen Verfahren wie bei der vorhergehenden Ausführungsform wird unter Verwendung des RIE ein Graben 24 mit einer Tiefe von 3 bis 4 um, der das p-Typ Substrat 21 erreicht, in einer Antioxidzone gebildet, die einen Teil der Feldisolierschicht 23 enthält.
Dann wird die thermische Oxydation ausgeführt, um eine 300 Å dicke SiO&sub2;-Isolierschicht 41 auf der inneren Wandoberfläche des Grabens 24 zu bilden, um die Kondensatorzone zu definieren.
Die SiO&sub2;-Isolierschicht 41 auf dem Boden des Grabens 24 wird durch RIE selektiv entfernt, um eine Öffnung 42 zu bilden, um so die Oberfläche des p-Typ Si-Substrats 21 freizulegen (Fig. 13).
Anschließend wird eine 1000 Å dicke bordotierte p&spplus;-Typ Poly-Si-Schicht 25 auf der inneren Wandoberfläche des Grabens 24 gebildet. Die p&spplus;-Typ Poly-Si-Schicht 25 ist am Boden des Grabens 24 durch die Öffnung 42 der SiO&sub2;-Schicht 41 mit dem p-Typ Si-Substrat 21 elektrisch verbunden.
Eine 100 Å dicke Si&sub3;N&sub4;-Schicht (oder eine SiO&sub2;-Schicht, oder ein zusammengesetzter Film aus Si&sub3;N&sub4;- und SiO&sub2;-Schichten) 26 als dielektrische Schicht wird durch Oxydation oder Wachstum auf der gesamten Oberfläche, die die innere Wandoberfläche des Grabens 24 mit der p&spplus;-Typ Poly-Si-Schicht 25 enthält, gebildet (Fig. 14).
Eine p&spplus;-Typ Poly-Si-Schicht 107, die als Ladungsspeicherelektrode dient, wird vollständig in den Graben 24 durch die dielektrische Schicht 26 gefüllt (Fig. 15).
Die dielektrische Schicht 26, die außerhalb des Grabens 24 freiliegt, wird entfernt, um die Oberfläche der n- Potentialmulde 36 freizulegen. Eine SiO&sub2;-Gate-Schicht 28 wird auf der Oberfläche der n-Potentialmulde 36 gemäß dem herkömmlichen Bildungsverfahren von MOS-Transistoren gebildet. Zum Beispiel werden TiSi&sub2;-Wortleitungen 30A und 30B, die mit einer SiO&sub2;-Schicht 31 (31a und 31b) bedeckt sind, die als Isolierschicht dient, auf der SiO&sub2;-Gate- Schicht 28 gebildet. Anschließend werden unter Verwendung einer Wortleitung (einer Gate-Elektrode) 30A als Maske, die auf der n-Potentialmulde 36 freiliegt, Borionen implantiert, um p&spplus;-Typ Source- oder Drainzonen 109A und 109B zu bilden. In diesem Fall wird eine p&spplus;-Typ Verunreinigungszone 109C in einer p&spplus;-Typ Poly-Si-Schicht 107 gebildet, die in den Graben 24 gefüllt ist (Fig. 16).
Ein selektives Abscheidungsverfahren wird ausgeführt, um dritte leitende Schichten 112A und 112B aus p&spplus;-Typ Poly- Si auf der freigelegten Si-Oberfläche an den Source- oder Drainzonen 109A und 109B und der p&spplus;-Typ Zone 109C auf der p&spplus;-Typ Poly-Si-Schicht 107 zu bilden. Die Poly-Si-Schicht auf der Source- oder Drainzone 109A ist mit der Poly-Si- Schicht auf der Ladungsspeicherelektrode 107 durchgehend. Die Source- oder Drainzone 109 ist somit mit der Ladungsspeicherelektrode 107 elektrisch verbunden (Fig. 17).
Gemäß einem herkömmlichen Verfahren wird eine Isolierzwischenschicht 33 gebildet, um die gesamte Oberfläche des Substrats zu bedecken. Ein Kontaktloch 34 wird in der Source- oder Drainzone 109A an einer Position gebildet, wo die Bitleitung mit der Zelle in Kontakt ist. Eine Bitleitung 35, die aus Aluminium oder dergleichen besteht, wird gebildet.
Die resultierende Speicherzelle gemäß dieser Ausführungsform hat folgende weitere Vorteile.
Da die Potentialmulde eine Spannung durch einen Vorspannungsgenerator oder dergleichen empfängt, tendiert die Spannung zur Instabilität. Wenn die Gegenelektrode des Kondensators mit der Potentialmulde in Kontakt ist, wird die Spannung der Ladungsspeicherelektrode des Kondensators gemäß einer Veränderung bei der Potentialmuldenspannung verändert, wodurch die Zuverlässigkeit der Ladungsspeicherinformationen reduziert wird. Jedoch bei der Struktur gemäß dieser Ausführungsform erstreckt sich der Graben durch die Potentialmulde und erreicht das Substrat. Deshalb ist die Gegenelektrode mit dem Substrat elektrisch verbunden, das ein stabiles Potential hat.
Das Potential der Ladungsspeicherelektrode des Kondensator ändert sich nicht bei Störung, und so wird die Zuverlässigkeit von Speicherinformationen verbessert.
Außerdem wird, da die Gegenelektrode und die Ladungsspeicherelektrode denselben Leitfähigkeitstyp haben, eine Verarmungsschicht in der Gegenelektrode nicht gebildet. Als Resultat wird die effektive Ladungskapazität nicht vermindert.
Die vorliegende Erfindung kann auch auf eine DRAM-Zelle angewandt werden, die einen Leitfähigkeitstyp hat, der zu jenem von dieser Ausführungsform entgegengesetzt ist.
Noch eine andere Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 18 und 19 beschrieben. Fig. 18 ist eine Draufsicht auf diese Ausführungsform, und Fig. 19 ist eine Seitenschnittansicht davon. Fig. 20 ist eine Draufsicht, die eine vergrabene Schicht und ein Grabenmuster innerhalb des Substrats zeigt, und Fig. 21 bis 26 sind Schnittansichten zum Erläutern der Schritte bei der Herstellung dieser Ausführungsform.
Unter Bezugnahme auf Fig. 18 und 19 bezeichnet Bezugszeichen 51 ein p-Typ Silizium- (p-Typ Si) Substrat, das als Halbleitersubstrat dient; 52 eine n&spplus;-Typ vergrabene Schicht mit einer Verunreinigungskonzentration von etwa 10¹&sup9; cm&supmin;³; 53 eine p-Typ Epitaxieschicht; 54 eine SiO&sub2;-Feldschicht, die eine Zellenzone definiert; 55 einen Graben, der gebildet ist, um die Feldzone zu enthalten, wobei der Boden des Grabens 55 die vergrabene Schicht 52 erreicht; 56 eine SiO&sub2; Isolierschicht, die eine Dicke von etwa 800 bis 1000 Å hat und auf der Seitenwandoberfläche des Grabens 55 gebildet ist; 57 eine Gegenelektrode eines Ladungsspeicherkondensators aus einer n&spplus;-Typ Poly-Si-Schicht mit einer Dicke von etwa 1000 Å und einer Konzentration von etwa 10¹&sup9; cm&supmin;³; 58 eine dielektrische Schicht eines Ladungsspeicherkondensators mit einer Dicke von etwa 150 Å und hergestellt aus Si&sub3;N&sub4; oder dergleichen; und 59 eine Ladungsspeicherkondensator- Elektrode mit einer Verunreinigungskonzentration von etwa 10¹&sup9; cm&supmin;³ und hergestellt aus einer n&spplus;-Typ Poly-Si-Schicht.
Der Ladungsspeicherkondensator der Speicherzelle besteht aus der Gegenelektrode (der Zellenplatte) 57, gebildet auf der SiO&sub2;-Isolierschicht 56, die auf der Wandoberfläche des Grabens 55 gebildet ist, und mit einem unteren Teil, der mit der vergrabenen n&spplus;-Typ Schicht 52 innerhalb des Grabens 55 ohmisch verbunden ist, der dielektrischen Schicht 58, die auf der Zellenplatte 57 in dem Graben 55 gebildet ist, und der Ladungsspeicherelektrode 59 aus der n&spplus;-Typ Poly-Si-Schicht.
Bezugszeichen 60 bezeichnet eine SiO&sub2;-Schicht, die als dielektrische Gate-Schicht dient; 61A eine Wortleitung (eine Gate-Elektrode) von selbiger Zelle, hergestellt aus einer Titansilizid- (TiSi&sub2;) Schicht oder dergleichen; 61B eine Wortleitung einer benachbarten Zelle; 62 eine SiO&sub2;-Isolierschicht mit einer Dicke von etwa 1000 Å; 63A und 63B n&spplus;-Typ Source- oder Drain- (S/D) Zonen, wovon jede eine Verunreinigungskonzentration von etwa 10¹&sup9; cm&supmin;³ hat; und 63C eine n&spplus;- Typ Zone, die mit den S/D-Zonen gleichzeitig gebildet wird.
Das p-Typ Si-Substrat 51, die SiO&sub2;-Gate-Schicht 60, die Wortleitung 61A und die S/D-Zonen 63A und 63B bilden einen Transistor (einen Zellentransistor) der Speicherzelle.
Bezugszeichen 64A bezeichnet eine dritte leitende Schicht, die z. B. aus Titansilizid hergestellt ist; und 64B eine dritte leitende Schicht, die aus Titansilizid hergestellt ist und dazu dient, um die S/D-Zone 59B der Ladungsspeicherelektrode 57 mit der Ladungsspeicherelektrode 57 des Ladungsspeicherkondensators zu verbinden. Deshalb ist der Ladungsspeicherkondensator mit dem Zellentransistor durch die dritte leitende Schicht 64B elektrisch verbunden, um eine DRAM-Zelle zu bilden.
Bezugszeichen 65 bezeichnet eine SiO&sub2;-Isolierzwischenschicht mit einer Dicke von etwa 8000 Å; 66 ein Verdrahtungskontaktloch; und 67 eine Bitleitung, die aus Aluminium (Al) besteht, die mit der S/D-Zone 64B durch die n&spplus;-Typ Poly-Si-Schicht 66 und die dritte leitende Schicht 64B in Kontakt ist, und die sich in einer Richtung senkrecht zu der Wortleitung 62 (A und B) auf der Isolierzwischenschicht 65 erstreckt.
Fig. 18 ist eine Draufsicht, die das Muster der Grabenkondensatorzelle gemäß dieser Ausführungsform darstellt. Fig. 20 ist eine Draufsicht, die die vergrabene Schicht und das Grabenmuster, das dem Muster von Fig. 18 entspricht, darstellt.
Wie in Fig. 18, 19 und 20 bei der Grabenkondensatorzelle gemäß der vorliegenden Erfindung gezeigt, ist die S/D- Zone 63B des Transistors mit der zweiten Poly-Si-Schicht 59 des Ladungsspeicherkondensators durch die dritte leitende Schicht 64B elektrisch verbunden. Deshalb dient die zweite Poly-Si-Schicht 59, die in den Graben gefüllt ist, als Ladungsspeicherelektrode zum Speichern einer Informationsladung. Die erste Poly-Si-Schicht 57, die die zweite Poly- Si-Schicht 59 umgibt, dient als Gegenelektrode. Die Anordnung dieser Kondensatorelektroden ist umgekehrt zu jener der vorher vorgeschlagenen Speicherzellen.
Die vergrabene n&spplus;-Typ Schicht 52 ist auf dem p-Typ Si- Substrat 51 als Halbleitersubstrat, das der Bildung von Speicherzellen unterzogen wird, selektiv gebildet. Die p-Typ Si-Epitaxieschicht 53 ist auf dem p-Typ Si-Substrat 51 gebildet, und das resultierende Substrat wird als Massivsubstrat verwendet.
Der Ladungsspeicherkondensator erstreckt sich durch die p-Typ Si-Epitaxieschicht 53 und erreicht die vergrabene n&spplus;- Typ Schicht 52. Der Kondensator besteht aus der Gegenelektrode 57 aus der n&spplus;-Typ Poly-Si-Schicht, die auf der SiO&sub2;- Isolierschicht 56 auf der Seitenwandoberfläche des Grabens 55 gebildet ist, der dielektrischen Schicht 58, die auf der gesamten Oberfläche der Gegenelektrode 57 in dem Graben gebildet ist, und der Ladungsspeicherelektrode 59 aus n&spplus;-Typ Poly-Si, die in den Graben 55 durch die dielektrische Schicht 58 gefüllt ist.
Der Grabenkondensator ist von der kapselartigen SiO&sub2;- Isolierschicht 56 umgeben, die auf der Seitenoberfläche des Grabens 55 gebildet ist, und ist von der p-Typ Si-Epitaxieschicht 53 durch die SiO&sub2;-Isolierschicht 56 isoliert.
Die vergrabene n&spplus;-Typ Schicht 52, die von dem p-Typ Si- Substrat 51 und der p-Typ Si-Epitaxieschicht 53 elektrisch isoliert ist, dient als herkömmliche Zellenplatte, d. h., herkömmliche Verdrahtungsschicht zum Zuführen einer Spannung zu der Gegenelektrode 57.
Ein Verfahren zum Herstellen der Grabenkondensatorzelle gemäß dieser Ausführungsform wird unter Bezugnahme auf die Schnittansichten von Fig. 21 bis 26 und Fig. 19 beschrieben.
Arsenionen (Ar) werden mit einer hohen Dosis von etwa 10¹&sup6; cm&supmin;² in das p-Typ Si-Substrat 51, das einen spezifischen Widerstand von etwa 1 Ωcm hat, unter Verwendung eines Maskenmusters (nicht gezeigt) implantiert. Die implantierten Ionen werden aktiviert, um die vergrabene n&spplus;-Typ Schicht 52 zu bilden (Fig. 21).
Die p-Typ Si-Epitaxieschicht 53, die eine Dicke von etwa 2 bis 3 um und einen spezifischen Widerstand von etwa 10 Ωcm hat, wird auf dem Substrat gebildet. Zum Beispiel wird eine Si&sub3;N&sub4;-Schicht (oder ein zusammengesetzter Film aus den Si&sub3;N&sub4;- und SiO&sub2;-Schichten) 71 als Antioxidfilm für die selektive Oxydation auf einer Elementbildungszone gebildet.
Unter Verwendung der Schicht 71 als Maske wird die Oberfläche der p-Typ Si-Epitaxieschicht 53 oxydiert, um eine 4000 Å dicke SiO&sub2;-Feldschicht 54 zu bilden (Fig. 22).
Unter Verwendung der herkömmlichen photolithographischen Verfahren und des reaktiven Ionenätzens (RIE) wird ein Graben 55 in der Antioxidzone, die einen Teil der Feldisolierschicht 54 enthält, auf solch eine Weise gebildet, daß der Boden davon die vergrabene Schicht 52 erreicht.
Anschließend wird eine die Kondensatorzone definierende SiO&sub2;-Isolierschicht 56 mit einer Dicke von etwa 800 Å auf der inneren Wandoberfläche des Grabens 55 durch thermische Oxydation gebildet. Die Dicke der Isolierschicht 56 ist nicht spezifiziert. Wenn die Dicke jedoch übermäßig ist, wird die effektive Größe des Grabens reduziert. Deshalb beträgt die Dicke vorzugsweise weniger als 1000 Å.
Die SiO&sub2;-Isolierschicht 56 auf dem Boden des Grabens 55 wird durch RIE selektiv entfernt, um die vergrabene n&spplus;-Typ Schicht 52 freizulegen (Fig. 23).
Eine 1000 Å dicke n&spplus;-Typ Poly-Si-Schicht wird durch CVD gebildet, um die gesamte Oberfläche, die die Wandoberfläche des Grabens 55 enthält, zu bedecken. Das anisotrope Ätzen (RIE) wird ausgeführt, um die n&spplus;-Typ Poly-Si-Schicht auf der Oberfläche des Substrats zu entfernen. In diesem Fall bleibt die Gegenelektrode 57, die die erste n&spplus;-Typ Poly-Si-Schicht umfaßt, auf der Seitenwandoberfläche des Grabens 55 zurück. Danach wird ein leichtes Naß- oder Plasmaätzen ausgeführt, um die Poly-Si-Schicht nahe der Öffnung des Grabens 55 zu entfernen. Nach dem Ätzen ist das obere Ende der Gegenelektrode 57 um 0,5 um von der Öffnung des Grabens 55 entfernt. Das dient zur Erhöhung der dielektrischen Durchschlagfestigkeit des Kondensators (Fig. 24).
Wenn das obige Ätzen vollendet ist, kann die erste n&spplus;- Typ Poly-Si-Schicht auf der freigelegten Oberfläche der vergrabenen Schicht 52 auf dem Boden des Grabens 55 verbleiben.
Der untere Teil der n&spplus;-Typ Si-Gegenelektrode 57 ist mit der vergrabenen n&spplus;-Typ Schicht 52 elektrisch verbunden.
Die Oberfläche der Gegenelektrode 57 wird in einer Dicke von 50 Å oxydiert (nicht gezeigt), und eine 100 Å dicke dielektrische Schicht 58 aus einer Si&sub3;N&sub4;-Schicht wird auf der Substratoberfläche gebildet, die die innere Oberfläche des Grabens 55 enthält.
Es ist bekannt, daß die dielektrische Durchschlagfestigkeit der dielektrischen Schicht durch Annealen in einer Sauerstoffatmosphäre verbessert wird.
Eine arsen- oder phosphordotierte zweite n&spplus;-Typ Poly- Si-Schicht wächst auf dem Substrat, das die Wandoberfläche des Grabens 55 mit der dielektrischen Schicht 58 enthält, und wird durch ein anisotropes Ätzmittel geätzt, wodurch die Ladungsspeicherelektrode 59 aus der zweiten n&spplus;-Typ Poly-Si- Schicht gebildet wird, die in den Graben durch die dielektrische Schicht 58 vollkommen eingepaßt ist.
In diesem Fall kann die Ladungsspeicherelektrode nur in dem Graben 55 auf selbstausrichtende Art ohne Verwendung der Maskierung gebildet werden. Deshalb kann der Belegungsbereich des Grabenkondensator reduziert werden.
Anschließend wird die dielektrische Schicht 58, die auf dem Substrat freigelegt ist, entfernt, und die Si&sub3;N&sub4;-Schicht 71, die zur selektiven Oxydation gebildet wurde, wird entfernt. Die aktive Zone, die den Transistor bildet, und die obere Oberfläche der Ladungsspeicherelektrode 59, die in den Graben 55 gefüllt ist, werden freigelegt. Wie oben beschrieben, wird der oberen Endteil der Gegenelektrode 56 von der Öffnung des Grabens 55 entfernt. Auch wenn die Ladungsspeicherelektrode 59 leicht überätzt wird, erscheint das obere Ende der Gegenelektrode 57 nicht auf der Oberfläche, und als Resultat tritt keine Verminderung bei der dielektrischen Durchschlagfestigkeit des Kondensators auf, und es entsteht kein Kurzschluß des Kondensators (Fig. 25). Die Oberfläche der p-Typ Si-Epitaxieschicht wird durch das herkömmliche Bildungsverfahren von MOS-Transistoren oxydiert. Eine 220 Å dicke SiO&sub2;-Schicht 60 wird als dielektrische Gate-Schicht für den MOS-Transistor der Speicherzelle und die MOS-Transistoren der peripheren Schaltungen gebildet. In diesem Fall hat, wenn die Oxydation bei einer niedrigen Temperatur von etwa 900ºC ausgeführt wird, die SiO&sub2;-Schicht 60 auf der Oberfläche der p&spplus;-Typ Poly-Si- Ladungsspeicherelektrode 59 eine Dicke von etwa 600 Å.
Ein Gate-Material wie eine Titansilizid- (TiSi&sub2;) Schicht mit einer Dicke von etwa 2000 Å wird auf der Hauptoberfläche gebildet und wird gemustert, um TiSi&sub2; Wortleitungen 61A und 61B zu bilden. Eine 1000 Å dicke SiO&sub2;- Isolierschicht 62 wird auf der Oberfläche der Wortleitungen 61A und 61B gemäß einem bekannten Verfahren gebildet.
Arsenionen werden in die Oberfläche der p-Typ Si- Epitaxieschicht 53 und der Ladungsspeicherelektrode 59 unter Verwendung der Wortleitung (der Gate-Elektrode) 61A als Maske selektiv implantiert, wodurch n&spplus;-Typ S/D-Zonen 63A und 63B gebildet werden. Zur gleichen Zeit wird eine n&spplus;-Typ Verunreinigungszone 63C, die in den Graben 55 gefüllt ist, gebildet.
Die Oberflächen der S/D-Zonen 63A UND 63B und der n&spplus;- Typ (verunreinigungsdotierten) Zone 63C der Ladungsspeicherelektrode 59 werden durch ein Mittel wie das Naßätzen freigelegt. Eine 1000 Å dicke Titan- (Ti) Schicht wird auf dem Substrat durch Zerstäubung gebildet. Die Titanschicht wird annealt und in eine Silizidschicht selektiv konvertiert. Die verbleibende Ti-Schicht wird selektiv geätzt, um dritte leitende Titansilizid- (TiSi&sub2;) Schichten 64A und 64B zu erhalten. In diesem Fall ist die S/D-Zone 63B zu der n&spplus;- Typ (verunreinigungsdotierte) Zone 63C abgeschlossen, und die integrale dritte leitende Schicht 64B wird darauf gebildet. Als Resultat ist die n&spplus;-Typ S/D-Zone 63B mit der n&spplus;-Typ Ladungsspeicherelektrode 59 elektrisch verbunden (Fig. 26).
Die dritte leitende Schicht kann durch selektives Wachsen von Poly-Si auf der Oberfläche des Siliziumsubstrates gebildet werden.
Gemäß den herkömmlichen Verfahren wird eine Isolierzwischenschicht 65 gebildet, um die gesamte Oberfläche des Substrates zu bedecken. Ein Verdrahtungskontaktloch 66 wird in der Source- oder Drainzone 63A an einer Position gebildet, wo die Bitleitung mit der Zelle in Kontakt ist. Eine Bitleitung 67, die aus Aluminium oder dergleichen besteht, wird gebildet.
Die resultierende Grabenkondensatorzelle, gezeigt in Fig. 18 und 19, hat folgende Vorteile.
Da die vergrabene n&spplus;-Typ Schicht 52 als Energieversorgungsleitung (Zellenplatte) für die Gegenelektrode 57 des Kondensators dient, braucht die Zellenplatte nicht auf der Oberfläche des Substrats gebildet zu werden. Die Abgleichtoleranz für den Transistor und die Zellenplatte braucht nicht beachtet zu werden, und die Größe der Speicherzelle kann sehr reduziert werden.
Da die vergrabene Schicht 52 tief im Substrat gebildet ist, braucht die betreffende Lagebeziehung zwischen der vergrabenen Schicht 52 und dem Gate des Transistors nicht beachtet zu werden. Es kann eine breite vergrabene Schicht gebildet werden, und nur ein Grobabgleich ist erforderlich, um die Kondensatorzone mit der vergrabenen Schicht 52 in Kontakt zu bringen. Deshalb stört der Einsatz der vergrabenen Schicht 52 nicht die Mikromusterung der Speicherzelle.
Da die Ladungsspeicherelektrode 59 des Kondensators von der Gegenelektrode 57 umgeben ist, wird ein elektrisches Feld, das durch die Ladungsspeicherelektrode 59 erzeugt wird, abgeschirmt und kriecht nicht nach außerhalb der Zelle. Auch wenn die benachbarten Speicherzellen eng beieinander liegen, tritt im wesentlichen eine interzellulare Interferenz wie ein Durchgreifen zwischen den Zellen nicht auf. Die Verarmungsschicht erstreckt sich nicht in das Substrat, d. h., die p-Typ Si-Epitaxieschicht. Deshalb können Softwarefehler, die durch α-Strahlen verursacht werden, weitgehend reduziert werden.
Die Gegenelektrode mit hoher Verunreinigung 57 ist von der Isolierschicht 56 umgeben und ist mit dem Massivsubstrat, d. h. der p-Typ Si-Epitaxieschicht 53, durch die Isolierschicht 56 in Kontakt. Die Verunreinigungsionen innerhalb der Gegenelektrode werden nicht in das Substrat diffundiert oder zerstreut. Auch wenn das Annealen ausgeführt wird, wird die Verunreinigungskonzentration der Gegenelektrode 57 nicht vermindert. Die Kapazitätsabnahme, die durch die Bildung der Verarmungsschicht innerhalb der Gegenelektrode 57 verursacht wird, kann verhindert werden.
Die Gegenelektrode 57 des Kondensators ist von dem Substrat, d. h., der p-Typ Si-Epitaxieschicht 53, durch die kapselartige Isolierschicht 56 elektrisch isoliert. Die Gegenelektrode 57 wird durch die vergrabene Schicht 52, die von dem Substrat durch eine Grenzschicht elektrisch isoliert ist, mit Energie versorgt. Deshalb kann eine Spannung an die Gegenelektrode unabhängig angelegt werden. Zum Beispiel kann eine Spannung von 1/2 der logischen Amplitudenspannung des Zellentransistors, die an die Ladungsspeicherelektrode 59 des Kondensators angelegt wird, an die Gegenelektrode 57 durch die vergrabene Schicht 52 angelegt werden. Die an die dielektrische Schicht 52 angelegte Spannung beträgt im wesentlichen 1/2 der logischen Amplitudenspannung. Die Toleranz der dielektrischen Durchschlagfestigkeit der dielektrischen Schicht wird erhöht. Deshalb kann die Zuverlässigkeit des Kondensators verbessert werden, und daher kann seine Betriebsdauer verlängert werden.
Wenn eine Struktur in Betracht gezogen wird, bei der die Gegenelektrode von dem Substrat nicht elektrisch isoliert ist und das Substrat selbst als Gegenelektrode (d. h. Zellenplatte) dient, hat diese Struktur den Nachteil, daß das Potential der Gegenelektrode ein in Sperrichtung vorgespanntes Substratpotential VBB (z. B. -3 V) ist, so daß eine große Spannung, die durch Addieren der logischen Amplitudenspannung von etwa 5 V zu der in Sperrichtung vorgespannten Komponente erhalten wird, an die dielektrische Schicht des Kondensators angelegt wird, wodurch die Betriebsdauer des Kondensators sehr verkürzt wird. In der in Fig. 18 und 19 gezeigten Speicherzelle besteht der Kondensator aus einer n&spplus;-Typ Poly-Si-Schicht, einer dielektrischen Schicht und einer anderen n&spplus;-Typ Poly-Si- Schicht. Auf diese Weise tritt ein Schreibspannungsverlust nicht auf, da eine invertierende Schicht nicht verwendet wird.
Da der Kondensator unter den Source- oder Drainzonen des MIS-Transistors gebildet ist, entspricht die Größe der Speicherzelle im wesentlichen einem Transistor, wodurch der Zellenbereich im Vergleich zu der Zelle des vorher vorgeschlagenen Typs weitgehend reduziert wird.
Die vorliegende Erfindung kann auch auf einen DRAM angewandt werden, der einen entgegengesetzten Leitfähigkeitstyp zu jenem der obigen Ausführungsform hat.
In der Speicherzelle von Fig. 18 und 19 ist eine DRAM- Zelle mit einer Grabenkondensatorstruktur vorgesehen, die die Mikromusterung und eine hohe Packungsdichte erlaubt. Gleichzeitig wird die Verunreinigungskonzentration der Gegenelektrode des Kondensators während dem Annealen nicht vermindert, wodurch eine Abnahme der Ladungsspeicherkapazität verhindert wird. Außerdem kann die Amplitude der Spannung, die über die Ladungsspeicherelektrode und die Gegenelektrode des Kondensators angelegt wird, reduziert werden, um die Betriebsdauer des Kondensators zu verlängern und seine Zuverlässigkeit zu verbessern.
Noch eine andere Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 27 und 28 beschrieben. Fig. 28 ist eine Schnittansicht dieser Ausführungsform, Fig. 29A bis 34A sind Draufsichten zum Erläutern der Schritte zur Herstellung der Grabenkondensatorzelle, und Fig. 29B bis 34B sind Schnittansichten davon.
Unter Bezugnahme auf Fig. 27 und 28 bezeichnet Bezugszeichen 81 ein n-Typ Si-Substrat, das als Halbleitersubstrat dient; 83 eine SiO&sub2;-Schicht, die als Feldisolierschicht dient, die den Zellenbereich definiert; 84 einen gebildeten Graben, der die Feldzone enthält; 85 eine erste leitende Schicht, die auf dem gesamten Bereich, ausschließlich einer Zone nahe der Öffnung des Grabens, gebildet ist und die als Zellenplatte (Gegenelektrode) dient, die aus n&spplus;-Typ Poly-Si besteht; 86 eine dielektrische Schicht, die aus Siliziumnitrid (Si&sub3;N&sub4;) besteht; 87 eine zweite leitende Schicht, die in den Graben durch die dielektrische Schicht gefüllt ist und die als Ladungsspeicherelektrode dient, die aus p&spplus;-Typ Poly-Si besteht; und 101 eine SiO&sub2;-Schicht aus einer dünnen Tunnelisolierschicht, die eine Dicke von etwa 20 bis 60 Å hat und die Übertragung der Träger, nicht aber von Verunreinigungsatomen gestattet. Die Zellenplatte 85, die dielektrische Schicht 86 und die Ladungsspeicherelektrode 87 bilden den Ladungsspeicherkondensator.
Bezugszeichen 88 bezeichnet eine SiO&sub2;-Schicht, die als dielektrische Gate-Schicht dient; 89A und 89B jeweils p&spplus;-Typ Source- oder Drain- (S/D) Zonen; 89C eine p&spplus;-Typ Zone, die gleichzeitig mit den Source- oder Drainzonen gebildet wird; 90A eine Wortleitung (Gate-Elektrode) von selbiger Zelle, die aus einer Titansilizid- (TiSi&sub2;) Schicht besteht; und 90B eine Wortleitung einer benachbarten Speicherzelle. Das n-Typ Si-Substrat 81, die dielektrische Gate-Schicht 88, die p&spplus;- Typ S/D-Zonen 89A und 89B und die Wortleitung 90A bilden einen Transistor (d. h. einen Zellentransistor) der Speicherzelle.
Bezugszeichen 91 bezeichnet eine SiO&sub2;-Isolierschicht; 92A eine dritte leitende Schicht, die aus einer p&spplus;-Typ Poly- Si-Schicht besteht; 92B eine dritte leitende Schicht aus einer p&spplus;-Typ Poly-Si-Schicht zum elektrischen Verbinden der S/D-Zone, z. B. 89B, des Transistors mit der Ladungsspeicherelektrode 87 des Kondensators, wodurch der Ladungsspeicherkondensator mit dem Zellentransistor verbunden wird, um eine DRAM-Zelle zu bilden; 93 eine Isolierzwischenschicht; 94 ein Verdrahtungskontaktloch; und 95 eine Bitleitung aus Aluminium (Al), die mit der S/D-Zone 89A durch die dritte leitende Schicht 92A in Kontakt ist und die sich auf der Isolierzwischenschicht in einer Richtung senkrecht zu der Wortleitung erstreckt.
In der Grabenkondensatorzelle von Fig. 27 und 28 ist die S/D-Zone 89B des Transistors mit der Ladungsspeicherelektrode 87 des Ladungsspeicherkondensators durch die dritte leitende Schicht 92 (92B) elektrisch verbunden.
Die zweite leitende Schicht 87 in dem Graben 84 dient als Ladungsspeicherelektrode zum Speichern einer Informationsladung, und die erste leitende Schicht 85 auf der Substratseite dient als Zellenplatte (d. h. Gegenelektrode). Diese Konfiguration ist umgekehrt zu jener der Speicherzelle des vorher vorgeschlagenen Typs.
Die p&spplus;-Typ Poly-Si-Schicht 92 (92B), d. h., die dritte leitende Schicht zum Verbinden der S/D-Zone 89B des Transistors mit der Ladungsspeicherelektrode 87 des Kondensators, wird auf der freigelegten Si-Oberfläche zwischen den Wortleitungen 90A und 90B selektiv abgeschieden. Die Schicht 92 kann ohne Verwendung eines Maskenverfahrens von selbst ausgerichtet werden.
Die Mikromusterung und eine hohe Packungsdichte der Zelle können erreicht werden.
In der in Fig. 27 und 28 gezeigten Speicherzelle ist die sehr dünne SiO&sub2;-Tunnelschicht 101 auf der gesamten Wandoberfläche des Grabens gebildet und hat eine Dicke von zum Beispiel etwa 20 Å. Die Schicht 101 gestattet die Übertragung von Trägern dadurch, aber steuert die Diffusion der Verunreinigungsatome in das Substrat. Die erste leitende Schicht, d. h., eine n&spplus;-Typ Poly-Si-Schicht als Zellenplatte (Gegenelektrode) mit derselben Leitfähigkeit wie jene des Substrats 81 und einer hohen Verunreinigungskonzentration von etwa 10¹&sup9; cm3w3 ist auf der gesamten Wandoberfläche des Grabens durch die SiO&sub2;-Tunnelschicht 101 gebildet.
In der in Fig. 27 und 28 gezeigten Speicherzelle wird, auch wenn das Annealen als anschließendes Verfahren zum Bilden der S/D-Zonen 89A und 89B ausgeführt wird, die Diffusion der Verunreinigungsatome von der Zellenplatte 85 zu dem Substrat 81 durch die SiO&sub2;-Tunnelschicht 101 verhindert, wodurch eine Verminderung bei der Verunreinigungskonzentration der Zellenplatte 85 verhindert wird. Die Abnahme der Kondensatorkapazität, die durch die Bildung einer Verarmungsschicht an der Schnittstelle zwischen der dielektrischen Schicht 86 und der SiO&sub2;-Tunnelschicht 101 verursacht wird, kann so verhindert werden.
Wie oben beschrieben, ist, da die Träger die SiO&sub2;- Tunnelschicht 101 passieren können, das Potential der Zellenplatte 85 dasselbe wie jenes des Substrats 81.
Ein Verfahren zum Herstellen der Speicherzelle in Fig. 27 und 28 wird unter Bezugnahme auf die Draufsichten von Fig. 29A bis 34A und die Schnittansichten von Fig. 29B bis 34B sowie Fig. 27 und 28 beschrieben.
Zum Beispiel wird eine Si&sub3;N&sub4;-Schicht (oder ein zusammengesetzter Film von Si&sub3;N&sub4;- und SiO&sub2;-Schichten) 82 als Antioxidfilm für die selektive Oxydation auf einem Elementbildungsbereich auf der Oberfläche des n-Si-Substrats 81 gebildet. Das Si-Substrat 81 wird unter Verwendung des Si&sub3;N&sub4;-Films als Maske oxydiert, um eine 4000 Å dicke SiO&sub2;- Schicht 83 zu bilden, die als Feldisolierschicht dient (Fig. 29A und 29B).
Unter Anwendung photolithographischer Verfahren und des reaktiven Ionenätzens (RIE) wird ein Graben 84 mit einer Tiefe von 3 bis 4 um in einer Antioxidzone, die einen Teil der Feldisolierschicht 83 enthält, gebildet.
Dann wird die thermische Oxydation ausgeführt, um eine 20 Å dicke SiO&sub2;-Tunnelschicht 101 auf der inneren Wandoberfläche des Grabens 84 zu bilden. Die SiO&sub2;-Tunnelschicht 101 dient als Isolierschicht mit einer Dicke, die es Majoritätsträgern (Elektronen) gestattet, als Tunnelstrom durch das Halbleiter- (Si) Substrat 81 zu fließen (Fig. 30A und 30B).
Die Tunnelisolierschicht kann aus einem anderen Material, wie Si&sub3;N&sub4;, bestehen, wenn es das Hindurchtunneln der Träger gestattet. Die Tunnelschicht hat eine maximale Dicke von etwa 60 Å, wenn eine SiO&sub2;-Schicht als Tunnelschicht verwendet wird.
Eine 1000 Å dicke phosphordotierte n&spplus;-Typ Poly-Si- Schicht wird durch CVD auf der gesamten Substratoberfläche, die die innere Wandoberfläche des Grabens 84 enthält, gebildet. Das isotrope Ätzen (Plasmaätzen) wird ausgeführt, um die n&spplus;-Typ Poly-Si-Schicht 85 nur in dem Graben 84 zu belassen (Fig. 31).
In diesem Fall wird die Poly-Si-Schicht 85 an der Öffnung des Grabens leicht geätzt. Dieses leichte Ätzen ist zweckmäßig, um die dielektrische Durchschlagfestigkeit zwischen der Poly-Si-Schicht 85 und den Source- oder Drainzonen, die zu bilden sind, um Übergänge damit zu bilden, zu verbessern.
Die Bildung der n&spplus;-Typ Poly-Si-Schicht 85 innerhalb des Grabens zielt auf die Bildung einer Zone mit hoher Verunreinigung innerhalb des Grabens, um so denselben Leitfähigkeitstyp wie jenen des Substrats dafür vorzusehen. Die n&spplus;- Typ Poly-Si-Schicht 85 läßt es zu, daß ein Substratteil als Zellenplatte (Gegenelektrode) dient.
Da nur die sehr dünne Isolierschicht, die das Passieren der Träger hindurch erlaubt, zwischen der n&spplus;-Typ Poly-Si- Schicht 85 und dem n-Typ Si-Substrat 81 gebildet ist, ist die Schicht 85 mit dem Substrat 81 elektrisch verbunden. Als Resultat hat die n&spplus;-Typ Poly-Si-Schicht 85 dasselbe Potential wie jenes des Substrats 81.
Ein Defekt kann durch ein zufälliges Nadelloch in der sehr dünnen Isolierschicht verursacht werden. Die n&spplus;-Typ Poly-Si-Schicht (Zellenplatte) 85 kann jedoch selbst durch solch einen Defekt mit dem Substrat 81 elektrisch verbunden sein.
Die Bildung der sehr dünnen Tunnelschicht zielt auf das Verhindern der Diffusion der Verunreinigungsatome von der Zellenplatte 85 in das Substrat, und daher auf das Verhindern einer Verminderung der Verunreinigungskonzentration der Zellenplatte bei den anschließenden Wärmezyklen, wie die Bildung der Source- oder Drainzonen, und des Zurückfließens der Isolierzwischenschicht. Die Bildung der sehr dünnen Tunnelisolierschicht zielt auf das Verhindern von Folgendem; eine Verminderung der Verunreinigungskonzentration der Zellenplatte 85, d. h., der n&spplus;-Typ Poly-Si-Schicht, die die Bildung der Verarmungsschicht in der Oberflächenschicht der Poly-Si-Schicht 85 verursacht und dadurch die Kapazität des Kondensators vermindert.
Die Tunnelisolierschicht verhindert das Passieren der Verunreinigungsatome hindurch. Auch wenn ein Nadelloch in der Tunnelisolierschicht gebildet ist, ist die Anzahl der durch das Nadelloch diffundierten Verunreinigungsatome klein, und die meisten der Verunreinigungsatome bleiben in der Poly-Si-Schicht 85.
Zu diesem Zweck ist eine Si&sub3;N&sub4;-Schicht als Isoliermaterial geeignet, da die Si&sub3;N&sub4;-Schicht eine engere Bandlücke als die SiO&sub2;-Schicht hat, und so tendieren die Träger zu einem leichten Passieren des Films. Gleichzeitig ist die Si&sub3;N&sub4;-Filmtextur dichter als der SiO&sub2;-Film, wodurch die Übertragung der Verunreinigungsatome hindurch besser verhindert werden kann.
Wenn ein p-Typ Substrat verwendet wird, sind die Verunreinigungsatome, die in die Zellenplatte zu dotieren sind, Borionen, da sie ein leichtes Gewicht haben. Deshalb ist die Si&sub3;N&sub4;-Schicht, die dichter als der SiO&sub2;-Film ist, als Tunnelisolierschicht geeignet.
Eine 100 Å dicke Si&sub3;N&sub4;-Schicht (oder eine SiO&sub2;-Schicht, oder ein zusammengesetzter Film aus den SiO&sub2;- und Si&sub3;N&sub4;schichten) 86 als dielektrische Schicht wird durch Oxydation oder Wachstum gebildet, um die gesamte Oberfläche, die die innere Wandoberfläche des Grabens 84 mit der n&spplus;-Typ Poly-Si- Schicht 85 enthält, zu bedecken.
Es ist bekannt, daß die dielektrische Durchschlagfestigkeit dieses Films durch Annealen in einer Sauerstoffatmosphäre verbessert werden kann.
Eine bordotierte p&spplus;-Typ Poly-Si-Schicht mit einer Dicke, die ausreicht, um den Graben zu füllen, wird auf dem Substrat 81, das den Graben 84 enthält, gebildet. Das isotrope Ätzen wird ausgeführt, um die Poly-Si-Schicht von dem Substrat selektiv zu entfernen, wodurch die p&spplus;-Typ Poly- Si-Schicht 87 gebildet wird, die in den Graben 84 durch die dielektrische Schicht 86 gefüllt ist. Die p&spplus;-Typ Poly-Si- Schicht 87, d. h. die zweite leitende Schicht, dient als Ladungsspeicherelektrode (Fig. 32).
Die dielektrische Schicht 86, die außerhalb des Grabens 84 freigelegt ist, wird entfernt, um die Oberfläche des Si- Substrats 81 freizulegen. Die Oberfläche des Substrats 81 wird gemäß dem herkömmlichen Verfahren zum Bilden von MOS- Transistoren oxydiert, wodurch eine 280 Å dicke SiO&sub2;-Schicht 88 als dielektrische Gate-Schicht gebildet wird. In diesem Fall wird die Oxydation bei einer niedrigen Temperatur von etwa 900ºC ausgeführt, und die Dicke der SiO&sub2;-Schicht 88 auf der Oberfläche der p&spplus;-Typ Poly-Si-Schicht (der Ladungsspeicherelektrode) 87 beträgt etwa 600 Å.
Ein Gate-Material wie Titansilizid (TiSi&sub2;) mit einer Dicke von z. B. etwa 4000 Å wird auf der Hauptoberfläche mit den Elementen darauf gebildet. Eine SiO&sub2;-Schicht 91A mit einer Dicke von etwa 1500 Å wird auf dem Titansilizidfilm gebildet und wird gemustert, um ein TiSi&sub2;-Wortleitungsmuster mit der SiO&sub2;-Schicht 91A darauf zu bilden. Eine andere SiO&sub2;- Schicht 91B mit einer Dicke von etwa 1500 Å wird gebildet. Die SiO&sub2;-Schicht 91A oder 91B bleibt auf den oberen und seitlichen Oberflächen des Wortleitungsmusters gemäß dem anisotropen Ätzmittel (die bekannten Verfahren) zurück, wodurch die TiSi&sub2;-Wortleitungen 90A und 90B gebildet werden, die mit der SiO&sub2;-Schicht 91 (91A oder 91B), die als Isolierschicht dient, bedeckt werden. Das Si-Substrat 91, das nicht mit der Wortleitung bedeckt ist, und die Oberfläche der Poly-Si-Schicht 87, die in den Graben 84 gefüllt ist, werden der äußeren Atmosphäre ausgesetzt.
Borionen werden durch ein herkömmliches Verfahren unter Verwendung der Wortleitung (der Gate-Elektrode) 90A als Maske selektiv implantiert, und so werden die p&spplus;-Typ S/D- Zonen 89A und 89B gebildet. Zur gleichen Zeit wird die p&spplus;- Typ verunreinigungsdotierte Zone 89C in der p&spplus;-Typ Poly-Si- Schicht 87, die in den Graben gefüllt ist, gebildet (Fig. 33A und 33B).
Eine 4000 Å dicke bordotierte p&spplus;-Typ Poly-Si-Schicht wächst selektiv auf dem Substrat, gemäß dem herkömmlichen selektiven Abscheidungsmittel.
Die Poly-Si-Schicht wächst nicht auf den SiO&sub2;-Schichten 91 und 83. Die dritten leitenden Schichten 92A und 92B werden auf den freigelegten Si-Oberflächen der S/D-Zonen 89A und 89B und der p&spplus;-Typ Poly-Si-Schicht 87, d. h., der p&spplus;-Typ Zone 89C, auf der oberen Oberfläche der Ladungsspeicherelektrode gebildet. Die p&spplus;-Typ Poly-Si-Schicht wächst nicht auf den Enden der dielektrischen Schicht 86 und der SiO&sub2;-Tunnelschicht 101. Die Dicke der SiO&sub2;-Schicht 101 beträgt 200 Å. Die Poly-Si-Schicht auf der S/D-Zone 89B ist durchgehend mit der Poly-Si-Schicht auf der Ladungsspeicherelektrode 87, um die dritte leitende Schicht 92B zu bilden. Deshalb ist die S/D-Zone 89B mit der Ladungsspeicherelektrode 87 elektrisch verbunden.
Die Isolierzwischenschicht 93 wird abgeschieden, um die gesamte Oberfläche gemäß dem herkömmlichen Verfahren zu bedecken. Ein Kontaktloch 94 wird in der S/D-Zone 89A an einer Position gebildet, wo die Bitleitung die Zelle kontaktiert. Eine Bitleitung 95, die aus Aluminium besteht, wird dann gebildet.
Die in Fig. 27 und 28 gezeigte Speicherzelle hat die folgenden Vorteile.
Die Gegenelektrode, d. h. die Zellenplatte des Ladungsspeicherkondensators, ist auf dem Substrat gebildet, präziser auf dem Substrat durch die Tunnelisolierschicht, um ein leichtes Passieren der Träger gemäß einem Tunneleffekt zu gestatten. Die Zellenplatte hat durch die Tunnelisolierschicht dasselbe Potential wie jenes des Substrats und denselben Leitfähigkeitstyp wie jenen des Substrats. Demzufolge wird, wenn das Substrat geerdet wird, das Gegenelektrodenpotential stabilisiert, und als Resultat tritt eine Verminderung der Betriebstoleranz, die durch einen sogenannten Spannungsstoß sowie durch Betriebsfehler verursacht wird, nicht auf.
Das Substrat dient als große Elektrodenplatte mit einer gleichförmigen Potentialverteilung. Auch wenn die Kondensatoren eng zusammen liegen, tritt eine Interferenz dazwischen nicht auf.
Die Interferenz weist darauf hin, daß der Ladungsaustritt durch ein Durchgreifen zwischen Zellen in den Kondensatoren und ein elektrischer Kontakt zwischen den benachbarten Kondensatoren durch eine Verarmungsschicht das Laden oder Entladen eines Kondensators verursachen, um die Operation von einem anderen Kondensator zu beeinflussen, wodurch sich die Menge der Speicherladung ändert.
Die Ladungselektrode ist von der Isolierschicht umgeben, und die Verarmungsschicht erstreckt sich nicht in dem Substrat. Speicherbetriebsfehler auf Grund der Interferenz zwischen Zellen treten nicht auf.
Da der Ladungsspeicherkondensator eine Struktur einer n&spplus;-Typ Poly-Si-Schicht, einer dielektrischen Schicht und einer p&spplus;-Typ Poly-Si-Schicht hat und keine Inversionsschicht verwendet wird, tritt der Schreibspannungsverlust nicht auf.
Da der Kondensator unter den S/D-Zonen der MIS-Transistoren auf Grund des strukturellen Vorteils der Speicherzelle gebildet ist, kann die Zelle weitgehend auf eine Größe reduziert werden, die jener eines Transistors entspricht, im Vergleich zu der vorher vorgeschlagenen Zelle. Im Gegensatz zu der vorher vorgeschlagenen Speicherzelle braucht die Zellenplatte nicht auf dem Substrat gebildet zu werden, und da Abgleichtoleranzen für die Zellenplatte, den Kondensator und den Transistor nicht beachtet zu werden brauchen, kann die Größe der resultierenden Speicherzelle weiter reduziert werden.
Bei dem Kondensator mit der Struktur eines n&spplus;-Typ Halbleiters, einer dielektrischen Schicht und eines p&spplus;-Typ Halbleiters wird eine Verarmungsschicht in dem Substrat gebildet, wenn eine Spannung an die Ladungsspeicherelektrode angelegt wird.
Wenn die n&spplus;-Typ oder p&spplus;-Typ Konzentration niedrig ist, überlappt die Verarmungsschicht die dielektrische Schicht.
Die Speicherkapazität wird in Abhängigkeit von der Größe der Spannung unerwünscht reduziert. Jedoch in der Speicherzelle von Fig. 27 und 28 ist die Gegenelektrode, die als Informationsspeicherabschnitt des Kondensators dient, die zweite leitende Schicht mit einer hohen Verunreinigungskonzentration, die auf der Wandoberfläche des Grabens durch die Tunnelisolierschicht gebildet ist. Auch wenn dieselbe Spannung, die an das Substrat angelegt wird, der zweiten leitenden Schicht durch die Tunnelisolierschicht angelegt wird, passieren die Verunreinigungsatome im wesentlichen nicht die Isolierschicht. Deshalb werden beim anschließenden Annealen die Verunreinigungsatome nicht in das Substrat diffundiert, und die Verunreinigungskonzentration der Gegenelektrode wird nicht vermindert. Eine Verminderung der Speicherkapazität, die durch die Bildung der Verarmungsschicht auf der Oberfläche der Gegenelektrode verursacht wird, tritt nicht auf. Außerdem ändert sich die Speicherkapazität nicht in Abhängigkeit von der Größe der Spannung.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen besonderen Ausführungsformen begrenzt, insofern als die vorliegende Erfindung auch auf eine DRAM- Zelle mit einer Grabenkondensatorstruktur, die in einer Epitaxieschicht oder Potentialmulde gebildet ist, anwendbar ist.
Die vorliegende Erfindung ist auch auf eine DRAM-Zelle anwendbar, die einen entgegengesetzten Leitfähigkeitstyp zu jenem der obigen Ausführungsformen hat.

Claims

1. Ein dynamischer Speicher mit wahlfreiem Zugriff mit einem Grabenkondensator, der umfaßt:

ein Halbleitersubstrat (21, 51, 81);

einen in dem genannten Halbleitersubstrat gebildeten Graben (24, 55, 84);

eine auf einer inneren Fläche des genannten Grabens gebildete Isolierschicht (41, 56);

eine erste leitende Schicht (25, 57, 85), eine dielektrische Schicht (26, 58, 86) und eine zweite leitende Schicht (27, 107, 59, 87), die in dem genannten Graben gebildet sind, wobei die genannte erste leitende Schicht, die genannte dielektrische Schicht und die genannte zweite leitende Schicht einen Ladungsspeicherkondensator bilden; und

einen in dem genannten Halbleitersubstrat gebildeten MIS- Transistor (TR),

bei dem die genannte zweite leitende Schicht (27, 107, 59, 87) mit einer Source- oder Drainzone des genannten MIS-Transistors (TR) ohmisch verbunden ist;

bei dem der genannte Graben (24, 55, 84) auf seinem Boden eine Öffnung hat (42);

dadurch gekennzeichnet, daß:

die genannte erste leitende Schicht (25, 57, 85) an der Position der genannten Öffnung und auf der genannten Isolierschicht (41, 56) gebildet ist, wodurch sie mit dem genannten Halbleitersubstrat (21, 51, 81) an der genannten Öffnung ohmisch verbunden ist, wobei ein oberes Ende der genannten ersten leitenden Schicht (25, 57, 85) tiefer als die Oberkante des genannten Grabens liegt, um so zu verhindern, daß die genannte erste leitende Schicht außerhalb des genannten Grabens bloßliegt;

die genannte dielektrische Schicht (26, 58, 86) auf der genannten ersten leitenden Schicht (25, 57, 85) gebildet ist, und die genannte zweite leitende Schicht (27, 107, 59, 87) auf der genannten dielektrischen Schicht gebildet ist, um so eine Speicherelektrode zu bilden, die den genannten Graben füllt; und dadurch, daß

die genannte erste leitende Schicht (25, 57, 85) aus polykristallinem Silizium hergestellt ist und eine Elektrodenzellplatte darstellt, welche die durch die genannte zweite leitende Schicht (27, 107, 59, 87) gebildete genannte Speicherelektrode auf der genannten Isolierschicht (41) in integrierter Form umgibt, aber in der Nähe der Oberkante des genannten Grabens (24, 55, 84) die genannte Speicherelektrode nicht bedeckt.

2. Ein Speicher nach Anspruch 1, bei dem die genannte zweite leitende Schicht (27, 107, 59, 87) mit der Source- oder Drainzone durch eine dritte leitende Schicht (32B, 112B, 64B, 92B) ohmisch verbunden ist.

3. Ein Speicher nach Anspruch 1 oder 2, bei dem das genannte Halbleitersubstrat (21, 81) ein einzelnes Halbleitersubstrat eines Leitfähigkeitstyps ist.

4. Ein Speicher nach Anspruch 1 oder 2, bei dem das genannte Halbleitersubstrat ein Halbleitersubstrat (21) eines Leitfähigkeitstyps mit einer Halbleiterschicht des anderen Leitfähigkeitstyps (36) darauf umfaßt, der genannte Graben (24) durch die genannte Halbleiterschicht (36) des anderen Leitfähigkeitstyps dringt, und die genannte erste leitende Schicht (25) mit dem genannten Halbleitersubstrat (21) durch die genannte Öffnung (42) ohmisch verbunden ist.

5. Ein Speicher nach Anspruch 1, bei dem:

das genannte Halbleitersubstrat (51) von einem Leitfähigkeitstyp ist, wobei eine vergrabene Schicht (52) von dem anderen Leitfähigkeitstyp in dem genannten Halbleitersubstrat gebildet ist;

eine Halbleiterschicht (53) auf dem genannten Halbleitersubstrat mit der genannten vergrabenen Schicht gebildet ist;

der genannte Graben (55) sich durch die genannte Halbleiterschicht (53) erstreckt und die vergrabene Schicht (52) des anderen Leitfähigkeitstyp erreicht; und

die genannte erste leitende Schicht (57) durch die genannte vergrabene Schicht (52) des anderen Leitfähigkeitstyps mit einer Vorspannung versorgt wird, die sich von der unterscheidet, die dem genannten Halbleitersubstrat (51) zur Verfügung gestellt wird.

6. Ein Speicher nach Anspruch 5, bei dem die genannte zweite leitende Schicht (59) mit der genannten einen der genannten Source- und Drainzonen des genannten MIS-Transistors durch eine dritte leitende Schicht (64B) ohmisch verbunden ist.

7. Ein dynamischer Speicher mit wahlfreiem Zugriff mit einem Grabenkondensator, der umfaßt:

ein Halbleitersubstrat (81) eines Leitfähigkeitstyps;

einen in dem genannten Halbleitersubstrat gebildeten Graben (84);

eine auf einer gesamten inneren Seitenfläche des genannten Grabens gebildete Isolierschicht (101);

eine erste leitende Schicht (85), eine dielektrische Schicht (86) und eine zweite leitende Schicht (87), die in dem genannten Graben gebildet sind, wobei die genannte erste leitende Schicht (85), die genannte dielektrische Schicht (86) und die genannte zweite leitende Schicht (87) einen Ladungsspeicherkondensator (SC) bilden; und

einen in dem genannten Halbleitersubstrat gebildeten MIS- Transistor (TR);

bei dem die genannte zweite leitende Schicht (87) des genannten Ladungsspeicherkondensators (SC) mit einer Source- oder Drainzone des genannten MIS-Transistors (TR) ohmisch verbunden ist;

dadurch gekennzeichnet, daß:

die genannte Isolierschicht (101) eine Dicke hat, die ein Passieren von Trägern dadurch durch eine Tunnelerscheinung gestattet;

die genannte erste leitende Schicht (85) auf der genannten Isolierschicht gebildet ist und auf dem gleichen Potential wie jenes des genannten Halbleitersubstrats (81) durch die genannte Isolierschicht (101) gehalten wird, wobei die Oberkante der genannten ersten leitenden Schicht (85) tiefer als die Oberkante des genannten Grabens (84) liegt, um zu verhindern, daß die genannte erste leitende Schicht außerhalb des genannten Grabens bloßliegt;

eine dielektrische Schicht (86) auf der genannten ersten leitenden Schicht (85) gebildet ist, wobei die genannte zweite leitende Schicht (87) auf der genannten dielektrischen Schicht (86) gebildet ist und vom anderen Leitfähigkeitstyp zum genannten Substrat (82) ist.

8. Ein Speicher nach Anspruch 7, bei dem die genannte zweite leitende Schicht (87) mit der genannten Source- oder Drainzone des genannten MIS-Transistors (TR) durch eine dritte leitende Schicht (92B) ohmisch verbunden ist.