DE19823464A1

DE19823464A1 - Halbleitervorrichtung und zugehöriges Herstellungsverfahren

Info

Publication number: DE19823464A1
Application number: DE19823464A
Authority: DE
Inventors: Masatoshi Kimura; Hiroaki Sekikawa; Kaoru Motonami; Atsushi Amo
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-09-25
Filing date: 1998-05-26
Publication date: 1999-04-08
Also published as: JPH1197649A; US6025620A; TW459388B; KR19990029183A

Description

Die vorliegende Erfindung bezieht: sich auf eine Halbleitervor richtung und ein zugehöriges Herstellungsverfahren. Insbesondere bezieht sich die vorliegende Erfindung auf eine Halbleitervor richtung mit einer Struktur, in der Silizidschichten von hoch schmelzenden Metallen oder derjenigen von Metallen nahe der Edelmetalle (d. h. ein Metall, das sich im Periodensystem der Elemente in der Nähe von Edelmetallen befindet; im folgenden be zeichnet als Fast-Edelmetall) selektiv in Oberflächen einer Dif fusionsschicht und einer Gateelektrode, einer Oberfläche einer Kondensatorelektrode oder dergleichen gebildet sind, und auf das zugehörige Herstellungsverfahren.

Fig. 13 zeigt einen Schnitt eines prinzipiellen Abschnittes ei ner Halbleitervorrichtung, die durch einen selbstausrichtenden Silizidierungs(SALICID)-Prozeß (d. h. einen Prozeß des Bildens eines Silizids (Silicids) bzw. einem Prozeß des Versehens mit einer Silizidschicht) gemäß einer Literaturstelle (Juni 25-26, 1985 V-MIC Conf. Proceeding) erstellt wurde. In der Figur be zeichnet das Bezugszeichen 101 ein Halbleitersubstrat; das Be zugszeichen 102 bezeichnet Trennoxidschichten; das Bezugszeichen 103 bezeichnet eine Gateisolierschicht, die auf der Oberfläche des Halbleitersubstrates 101 geschichtet ist; das Bezugszeichen 104 bezeichnet eine Gateelektrode die auf der Gateisolierschicht geschichtet ist; das Bezugszeichen 105 bezeichnet eine Silizid schicht, die durch Silizidieren der Oberfläche der Gateelektrode 104 gebildet ist; das Bezugszeichen 106 bezeichnet Source/Drainbereiche, die aus einem Bereich gemacht sind, der Do tierstoffe hoher Konzentration aufweist und auf beiden Seiten der Gateelektrode 104 gebildet ist, wobei ein Kanalbereich un terhalb der Gateelektrode 104 dazwischen angeordnet ist; das Be zugszeichen 107 bezeichnet Silizidschichten, die durch Silizi dieren der Oberfläche der Source/Drainbereiche 106 gebildet sind; das Bezugszeichen 108 bezeichnet Seitenwände, die durch Abscheiden auf Seiten der Gateelektrode 104 einschließlich der Seiten der Silizidschicht 105 gebildet sind; das Bezugszeichen 109 bezeichnet Isolierschichten, die auf einem Element geschich tet sind, das die Gateelektrodenoberfläche aufweist; das Bezugs zeichen 110 bezeichnet Bitleitungskontakte, die in den Isolier schichten 109 derart gebildet sind, daß sie in Kontakt zu den Oberflächen der Source/Drainbereiche 106 stehen.

In der Halbleitervorrichtung, wie sie in Fig. 13 gezeigt ist, war es möglich, einen niedrigen Widerstand durch Silizidieren der Oberfläche der Gateelektrode 104 und der Oberflächen der Source/Drainbereiche 106 zu erhalten.

Als nächstes wird ein Herstellungsablauf der Halbleitervorrich tung der Fig. 13 unter Bezugnahme auf die Fig. 14a bis 14d beschrieben. Wie in Fig. 14a gezeigt ist, wird die Trennoxid schicht 102 auf nicht aktiven Bereichen in der Oberfläche des Halbleitersubstrates 101 gebildet. Ferner wird die Gateelektrode 104 in der Oberfläche bemustert, nachdem die Gateisolierschicht 103 gebildet ist. Die Source/Drainbereiche 106 werden durch Im plantieren von Dotierstoffen in das Halbleitersubstrat 101 ge bildet.

Wie in Fig. 14b gezeigt ist, wird eine Oxidschicht wie bei spielsweise ein TEOS auf der gesamten Oberfläche des Halbleiter substrats 101 geschichtet; und die gesamte Oberfläche wird zu rückgeätzt, wobei die Seitenwände 108, die auf den Seiten der Gateelektrode 104 abgeschieden sind, selektiv belassen werden können.

Wie in Fig. 14c gezeigt ist, wird ein hochschmelzendes Metall 105a wie beispielsweise Ti oder ein Fast-Edelmetall 105a wie beispielsweise Kobalt geschichtet und die Oberflächen der Source/Drainbereiche 106 werden zum Erhalten der Silizidschichten 105 und 107 silizidiert. Zu diesem Zeitpunkt wird in einer Ober flächenschicht nichtreagiertes hochschmelzendes Metall oder nichtreagiertes Fast-Edelmetall 105a zurückgelassen.

Danach wird, wie in Fig. 14d gezeigt ist, das nichtreagierte hochschmelzende Metall oder das nichtreagierte Fast-Edelmetall 105a durch einen flüssigen Entferner wie beispielsweise H₂SO₄ und H₂O₂ beseitigt. Durch Vorsehen der Isolierschicht 109 und der Bitleitungskontakte 110 ist es möglich, die Halbleitervor richtung wie in Fig. 13 gezeigt zu erhalten.

Jedoch wenn die Silizidschichten 107 gebildet werden, erstrecken sich im allgemeinen die Silizidschichten 107 in einer zackenar tigen Form zu einem pn-Übergang zwischen den Source/Drain bereichen 106 und einer Wanne, wobei es bekanntermaßen einen Nachteil gibt, daß der Leckstrom in dem Übergang wie beispiels weise eine Feldecke (d. h. eine Grenze zwischen einem aktiven Be reich (z. B. einer Diffusionsschicht) und einer LOCOS-Trennoxidschicht) groß ist.

Deshalb ist, obwohl es einen Vorzug gibt, daß die Widerstände der Diffusionsschicht und der Gateelektroden durch die Bildung der Silizidschichten klein sein können, dies nicht anwendbar auf eine Vorrichtung, die anfällig für ein Übergangsleck ist (d. h. ein Leck an einer Übergangsschicht bzw. Übergangsgrenzfläche), beispielsweise ein DRAM ist.

Eine andere Technik, die in der ungeprüften JP Hei 5-259115 A beschrieben ist, beschreibt eine Halbleitervorrichtung, in der obere Abschnitte von Gateelektroden und diejenigen der Source/Drainbereiche selektiv silizidiert in einem ersten Bereich der Vorrichtung, der Transistorelemente aufweist, und keine Si lizidierung wird vorgesehen, in einem zweiten Bereich der Vor richtung, der ein Hochwiderstandselement besitzt und einen Be reich von Dotierstoffen aufweist. Es ist außerdem beschrieben, daß eine Maske aus einer SiO₂-Schicht selektiv auf dem zweiten Bereich der Vorrichtung derart gebildet ist, daß der zweite Be reich der Vorrichtung nicht silizidiert wird.

Andererseits ist in den vergangenen Jahren das Augenmerk auf ei nen einen logischen Prozeß zusammenlegenden (aufweisenden, aus führenden) DRAM gerichtet worden, bei dem ein logischer Prozeß zum Herstellen eines Hochgeschwindigkeitsmikroprozessors und ein DRAM kombiniert werden. Dies ist ein Vorgang zum Verwirklichen sowohl einer hochgradigen Speicherintegration als auch eines Transistors mit einem hoch logischen Prozeß in einem Chip.

In Vorrichtungen, die Multimedia betreffen, auf das seit kurzem die Aufmerksamkeit gerichtet ist, sind ein großer Speicher und ein Hochleistungstransistor zum Verwirklichen eines Hochge schwindigkeitsbetriebes nötig, um den Betrieb von Grafiken aus zuführen. Außerdem ist ein eine logische Verarbeitungseinheit aufweisender DRAM nötig.

In dem Hochgeschwindigkeitslogikprozeß (logischen Prozeß hoher Geschwindigkeit) haben nicht nur der Hochleistungstransistor, sondern auch die Widerstände einer Gateelektrode und einer Dif fusionsschicht wie beispielsweise ein Source/Drainbereich einen großen Einfluß auf eine Verzögerung, wobei die Hochgeschwindig keit durch Einführen des Silizidierungsprozesses erhalten werden kann.

Jedoch gibt es in dem einen logischen Prozeß aufweisenden DRAM, der als Technik beschrieben ist, Probleme, daß ein Fehler beim Auffrischen (bzw. Wiederauffrischen) von dem Übergangsleck, das den Silizidierungsprozeß betrifft, erhalten werden kann, und deshalb war es schwierig, einen derartigen Prozeß zu benutzen.

Eine Aufgabe der vorliegenden Erfindung ist es, die oben erwähn ten Probleme zu lösen und eine Technologie anzugeben, die nötig ist für einen Prozeß des Bildens eines Silizids, welcher in vor teilhafter Weise für einen DRAM benutzt wird.

Diese Aufgabe wird gelöst durch eine Halbleitereinrichtung nach Anspruch 1, 4 oder 7 bzw. durch ein Herstellungsverfahren nach Anspruch 9.

Weiterbildungen der Erfindung sind in den Unteransprüchen ange geben.

Insbesondere ist eine Halbleitervorrichtung angegeben mit einem DRAM-Speicherzellenbereich und einem Bereich von einem periphe ren Schaltungsbereich und einem Logikschaltungsbereich, welcher den peripheren Schaltungsbereich aufweist, wobei ein erster MOS-Transistor in dem peripheren Schaltungsbereich oder in dem Lo gikschaltungsbereich Silizidschichten auf einer ersten Gateelek trode und auf ersten Source/Drainbereichen aufweist, Seitenwände durch Abscheiden auf Seiten der ersten Gateelektrode gebildet sind und dasselbe Material wie dasjenige, das die Seitenwände bildet, auf den Oberflächen einer zweiten Gateelektrode und auf zweiten Source/Drainbereichen eines zweiten MOS-Transistors ge schichtet ist, welcher eine Speicherzelle in dem DRAM-Speicherzellenbereich bildet.

Es ist eine Halbleitervorrichtung angegeben, welche eine DRAM-Speicherzelle aufweist, dadurch gekennzeichnet, daß Silizid schichten auf Oberflächen von Gateelektroden von Transistoren, die die DRAM-Speicherzelle bilden, und auf einer Oberfläche ei nes Source/Drainbereiches, der in Kontakt mit einem Bitleitungs kontakt steht, vorgesehen sind.

Es ist eine Halbleitervorrichtung angegeben, bei der ein Spei cherknotenkontakt mit einem anderen Source/Drainbereich als der jenige des oben genannten, die DRAM-Speicherzelle bildenden Transistors verbunden ist, und eine Silizidschicht ist selektiv in einem Abschnitt gebildet, der eine Oberfläche des anderen Source/Drainbereiches mit dem Speicherknoten verbindet.

Es ist eine Halbleitervorrichtung angegeben mit: einem Dotier stoffbereich eines ersten Leitungstyps, der auf einem Oberflä chenbereich eines Halbleitersubstrats gebildet ist, und einem Kontakt aus Halbleitermaterialien, der Dotierstoffe eines zwei ten Leitungstyps aufweist und mit dem Dotierstoffbereich des er sten Leitungstyps mit einer Silizidschicht dazwischen angeordnet verbunden ist, wobei die Silizidschicht eine Vielschichtstruktur aus mindestens einer Silizidschicht besitzt, welche Stickstoff atome aufweist und in Kontakt mit dem Kontakt steht, und eine zweite Silizidschicht sich in dem unteren Bereich der ersten Si lizidschicht befindet, und die Stickstoffkonzentration in einem Abschnitt in der ersten Silizidschicht hoch ist, wenn der Ab schnitt in der Nähe des Kontaktes ist, und die Stickstoffkonzen tration niedrig ist, wenn der Abschnitt in der Nähe der zweiten Silizidschicht ist.

Es ist eine Halbleitervorrichtung angegeben in der der Dotier stoffbereich des ersten Leitungstyps ein erster Source/Drainbereich eines ersten Transistors, der eine periphere Schaltung bildet, ist, und der erste Source/Drainbereich elek trisch mit dem Dotierstoffbereich des zweiten Leitungstyps ver bunden ist, welcher ein zweiter Source/Drainbereich eines zwei ten Transistors ist, der eine Speicherzelle mit der Silizid schicht und dem Kontakt dazwischen angeordnet bildet.

Es ist eine Halbleitervorrichtung angegeben in der der Bereich der DRAM-Speicherzelle einen ersten Bereich, der die Speicher zellen mit Silizidschichten auf mindestens einem zugehörigen Ab schnitt aufweist, und einen zweiten Bereich aufweist, welcher Speicherzellen ohne jede Silizidschicht aufweist.

Es ist eine Halbleitervorrichtung mit einem in einen Bereich der DRAM-Speicherzelle in dem Halbleitersubstrat gebildeten MOS-Transistor, Speicherknoten, die elektrisch mit einem der Source/Drainbereiche in dem MOS-Transistor verbunden sind, einer Zellenplatte, die auf einer Oberfläche des Speicherknotens mit einer dielektrischen Schicht dazwischen angeordnet geschichtet ist, einer Silizidschicht, die auf der Oberfläche der Zellen platte geschichtet ist, und einer Leitung einer oberen Schicht, die auf der Silizidschicht mit einer Zwischenschicht-Iso lierschicht dazwischen angeordnet gebildet ist.

Es ist eine Halbleitervorrichtung angegeben, bei der die Leitung einer oberen Schicht elektrisch mit der Silizidschicht verbunden ist, welche einen in der Zwischenschicht-Isolierschicht gebilde ten Kontakt dazwischen anordnet.

Es ist ein Verfahren zum Herstellen einer Halbleitervorrichtung angegeben mit: einem Schritt des Bildens von Gateelektroden, welche Gateisolierschichten dazwischen anordnen, entsprechend auf einer Oberfläche eines ersten Bereiches und einer Oberfläche eines zweiten Bereiches in einem Halbleitersubstrat; einem Schritt des Bildens von Bereichen mit einer niedrigen Dotier stoffkonzentration entsprechend auf beiden Seiten von Kanalbe reichen, die sich unterhalb der Gateelektroden befinden; einem Schritt des Schichtens eines Isoliermaterials auf mindestens dem ersten Bereich und dem zweiten Bereich; einem Schritt des Bil dens einer Ätzmaske auf dem ersten Bereich; einem Schritt des Bildens von Bereichen mit einer hohen Dotierstoffkonzentration durch Ausführen eines anisotropen Ätzens des zweiten Bereiches zum Bilden von Seitenwänden, die aus dem Isoliermaterial gemacht sind und auf den Seiten der Gateelektroden abgeschieden sind, und Implantieren von Dotierstoffen in den Bereich mit einer niedrigen Dotierstoffkonzentration, der sich in dem zweiten Be reich befindet; einem Schritt des Entfernens der Ätzmaske; einem Schritt des Schichtens einer Schicht aus hochschmelzendem Metall oder einer Schicht aus einem Fast-Edelmetall auf mindestens dem zweiten Bereich; einem Schritt des Bildens von Silizidschichten auf Flächen, auf denen die Schicht des hochschmelzenden Metalls oder des Fast-Edelmetalls in Kontakt mit der Gateelektrode in dem zweiten Bereich und in dem Source/Drainbereich steht; einem Schritt des Entfernens eines Abschnitts der Schicht des hoch schmelzenden Metalls oder der Schicht des Fast-Edelmetalls, wel che nichtreagiert haben, wobei der erste Bereich ein DRAM-Be reich und der zweite Bereich ein peripherer Schaltungsbereich oder ein Logikschaltungsbereich ist, welcher den peripheren Schaltungsbereich aufweist.

Es ist ein Verfahren zum Herstellen einer Halbleitervorrichtung angegeben mit: einem Schritt des Bildens von Bereichen von Do tierstoffen eines ersten Leitungstyps, einem Schritt des Bildens von Silizidschichten auf einer Fläche, auf der die Bereiche von Dotierstoffen des ersten Leitungstyps und einer Schicht eines hochschmelzenden Metalls oder einer Schicht eines Fast-Edel metalls in Kontakt stehen, durch Schichten der Schicht des hochschmelzenden Metalls oder der Schicht des Fast-Edelmetalls auf den Dotierstoffbereichen des ersten Leitungstyps und Vorse hen einer Wärmebehandlung zum Bilden einer Silizids; einem Schritt des Entfernens eines Abschnitts der Schicht des hoch schmelzenden Metalls oder der Schicht des Fast-Edelmetalls, die nicht reagiert haben; einem Schritt des Implantierens von Stick stoff in die Silizidschichten und des Vorsehens einer Wärmebe handlung; einem Schritt des Bildens eines Kontaktes eines zwei ten Leitungstyps, der in Kontakt mit den Silizidschichten steht, wobei die Silizidschichten eine Vielschichtstruktur aufweisen mit mindestens einer ersten Silizidschicht mit Stickstoffatomen, welche in Kontakt mit dem Kontakt steht, und einer zweiten Sili zidschicht, die sich unterhalb der ersten Silizidschicht befin det, und die Stickstoffkonzentration in einem Abschnitt in der ersten Silizidschicht hoch ist, wenn der Abschnitt in der Nähe des Kontaktes ist, und niedrig ist, wenn der Abschnitt in der Nähe der zweiten Silizidschicht ist.

Weitere Merkmale und Zweckmäßigkeiten ergeben sich aus der fol genden Beschreibung von Ausführungsform der Erfindung in Verbin dung mit den Figuren. Von diesen zeigen:

Fig. 1 eine Draufsicht, die schematisch eine Halbleiter vorrichtung einer ersten Ausführungsform der vor liegenden Erfindung darstellt;

Fig. 2 eine Seitenquerschnittsansicht wichtiger Abschnit te der Halbleitervorrichtung, die schematisch die erste Ausführungsform der vorliegenden Erfindung darstellt;

Fig. 3a-3e Herstellungsschritte in einer schematischen Quer schnittsansicht der Halbleitervorrichtung in der ersten Ausführungsform der vorliegenden Erfindung;

Fig. 4a eine Seitenquerschnittsansicht eines wichtigen Ab schnittes einer Halbleitervorrichtung zum schema tischen Darstellen einer zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 4b eine Seitenquerschnittsansicht eines wichtigen Ab schnittes der Halbleitervorrichtung zum schemati schen Darstellen der zweiten Ausführungsform der vorliegenden Erfindung;

Fig. 5 eine Seitenquerschnittsansicht eines wichtigen Ab schnittes einer Halbleitervorrichtung zum schema tischen Darstellen einer dritten Ausführungsform der vorliegenden Erfindung;

Fig. 6 eine Querschnittsansicht eines Teils einer Halb leitervorrichtung zum schematischen Darstellen der dritten Ausführungsform der vorliegenden Erfin dung;

Fig. 7 eine Seitenquerschnittsansicht eines wichtigen Ab schnittes einer Halbleitervorrichtung zum schema tischen Darstellen einer vierten Ausführungsform der vorliegenden Erfindung;

Fig. 8a-8d Herstellungsschritte in einer schematischen Quer schnittsansicht einer Halbleitervorrichtung in der vierten Ausführungsform der vorliegenden Erfin dung;

Fig. 9 eine Querschnittsansicht eines Teils einer Halb leitervorrichtung zum schematischen Darstellen der vierten Ausführungsform der vorliegenden Erfin dung;

Fig. 10 eine Draufsicht einer Halbleitervorrichtung zum schematischen Darstellen einer fünften Ausfüh rungsform der vorliegenden Erfindung;

Fig. 11 eine Seitenquerschnittsansicht eines wichtigen Ab schnittes einer Halbleitervorrichtung zum schema tischen Darstellen einer sechsten Ausführungsform der vorliegenden Erfindung;

Fig. 12 eine Seitenquerschnittsansicht eines wichtigen Ab schnittes einer Halbleitervorrichtung zum schema tischen Darstellen einer siebten Ausführungsform der vorliegenden Erfindung;

Fig. 13 eine Seitenquerschnittsansicht zum schematischen Darstellen einer Halbleitervorrichtung;

Fig. 14 Herstellungsschritte in einer schematischen Quer schnittsansicht einer Vorrichtung.

In den Fig. 1 bis 12 sind dieselben Bezugszeichen für diesel ben oder ähnliche Abschnitte benutzt und die doppelte Beschrei bung dieser Abschnitte wird unterlassen.

Erste Ausführungsform

In Fig. 1 ist eine erste Ausführungsform der vorliegenden Erfin dung gezeigt. In Fig. 1 ist der Chipaufbau eines DRAM gezeigt. In der Fig. 1 bezeichnet das Bezugszeichen 1 ein Speicherzel lenfeld eines DRAMs, nämlich einen Nichtsilizidbereich, der nicht silizidiert (mit einer Silizidschicht versehen) ist; das Bezugszeichen 2 bezeichnet einen peripheren Schaltungsbereich, nämlich einen Silizidbereich, indem Oberflächen von Gates und Oberflächen von aktiven Bereichen silizidiert sind.

In der ersten Ausführungsform ist ein Abschnitt, in dem ein Übergangsleck (d. h. ein Leck an einer Übergangsschicht bzw. Übergangsgrenzfläche), welches beispielsweise durch ein fehler haftes Wiederauffrischen (Auffrischen) verursacht ist, vermieden wird, beispielsweise eine Speicherzelle aus den hochwertigsten Elementen nicht silizidiert. In dem Bereich der peripheren Schaltung sind Oberflächen der Gateelektroden, Oberflächen der Diffusionsschichten, wie beispielsweise Source/Drainbereiche oder dergleichen, selektiv silizidiert, um einen Hochgeschwin digkeitsbetrieb zu erreichen.

Gemäß der Halbleitervorrichtung mit der in Fig. 1 gezeigten Struktur können eine Abnahme des Widerstandes der Leitungen und eine Abnahme des Widerstandes von Kontakten in der peripheren Schaltung, welche Vorzüge des Silizidierens sind, erhalten wer den, während die Speicherzelle ähnlich ist zu derjenigen des nicht silizidierten DRAM.

Fig. 2 ist eine Querschnittsansicht von Elementen (MOS-Tran sistoren), die in dem Silizidbereich und in dem Nichtsili zidbereich gebildet sind. In Fig. 2 bezeichnet das Bezugszeichen 3 ein Halbleitersubstrat; das Bezugszeichen 4 bezeichnet Trennoxidschichten, die in einem inaktiven Bereich der Oberflä che des Halbleitersubstrates 3 gebildet sind; das Bezugszeichen 5 bezeichnet Gateisolierschichten, die einem aktiven Bereich des Halbleitersubstrats 3 gebildet sind; das Bezugszeichen 6 be zeichnet Gateelektroden, die in der Oberfläche der Gateisolier schicht 5 bemustert sind; das Bezugszeichen 7 bezeichnet Source/Drainbereiche, die aus Bereichen 7a mit einer niedrigen Do tierstoffkonzentration und Bereichen 7b mit einer hohen Dotier stoffkonzentration zusammengesetzt sind, zwischen denen ein Ka nalbereich unterhalb der Gateelektrode 6 angeordnet ist; die Be zugszeichen 8 und 9 bezeichnen Silizidschichten, die durch Sili zidieren der Oberfläche der Gateelektrode 6 und der Oberflächen der Source/Drainbereiche 7 in der Silizidschicht 2 gebildet sind; das Bezugszeichen 10 bezeichnet Seitenwände, die durch Ab scheiden auf Seiten der Gateelektrode 6 in dem Silizidbereich gebildet sind; das Bezugszeichen 10a bezeichnet eine TEOS-Oxid schicht, die in dem Nichtsilizidbereich 1 geschichtet ist, wobei die Schicht aus demselben Material gebildet ist wie dasje nige, das die Seitenwände 10 bildet; das Bezugszeichen 11 be zeichnet Zwischenschicht-Isolierschichten; und das Bezugszeichen 12 bezeichnet Kontakte, die in der Zwischenschicht-Iso lierschicht 11 gebildet sind zum elektrischen Verbinden der Source/Drainbereiche 7, die die in dem Nichtsilizidbereich 1 vorgesehenen Bereiche 7a mit einer niedrigen Dotierstoffkonzen tration aufweisen, der entsprechenden Transistoren mit Leitungen (nicht gezeigt) in oberen Schichten.

Zum Beispiel können in der wie in Fig. 2 gezeigten Halbleiter vorrichtung ein niedriger Widerstand der Gateelektrode, nämlich einer niedriger Widerstand einer Wortleitung, und ein niedriger Widerstand zwischen den Source/Drainbereichen 7 und den Kontak ten 12, die derart gebildet sind, daß sie in Kontakt mit den Source/Drainbereichen 7 stehen, für ein Transistorelement erhal ten werden, das den Logikschaltungsbereich einschließlich dem peripheren Schaltungsbereich, welcher der Silizidbereich 2 ist, bildet. Andererseits kann in dem DRAM-Speicherzellenbereich, welcher der Nichtsilizidbereich 1 ist, ein Übergangsleck vermie den werden durch Begrenzen des Silizidierens. Weil keine Seiten wand auf den Seiten der Gateelektrode 6 gebildet wird, die aus einem Transistorelement in dem Nichtsilizidbereich 1 gebildet ist, wird die Oberfläche des Halbleitersubstrates 3 ein wenig durch ein Ätzen beschädigt.

Als nächstes wird eine Herstellungsverfahren der Halbleitervor richtung, die den Nichtsilizidbereich und den Silizidbereich wie in Fig. 2 gezeigt aufweist, beschrieben. Wie in Fig. 3a gezeigt ist, werden die Trennoxidschichten 4 selektiv auf den nicht ak tiven Flächen des Halbleitersubstrats 3 gebildet, und die Gate oxidschichten 5 werden auf den Oberflächen der Aktivierungsbe reiche (aktiven Bereiche) gebildet. Danach werden die Gateelek troden 6 auf den Gateoxidschichten 5 der aktiven Bereiche bemu stert, wobei die Gateelektroden die Leitungen (Wortleitungen) werden. Die Gateelektroden 6 sind aus Polysilizium gemacht. Dann werden durch Implantieren von Dotierstoffen Bereiche 7a mit ei ner niedrigen Dotierstoffkonzentration gebildet, zwischen denen Kanalbereiche unterhalb der Gateelektrode 6 angeordnet sind. Die Dotierstoffe sind vom n-Typ, wenn die Oberfläche des Halbleiter substrats 3 eine p-Wanne ist.

Ferner wird, wie in Fig. 3b gezeigt ist, eine TEOS-Oxidschicht 10a auf der gesamten Oberfläche des Nichtsilizidbereiches 1 und des Silizidbereiches 2 geschichtet. Die TEOS-Oxidschicht 10a wird zu Seitenwänden, die auf den Seiten der Gateelektrode 6 in dem Silizidbereich 2 abgeschieden sind, und dient auch als eine Maske zum Zeitpunkt des Silizidierens in dem Nichtsilizidbereich 1. Dann wird eine Resistmaske 13 in dem Nichtsilizidbereich 1 gebildet.

Ferner wird, wie in Fig. 3c gezeigt ist, ein Teil der TEOS-Oxidschicht 10a, die in dem Silizidbereich 2 angeordnet ist, ei nem anisotropen Ätzen unter Verwenden der Resistmaske 13 als ei ne Ätzmaske unterzogen, wobei die Seitenwände 10 durch das Ab scheiden auf Seiten der Gateelektrode 6 gebildet werden. Dann werden Dotierstoffe in den Silizidbereich 2 zum Bilden der Be reiche 7b mit einer hohen Dotierstoffkonzentration implantiert, wobei n-Source/Drainbereiche 7 einer leicht dotierten Drain(LDD)-Struktur erhalten werden können, die aus den Berei chen 7a mit einer niedrigen Dotierstoffkonzentration und den Be reichen 7b mit einer hohen Dotierstoffkonzentration gebildet sind.

Ferner werden, wie in Fig. 3d gezeigt ist, nachdem die Re sistmaske 13 entfernt ist, der Nichtsilizidbereich 1 und der Si lizidbereich 2 einem Erhitzen unterzogen, um durch das Ionenim plantieren entstandene Schäden zu beheben. Dann wird ein hoch schmelzendes Metall oder ein Fast-Edelmetall 14 (d. h. ein Me tall, das sich im Periodensystem der Elemente in der Nähe von Edelmetallen befindet) auf beiden Bereichen geschichtet.

Ferner wird, wie in Fig. 3e gezeigt ist, das Metall in dem Sili zidbereich 2 durch schnelles thermisches Erhitzen (RTA, Rapid Thermal Annealing) zum Bilden der Silizide 8 und 9 auf der Ober fläche der Gateelektrode 6 und den Oberflächen der Source/Drainbereiche 7 geheizt. Dann wird ein Teil des hochschmel zenden Metalles oder des Fast-Edelmetalls 14, das nicht reagiert hat, durch einen flüssigen Entferner, der beispielsweise H₂SO₄ und H₂O₂ aufweist, beseitigt.

Ferner ist es durch Bilden der Zwischenschicht-Isolierschicht 11 und der Kontakte 12 zum entsprechenden Verbinden mit Leitungen einer oberen Schicht möglich, die in Fig. 2 gezeigte Halbleiter vorrichtung zu erhalten. Jedoch ist die erste Ausführungsform der vorliegenden Erfindung nicht auf die in Fig. 2 gezeigte Halbleitervorrichtung beschränkt, und es ist unnötig darauf hin zuweisen, daß die Halbleitervorrichtung verschiedene Strukturen aufweisen kann, wie beispielsweise die Anordnung des Kontaktes 12 und die Oberflächenform der Zwischenschicht-Isolierschicht 11 abhängig von einer erforderlichen Halbleitervorrichtung.

In einer derart gebildeten Halbleitervorrichtung ist der Schaden an der Oberfläche des Halbleitersubstrats 3 kleiner als derjeni ge einer Technik, in der Seitenwände auf den Seiten der Gate elektroden in den gesamten Bereichen gebildet sind, weil keine Seitenwand auf den Seiten der Gateelektroden 6 in dem Nichtsili zidbereich 1 gebildet sind und Seitenwände 10 auf den Seiten der Gateelektroden 6 in dem Silizidbereich 2 gebildet sind. Auch ist es möglich, einen Schritt des Bildens einer TEOS-Oxidschicht, welche eine Seitenmaske wird, in dem Silizidierungsprozeß zu un terlassen, wodurch die Anzahl der Schritte verringert werden kann.

Wie oben erwähnt ist es gemäß der ersten Ausführungsform der vorliegenden Erfindung möglich, die Halbleitervorrichtung zu er halten, die einen guten Schaltungsbetrieb ohne ein Übergangsleck in dem Nichtsilizidbereich 1 und einen Hochgeschwindigkeitsbe trieb durch einen niedrigen Widerstand von Leitungen und einen niedrigen Widerstand von Kontakten zu erhalten, welche aus den in dein Silizidbereich 2 gebildeten Siliziden 8, 9 usw. folgen, weil die Speicherzellen sich in dem Nichtsilizidbereich 1 befin den und der periphere Schaltungsbereich außerhalb der Speicher zellen oder der eine logische Schaltung aufweisende periphere Bereich im Falle einer einen logischen Prozeß zusammenlegenden (aufweisenden, ausführenden) Halbleitervorrichtung sich in dem Silizidbereich 2 befindet.

Zweite Ausführungsform

Eine zweite Ausführungsform der vorliegenden Erfindung wird nun beschrieben. In den Fig. 4a und 4b ist eine Struktur eines Speicherzellenbereiches einer Halbleitereinrichtung im Quer schnitt gezeigt, insbesondere eine Querschnittsansicht einer DRAM-Speicherzelle mit einem Kondensator mit einer Struktur von gestapelten (übereinander angeordneten) dicken Schichten. Fig. 4a ist eine Querschnittsansicht eines Kondensators mit einer üb lichen Struktur von gestapelten dicken Schichten entlang einer Richtung, in die sich die Leitungen 15 erstrecken, welche einer in NIKKEI MICRO DEVICE Vol. Januar 1993, Seite 31 gezeigten Fi gur entspricht.

In Fig. 4a bezeichnet das Bezugszeichen 6a Nebenwortleitungen (bzw. Unterwortleitungen); das Bezugszeichen 6b bezeichnet Hauptwortleitungen; das Bezugszeichen 15 bezeichnet eine Bitlei tung; das Bezugszeichen 12a bezeichnet Bitleitungskontakte zum Verbinden der Bitleitung 15 mit dem auf der Oberfläche des Halb leitersubstrats 3 gebildeten aktiven Bereich; das Bezugszeichen 12b bezeichnet Speicherknotenkontakte zum Verbinden eines Spei cherknotens 16 einer Struktur von gestapelten dicken Schichten mit auf der Oberfläche des Halbleitersubstrats 3 gebildeten ak tiven Bereichen. Auf den Oberflächen der Speicherknotenkontakte 16 ist eine Zellenplatte 17 gebildet, wobei eine dielektrische Schicht derart dazwischen angeordnet ist, daß Kondensatoren ent stehen. Auf den Kondensatoren sind die Hauptwortleitungen 6b derart angeordnet, daß eine Zwischenschicht-Isolierschicht 11 dazwischen angeordnet ist. Ferner sind Spaltenauswahlleitungen 18 aus Aluminium in der zugehörigen oberen Schicht gebildet.

In Fig. 4b sind Merkmale der zweiten Ausführungsform der vorlie genden Erfindung gezeigt, wobei ein Querschnitt gezeigt ist ent lang einer Richtung in der Fig. 4a, in die sich die Nebenwort leitungen 6a und die Hauptwortleitungen 6b erstrecken, wobei die Figur durch Drehen der Fig. 4a um 90° erhalten wird. In dieser Querschnittsansicht sind zwei repräsentative Speicherzellen ge zeigt. In Fig. 4b bezeichnet das Bezugszeichen 19 eine dielek trische Schicht, die zwischen den Speicherknoten 16 und der Zel lenplatte 17 vorgesehen ist und ein Element zum Bilden eines Kondensators ist; das Bezugszeichen 10b bezeichnet TEOS-Oxid schichten, die auf Bereichen a mit einer niedrigen Dotier stoffkonzentration in einem Nichtsilizidbereich 1 geschichtet sind. Die Bezugszeichen 20 und 21 bezeichnen Silizidschichten, die selektiv auf den Oberflächen von Gateelektroden 6 von Tran sistoren, die die Speicherzelle bilden, und auf den Oberflächen der Bereiche 7a mit einer niedrigen Dotierstoffkonzentration, welche Source/Drainbereiche werden, gebildet sind. Die Neben wortleitung 6a in Fig. 4a entspricht der Gateelektrode 6 in Fig. 4b.

Die oben beschriebene erste Ausführungsform besitzt derartige Eigenschaften, daß der Speicherzellenbereich in einem Chip der Nichtsilizidbereich 1 ist und der Bereich außerhalb des Spei cherzellenbereiches der Silizidbereich 2 ist. Jedoch sind in der Ausführungsform 2 sowohl der Nichtsilizidbereich als auch der Silizidbereich auf einem Speicherzellenbereich gebildet. Insbe sondere sind die Oberflächen der Bereiche 7a mit einer niedrigen Dotierstoffkonzentration, mit denen die Speicherknotenkontakte 12b verbunden sind, der Nichtsilizidbereich 1, und die Oberflä che des Bereiches 7a mit einer niedrigen Dotierstoffkonzentrati on, mit dem der Bitleitungskontakt 12a verbunden ist, und die Oberfläche der Gateelektroden 6 sind der Silizidbereich 2 mit den Silizidschichten 20 bzw. 21.

Als nächstes wird ein Herstellungsverfahren der in den Fig. 4a und 4b gezeigten Halbleitervorrichtung beschrieben.

Als erstes werden die Gateelektroden und die Source/Drain bereiche (die Bereiche 7a mit einer niedrigen Dotierstoffkonzen tration in dem Speicherzellenbereich) usw., welche die Transi storelemente bilden, auf dem Halbleitersubstrat gebildet. Die Seitenwände 10 werden auf den Seiten der Gateelektroden 6 gebil det. Eine Maske in einem Silizidierungsprozeß (ein Prozeß zum Bilden eines Silizids), beispielsweise TEOS-Oxidschichten 10b, wird auf Flächen bemustert, in denen die Bereiche 7a mit niedri ger Dotierstoffkonzentration, mit denen die Speicherknotenkon takte 12b in Kontakt stehen, in dem Speicherzellenbereich gebil det sind. Zu diesem Zeitpunkt wird in dem Bereich außerhalb des Speicherzellenbereiches die Maske der TEOS-Oxidschichten 10b nicht auf Flächen gebildet, in denen ein Hochgeschwindigkeitsbe trieb notwendig ist, so daß die Silizidierung gleichzeitig mög lich ist, und die TEOS-Oxidschichten 10b werden selektiv auf Flächen gebildet, in dem die Silizidierung unnötig ist.

Nachdem die TEOS-Oxidschichten 10b bemustert sind, wird ein hochschmelzendes Metall oder ein Fast-Edelmetall geschichtet und ein RTA wird zum Silizidieren vorgesehen. Danach wird ein Teil des hochschmelzenden Metalls oder ein Teil des Fast-Edelmetalls, welche nicht reagiert haben, entfernt. Dann wird eine Zwischen schicht-Isolierschicht 11 geschichtet und die Bitleitung 15 wird derart bemustert, daß der Bitleitungskontakt 12a in Kontakt mit der Silizidschicht 21 steht. Ferner werden die Speicherknoten 16 des Dickschichttyps derart gebildet, daß die Speicherknotenkon takte 12b in Kontakt mit den Bereichen 7a mit einer niedrigen Dotierstoffkonzentration, auf denen die Silizidschichten nicht gebildet sind, stehen. Dann werden die dielektrische Schicht 19 und die Zellenplatte 17 sukzessive gebildet, um die Halbleiter vorrichtung mit der in Fig. 4b gezeigten Struktur zu erhalten. Die Beschreibung von Schritten der Herstellung der Hauptwortlei tungen 6b und der Spaltenauswahlleitung 18, welche in Fig. 4a gezeigt sind, wird unterlassen.

In einer derartig zusammengesetzten Halbleitervorrichtung werden die Oberflächen von Gateelektroden 6 der Schalttransistoren, welche die DRAM-Speicherzelle bilden, und die Oberflächen von Source/Drainbereichen (Bereiche 7a mit einer niedrigen Dotier stoffkonzentration), mit denen die Bitleitungskontakte 12 in Kontakt stehen, selektiv silizidiert, um die Silizidschichten 20 und 21, welche eine schwierige Steuerbarkeit aufweisen, in dem Speicherzellenbereich zu bilden, wobei der Widerstand der Lei tungen und der Widerstand der Kontakte verringert wird und ein Hochgeschwindigkeitslesen und ein Hochgeschwindigkeitsschreiben erhalten werden können.

Andererseits sind die Speicherknoten 16 und die Source/Drain bereiche 7a mit einer niedrigen Dotierstoffkonzentration direkt verbunden, ohne daß Silizidschichten zwischen den Speicherkno tenkontakten 12b und den Source/Drainbereichen 7a mit einer niedrigen Dotierstoffkonzentration eingebaut sind. Demgemäß ist es möglich, ein fehlerhaftes Auffrischen einer Speicherzelle zu begrenzen, das durch ein Übergangsleck verursacht ist, welches aus einer ungeeigneten Morphologie (Aufbau) in einer Silizid schicht folgt.

Dritte Ausführungsform

In der oben genannten zweiten Ausführungsform ist beschrieben, daß die Oberflächen der Gateelektroden 6, die die DRAM-Spei cherzelle bilden, und die Oberfläche des Source/Drain bereiches, welcher mit der Bitleitung 15 verbunden ist, selektiv silizidiert sind und die Oberflächen der Source/Drainbereiche, die mit dem Speicherknoten 16 verbunden sind, direkt mit dem Speicherknotenkontakten 12b ohne Silizidierung verbunden sind.

Eine Halbleitervorrichtung gemäß einer dritten Ausführungsform besitzt eine Struktur, in der Silizidschichten 20, 21 und 21a auf den Oberflächen der die DRAM-Speicherzelle bildenden Gate elektroden 6 und der Bereiche, in denen ein Bitleitungskontakt 12a und Speicherknotenkontakte 12b in Kontakt mit einem Halblei tersubstrat 3 stehen, vorhanden sind und Silizidschichten nicht in den Grenzbereichen zwischen einem aktiven Bereich mit der Speicherzelle und nicht aktiven Bereichen gebildet sind, nämlich in Abschnitten, in denen bird's beaks (Vogelschnäbel) 4a in En dabschnitten von Trennoxidschichten 4 gebildet sind. Die Bezugs zeichen 10c bezeichnen Nichtsilizidbereiche 1, welche TEOS-Oxid schichten sind, die auf Bereichen in der Nähe der bird's beaks geschichtet sind.

In dem Speicherzellenbereich der in Fig. 5 gezeigten Halbleiter vorrichtung sind Bereiche in der Nähe der bird's beaks, die sich an den Endabschnitten der Trennoxidschichten 4 befinden und Ab schnitte der mit den Speicherknotenkontakten 12b verbundenen Be reiche 7a mit niedriger Dotierstoffkonzentration aufweisen, die Nichtsilizidbereiche 1 und der Rest der Speicherzellenbereiche ist der Silizidbereich 2. Im folgenden werden die Effekte des Falles, daß die Nichtsilizidbereiche 1 und der Silizidbereich 2 als solche ausgebildet sind, im Vergleich zu dem Fall beschrie ben, in dem die Gesamtoberfläche des Speicherzellenbereiches derart ausgebildet ist, daß er den Silizidbereich bildet.

In Fig. 6 ist eine Struktur um die bird's beak 4a herum im Schnitt für den Fall gezeigt, daß die Gesamtoberfläche des Spei cherzellenbereiches silizidiert ist. Wenn eine Silizidschicht 21aa auf einer Oberfläche des Bereiches mit niedriger Dotier stoffkonzentration durch Silizidieren gebildet wäre, würde, falls die Temperatur des RTA erhöht wird, die Silizidschicht 21aa in einem tieferen (tiefer liegenden) Bereich des bird's beak 4a gebildet, wobei ein Übergangsleck von einem Rand des Be reiches 7a mit niedriger Dotierstoffkonzentration gelegentlich vergrößert wäre.

Im Gegensatz dazu ist die Halbleitervorrichtung gemäß der drit ten Ausführungsform der vorliegenden Erfindung angegeben, um das Silizidieren der Abschnitte der Oberflächen der Bereiche 7a mit niedriger Dotierstoffkonzentration in der Nähe der bird's beaks zu verhindern durch selektives Belassen der TEOS-Oxidschichten 10c, welche zum Abscheiden auf den Seiten der Gateelektroden 6 geschichtet sind, in der Nachbarschaft der bird's beaks 4a, um als Masken gegen das Silizidieren zu dienen. Gleichzeitig kann ein niedriger Kontaktwiderstand durch selektives Silizidieren der Flächen in Kontakt zu den Speicherknotenkontakten 12b zum Bilden der Silizidschichten 21a erhalten werden.

Durch eine derartige Struktur ist es möglich, die Halbleitervor richtung zu erhalten, die das Übergangsleck begrenzt, und einen Hochgeschwindigkeitslese- und einen Hochgeschwindigkeitsschreib-Be trieb zu erreichen. Ferner ist es, obwohl nur der Speicherzel lenbereich beschrieben wurde, unnötig anzugeben, daß es außerdem möglich ist, das Silizidieren im Hinblick auf Charakteristika einer Halbleitervorrichtung in einem peripheren Bereich und in einem Bereich einer logischen Schaltung anzuwenden.

Ferner ist es bezüglich eines zugehörigen Herstellungsverfahrens möglich, die Seitenwände 10, die durch Abscheiden auf den Seiten der Gateelektroden 6 gebildet werden, und die TEOS-Oxidschichten 10c, welche getrennt gebildet werden können, wie in der zweiten Ausführungsform gezeigt zu bilden.

Vierte Ausführungsform

Fig. 7 ist eine Querschnittsansicht zum Darstellen beispielswei se eines peripheren Schaltungsbereiches eines DRAM, in dem das Bezugszeichen 24 eine Bitleitung aus einem Wolframsilizid 22 und einem dotierten Polysilizium 23 bezeichnet (in diesem Ausfüh rungsbeispiel bildet ein Teil des dotieren Polysiliziums 23 ei nen Bitleitungskontakt), wobei die Bitleitung 24 in Kontakt mit der auf einer Oberfläche einer der Source/Drainbereiche 7 eines MOS-Transistors gebildeten Silizidschicht 29 gebildet ist. Das Bezugszeichen 25 bezeichnet ein Barrierenmetall, das auf der in neren Wand eines Kontaktloches 25a derart geschichtet ist, daß es in Kontakt mit der Silizidschicht 29 auf dem anderen Source/Drainbereich 7 steht. Das Bezugszeichen 26 bezeichnet einen Wolframstopfen, welcher auf eine Oberfläche des Barrierenmetal les 25 geschichtet ist, zum Füllen des Inneren des Kontaktloches 25a damit. Das Bezugszeichen 27 bezeichnet eine erste Aluminium leitung, die elektrisch mit den anderen Source/Drainbereich 7 verbunden ist, der den Wolframstopfen 26 dazwischen anordnet. Auf einer Oberfläche einer Gateelektrode 6 ist eine Silizid schicht 28 gebildet.

Die Halbleitervorrichtung gemäß der vierten Ausführungsform be sitzt ein Merkmal, daß ein Bereich 7b mit einer hohen p-Dotier stoffkonzentration und das dotierte, n-Dotierstoffe einer hohen Konzentration aufweisende Polysilizium 23 miteinander ver bunden sind, wobei die Silizidschicht 29 dazwischen angeordnet ist.

Es gibt ein Problem, daß ein Kontakt mit einer Ohmschen Eigen schaft nicht erhalten werden kann, weil ein pn-Übergang durch direktes Verbinden des Bereiches 7b mit einer hohen p-Dotier stoffkonzentration und des dotierten, n-Dotierstoffe mit einer hohen Konzentration aufweisenden Polysiliziums 23 in einem Bereich eines p-MOS-Transistors des peripheren Schaltungsberei ches gebildet ist.

Es wird darauf hingewiesen, daß, wenn der die Speicherzelle bil dende MOS-Transistor ein n-MOS-Transistor ist, ein leitendes Ma terial eines n-dotierten Polysiliziums üblicherweise zum Bilden eines Bitleitungskontaktes benutzt wird, welcher direkt in Kon takt zu einem n-Dotierstoffbereich steht. Dies beruht darauf, daß der Durchmesser eines Kontaktloches, in dem der Bitleitungs kontakt eingebettet ist, sehr klein ist, wodurch es schwierig ist, durch eine chemische Dampfphasenabscheidung (CVD) eine Gruppe (Reihe) von Metallen auf stabile Weise einzubetten. Dafür wird Polysilizium benutzt und das Polysilizium wird mit n-Dotierstoffen dotiert, weil ein leitendes Material, welches p-Dotierstoffe aufweist, einen pn-Übergang bildet.

Wenn es jedoch nötig ist, daß ein Bitleitungskontakt in einem Bereich (in einer Fläche) zum Bilden von p-MOS-Transistoren in einem peripheren Bereich gebildet ist, welcher ein anderer ist als der Speicherzellenbereich, kann, falls ein n-dotiertes Poly silizium und ein p-Dotierstoffbereich direkt verbunden sind, ei ne Ohmsche Eigenschaft nicht erhalten werden, weil ein pn-Übergang gebildet wird.

Deshalb ist, wie in Fig. 7 der vierten Ausführungsform der vor liegenden Erfindung gezeigt ist, die Silizidschicht 29 zwischen zwei leitenden Materialien, welche auf entsprechende Weise ver schiedene leitende Dotierstoffe aufweisen, angeordnet, um da durch eine gute elektrische Verbindung ohne Bilden eines pn-Übergangs zu erhalten.

Im folgenden wird ein Herstellungsverfahren der in Fig. 7 ge zeigten Halbleitervorrichtung beschrieben. Wie in Fig. 8a ge zeigt ist, wird ein p-MOS-Transistor auf einem n-Wannenbereich, der in einer Oberfläche des Halbleitersubstrats 3 vorgesehen ist, in dem peripheren Bereich gebildet und weiter wird ein hochschmelzendes Metall oder ein Fast-Edelmetall 14a wie bei spielsweise eine Ti-Schicht durch ein Sputterverfahren gebildet.

Wie in Fig. 8b gezeigt ist, wird eine RTA-Behandlung für unge fähr 60 Sekunden unter einer Stickstoffatmosphäre und bei einer Temperatur von 650°C bis 750°C ausgeführt, wodurch eine Oberflä che der Gateelektrode 6 und eine Oberfläche der Source/Drainbereiche 7 silizidiert werden, um die Silizidschichten 8 und 9 zu erhalten. Danach wird ein Teil der Ti-Schicht 14a, wel cher TiN aufweist und nicht silizidiert wurde, entfernt.

Wie in Fig. 8c gezeigt ist, wird Stickstoff 30 in mindestens Oberflächen der Silizidschichten 8 und 9 unter einer Bedingung von 1 × 10¹⁵ Ionen/cm² bis 1 × 10¹⁶ Ionen/cm² und 7 keV bis 20 keV injiziert.

Wie in Fig. 8d gezeigt ist, wird eine Behandlung des Plasmani tridierens (der Nitrid-Bildung mittels Plasma) ausgeführt, ein zweites RTA wird für ungefähr 60 Sekunden unter einer Stick stoffatmosphäre und bei einer Temperatur von 800°C oder mehr ausgeführt, um Silizidschichten 28 und 29 zu erhalten, welche in den oberen zugehörigen Schichten Stickstoff aufweisen.

Fig. 9 ist eine vergrößerte Ansicht, welche die Silizidschicht 29 zeigt, die in den zugehörigen oberen Schichten Stickstoff aufweist, wobei die Silizidschicht 28 dieselbe Struktur besitzt. Wie in Fig. 9 gezeigt ist, ist die Silizidschicht 29 derart ge formt, daß die obere Fläche (Schicht) aus Ti_x1Si_y1N_z1 31 mit vie len Stickstoffatomen gebildet ist, die Schicht unter diesem Ti_x1Si_y1N_z1 31 ist aus Ti_x2Si_y2N_z2 32 mit vielen Siliziumatomen ge bildet und die Schicht unter Ti_x2Si_y2N_z2 32 ist im wesentlichen aus reinem TiSi₂ 33 gebildet. In der Figur ist gezeigt, daß die Silizidschicht 29 aus drei Schichten gebildet ist, so daß die Verteilung der Stickstoffatome und die Verteilung der Silizium atome leicht verstanden werden kann. Jedoch ist es auch möglich, die Struktur der Silizidschicht derart zu erhalten, daß sie mehr Schichten aufweist, durch Vorsehen von Grenzbereichen zwischen Ti_x1Si_y1N_z1 31, Ti_x2Si_y2N_z2 32 und TiSi₂ 33 oder weniger Schichten.

Durch Bilden der Silizidschicht 29 mit einer Struktur wie in Fig. 9 und nachfolgendes Bilden des Bitleitungskontaktes des do tierten Polysiliziums 23 mit einer hohen n-Dotierstoff konzentration derart, daß es mit der Oberfläche der Silizid schicht 29 in Kontakt steht, ist es möglich, eine gute elektri sche Verbindung ohne den pn-Übergang zwischen dem Source/Drainbereich 7 des p-Dotierstoffbereiches und dem Bitlei tungskontakt zu erhalten.

Ferner hat das Ti_x1Si_y1N_z1 31 (d. h. eine Mischschicht) in der Oberfläche der Silizidschicht 29, welche viele Stickstoffatome aufweist, eine Eigenschaft nahe derjenigen von reinem TiN, wobei die Schicht 31 als eine Barrierenschicht gegen Dotierstoffe wirkt und eine Diffusion von n-Dotierstoffen, die in dem Bitlei tungskontakt des dotierten Polysilizium 23 enthalten sind, in den Source/Drainbereich 7 begrenzt. Demgemäß ist es möglich, ei ne Halbleitervorrichtung zu erhalten mit einer besseren elektri schen Eigenschaft als diejenige, in der leitende Materialien von verschiedenen Leitungstypen elektrisch verbunden sind mit einer dazwischen angeordneten Silizidschicht aus reinem TiSi₂ ohne die Barrierenschicht gegen Dotierstoffe.

Außerdem kann das zweite RTA ausgeführt werden, falls es notwen dig ist. Es ist außerdem möglich, einen Schritt der Plasmanitri dierungsbehandlung zu unterlassen, nachdem Stickstoff injiziert ist, in Abhängigkeit von den Bedingungen des zweiten RTA.

Ferner ist es unnötig darauf hinzuweisen, obwohl in dieser Aus führungsform die Ti-Schicht 14a aus einem hochschmelzenden Me tall oder einem Fast-Edelmetall gebildet ist, daß Wolfram, Ko balt, Nickel usw. für die Ti-Schicht benutzt werden kann.

Fünfte Ausführungsform

Fig. 10 ist eine schematische Ansicht zum Darstellen einer Struktur einer Vorrichtung und eines Muster-Layouts (Musterplan) einer Halbleitervorrichtung gemäß einer fünften Ausführungsform.

In der fünften Ausführungsform sind ein Nichtsilizidbereich 34 und ein Silizidbereich 35 in einem DRAM-Speicherzellenbereich 36 vorgesehen. In Fig. 10 bezeichnet das Bezugszeichen 37 eine pe riphere Schaltung für Spalten wie beispielsweise ein Spaltende koder, einen Leseverstärker und einen Schreibpuffer; und das Be zugszeichen 38 bezeichnet eine periphere Schaltung für Zeilen wie beispielsweise einen Zeilendekoder.

Es ist möglich, auf den Silizidbereich 35 die Speicherzellen struktur, welche wie in der zweiten Ausführungsform oder dritten Ausführungsform silizidiert ist, anzuwenden.

Durch Vorsehen sowohl des Nichtsilizidbereiches 34 und des Sili zidbereiches 35 in dem DRAM-Speicherzellenbereich 36 des identi schen Chips können Speicherzellen mit ausgezeichneten Auf frischeigenschaften und Speicherzellen, welche einen Hochge schwindigkeitszugriff ermöglichen, gleichzeitig erhalten werden. Durch Verwenden der so konstruierten DRAM-Speicherzelle wird ei ne Adresse festgelegt, um eine Speicherzelle in dem Silizidbe reich 35 für eine Schaltung mit einem kurzen Spielraum in einer Zugriffszeit zu bestimmen, wobei ein langer Spielraum in Bezug auf den Schaltungsbetrieb beibehalten werden kann, ohne die Struktur der peripheren Schaltung zu verändern.

Sechste Ausführungsform

Eine sechste Ausführungsform der vorliegenden Erfindung wird de tailliert unter Bezugnahme auf Fig. 11, in der die zugehörige Struktur gezeigt ist, beschrieben.

In der ersten bis fünften Ausführungsform sind die MOS-Tran sistoren in der Halbleitervorrichtung selektiv silizidiert, um elektrische Charakteristika zu verbessern, insbesondere um einen Hochgeschwindigkeitsbetrieb zu erhalten, während ein emp findlicher Betrieb der Speicherzelle beibehalten wird.

Eine Halbleitervorrichtung gemäß der sechsten Ausführungsform besitzt außerdem ein Merkmal, daß elektrische Charakteristika der Halbleitervorrichtung durch selektives Silizidieren der Halbleitervorrichtung erhalten werden. Jedoch ist sie insbeson dere dadurch charakterisiert, daß ein Kopplungsrauschen, das zwischen einer Zellenplatte 17 und einer ersten Aluminiumleitung 41 zusammen mit einer Änderung des elektrischen Potentials der ersten Aluminiumleitung 41, die sich in einem oberen Bereich der Vorrichtung mit einer Zwischenschicht-Isolierschicht 11 dazwi schen angeordnet befindet, verursacht ist, durch Beschichten ei ner Silizidschicht 39 auf der Oberfläche der Zellenplatte 17 in einem Speicherzellenbereich begrenzt werden kann.

In Fig. 11 bezeichnet das Bezugszeichen 39 die Silizidschicht, die auf der Zellenplatte 17 geschichtet ist; das Bezugszeichen 40 bezeichnet ein Barrierenmetall, das auf der Silizidschicht 39 mit der Zwischenschicht-Isolierschicht 11 dazwischen angeordnet geschichtet ist; und das Bezugszeichen 41 bezeichnet die erste Aluminiumleitung, die auf der Zwischenschicht-Isolierschicht 11 mit dem Barrierenmetall 40 dazwischen angeordnet bemustert ist.

Als nächstes wird ein Betrieb einer Halbleitervorrichtung be schrieben, wenn eine derartige Silizidschicht 39 nicht gebildet ist. Im allgemeinen wird die Zellenplatte 17 durch Festlegen auf einer Spannung von 1/2 Vcc benutzt. Wenn die erste Aluminiumlei tung 41 direkt oberhalb eines Speicherknotens 16 oder in dessen Nachbarschaft angeordnet ist, kann, falls das elektrische Poten tial der ersten Aluminiumleitung von H zu L oder von L zu H ge ändert wird, eine Änderung von elektrischen Ladungen (d. h. des elektrischen Potentials) in dem Speicherknoten von einer Ände rung der Kopplungskapazität zwischen der ersten Aluminiumleitung 41 und der Zellenplatte 17 herrühren. Insbesondere gibt es, wenn die Zellenplatte 17 aus einem Material mit einem relativ hohen Widerstand wie beispielsweise dotiertes Polysilizium gebildet ist, ein Problem, daß der Speicherknoten 16 auf nachteilige Wei se durch das Kopplungsrauschen beeinflußt ist.

Deshalb ist die in Fig. 11 gezeigte Halbleitervorrichtung zum Bedecken der Oberfläche der Zellenplatte 17 durch die Silizid schicht 39 mit einem niedrigen Widerstand angegeben, wodurch die Impedanz derart begrenzt werden kann, daß sie klein ist. Durch eine derartige Struktur ist es möglich, ein Kopplungsrauschen auf eine äußere Aluminiumleitung mit einem elektrischen Potenti al von 1/2 Vcc auf leichte Weise zu leiten, wenn das Kopplungs rauschen von einer Änderung des elektrischen Potentials in der ersten Aluminiumleitung 41 herrührt, wodurch verhindert wird, daß das Rauschen den Speicherknoten 16 auf nachteilige Weise be einflußt.

Außerdem wird der Effekt des Begrenzens des Kopplungsrauschens groß durch Erzeugen der Silizidschicht 39 unter Verwenden eines Silizids mit einen niedrigeren Widerstand wie beispielsweise TiSi₂. Die Silizidschicht 39 der Halbleitervorrichtung gemäß der sechsten Ausführungsform kann eine Schicht sein, die durch Sili zidieren eines hochschmelzenden Metalls oder eines Fast-Edel metalls unter einer vorbestimmten Atmosphäre durch ein RTA gebildet wird, nachdem das hochschmelzende Metall oder das Fast-Edelmetall wie beispielsweise Ti auf der Oberfläche des Polysi liziums geschichtet ist, oder sie kann eine Schicht sein, die durch Sputtern nach dem Bilden der Zellenplatte 17 gebildet ist. Ferner kann die Silizidschicht 39 nach einem beliebigen Schritt entweder gleich nach dem Schichten einer Polysiliziumschicht, welche die Zellenplatte 17 sein wird, oder nach dem Bemustern der Zellenplatte 17 durch Ätzen gebildet werden.

Siebte Ausführungsform

Eine Halbleitervorrichtung gemäß einer siebten Ausführungsform wird unter Bezugnahme auf Fig. 12 beschrieben.

Die Struktur der Halbleitervorrichtung der siebten Ausführungs form entspricht einem anderen Querschnitt der in Fig. 11 gemäß der sechsten Ausführungsform gezeigten Halbleitervorrichtung, bei der eine erste Aluminiumleitung 41a in Kontakt mit einer Si lizidschicht 39a steht, welche die Oberfläche der Zellenplatte 17 bedeckt, wobei ein Kontakt 41aa dazwischen angeordnet ist, und eine andere erste Aluminiumleitung 41b mit einem Bereich 7a, der Dotierstoffe niedriger Konzentration aufweist und auf einem Oberflächenbereich eines Halbleitersubstrats 3 gebildet ist, wo bei ein Kontakt 41bb dazwischen angeordnet ist. In diesem Fall besteht die Silizidschicht 39a in charakteristischer Weise aus einem Silizid eines Materials mit einem höheren Selektivitäts verhältnis als dasjenige des die Zellenplatte 17 bildenden do tierten Polysiliziums, beispielsweise aus einem Wolframsilizid.

Wie in Fig. 12 gezeigt ist, sind ein Abstand von einer Startpo sition zum Bilden der ersten Aluminiumleitung 41a zur Silizid schicht 39a und ein Abstand von einer Startposition zum Bilden der ersten Aluminiumleitung 41b zu einer Oberfläche eines Halb leitersubstrats 3 sehr unterschiedlich. In einem Fall, in dem die Silizidschicht 39 nicht gebildet ist, wenn die Kontaktlöcher zum Einbetten der Kontakte 41aa und 41bb gleichzeitig gefertigt werden, neigt das Kontaktloch zum Einbetten des Kontaktes 41aa dazu, durch die Zellenplatte 17 und durch eine dielektrische Schicht 19 vorzutreten (d. h. die Zellenplatte 17 und die dielek trische Schicht 19 zu durchdringen), welche beide Bestandteile eines Kondensators sind, der in dem Teil sein soll, in dessen unteren Abschnitt sich die Öffnung erstreckt. In einem Fall, in dem ein derartiger vortretender Abschnitt 42 gebildet ist, wenn ein leitendes Material zum Bilden des Kontaktes 41aa darin ein gebettet wird, gibt es ein Problem, daß der Widerstand des Kon taktes nicht stabil ist, weil die Fläche in Kontakt zu dem Kon takt geändert ist und stabile elektrische Charakteristika nicht erhalten werden können.

Demgemäß ist die Konstruktion in dieser Ausführungsform der vor liegenden Erfindung so geartet, daß eine Ätzmaske gebildet wird durch Schichten der Silizidschicht 39a mit einem höheren Selek tivitätsverhältnis als dasjenige der Zellenplatte 17 auf eine Oberfläche der Zellenplatte 17 und deshalb werden Kontaktlöcher, die durch die Kondensatorelektrode vortreten (die Kondensatore lektrode durchdringen) nicht gebildet, sogar wenn die Kontaktlö cher mit verschiedenen Tiefen gleichzeitig geöffnet werden. Da her wird durch die auf der Zellenplatte 17 geschichtete Silizid schicht 39a nicht nur ein niedriger Widerstand der Zellenplatte 17 erreicht, sondern auch eine gute elektrische Verbindung zwi schen der Zellenplatte 17 und der ersten Aluminiumleitung 41a.

Im folgenden werden die Effekte der vorliegenden Erfindung be schrieben.

Eine Halbleitervorrichtung liefert einen guten Schaltungsbetrieb ohne ein Übergangsleck in einen Nichtsilizidbereich und einen Hochgeschwindigkeitsbetrieb in einem Silizidbereich, weil die Halbleitervorrichtung derart konstruiert ist, daß der Abschnitt der Speicherzelle der Nichtsilizidbereich ist, und der periphere Schaltungsbereich oder der Logikschaltungsbereich, der den peri pheren Schaltungsbereich aufweist, welche andere Bereiche sind als der Speicherzellenbereich, der Nichtsilizidbereich ist; und eine Silizidschicht ist auf den Oberflächen von Gateelektroden und auf Oberflächen von Source/Drainbereichen von Transistoren gebildet, um Leitungswiderstände und Kontaktwiderstände zu ver ringern.

Eine Halbleitervorrichtung liefert gute elektrische Charakteri stika durch Bilden der Halbleitervorrichtung derart, daß Sili zidschichten selektiv auf Gateelektroden und Oberflächen von Source/Drainbereichen, welche in Kontakt mit dem Bitleitungskon takt stehen, von die DRAM-Speicherzelle bildenden Transistoren gebildet sind zum Reduzieren des Widerstandes; und Source/Drainbereiche, die in Kontakt mit den Speicherknoten stehen, sind nicht silizidiert, um ein fehlerhaftes Wiederauffrischen durch ein Übergangsleck, das durch eine ungeeignete Morphologie der Silizidschichten verursacht ist, zu begrenzen.

Eine Halbleitervorrichtung liefert eine Begrenzung (Beschränkung) eines Übergangslecks, das durch das Silizidieren verursacht ist und einen niedrigen Widerstand von Kontakten zwi schen Speicherknoten und Source/Drainbereichen dadurch, daß sie derart gebildet ist, daß Silizidschichten selektiv auf Abschnit ten in Kontakt mit den Speicherknoten in Oberflächen der Source/Drain-bereiche, mit denen die Speicherknoten verbunden sind, gebildet sind und die anderen Bereiche, nämlich die peripheren Bereiche der Source/Drainbereiche nicht silizidiert sind.

Eine Halbleitervorrichtung liefert gute elektrische Charakteri stika dadurch, daß sie derart gebildet ist, daß die Dotierstoff bereiche und die Kontakte, welche in entsprechender Weise Do tierstoffe verschiedener Leitungstypen aufweisen, mit dazwischen angeordneten Silizidschichten derart verbunden sind, daß sie keinen pn-Übergang bilden; und die Oberflächen der Silizid schichten haben eine Eigenschaft nahe (ähnlich) derjenigen von reinem TiN, welche viele Stickstoffatome aufweist, um als Do tierstoffbarrierenschichten zum Begrenzen der Diffusion der Do tierstoffe zu dienen.

Eine Halbleitervorrichtung liefert gute elektrische Charakteri stika dadurch, daß sie derart gebildet ist, daß eine Leitung (Verdrahtung) aus Halbleitermaterial mit Dotierstoffen eines zweiten Leitungstyps, welche direkt mit einem Source/Drain bereich des zweiten Leitungstyps eines Transistors des zweiten Leitungstyps in einem Speicherzellenbereich verbunden sein kann, elektrisch mit einem Dotierstoffbereich des ersten Leitungstyps verbunden sein kann, welcher einen peripheren Schaltungsbereich mit einer dazwischen angeordneten Silizidschicht bildet, um die Diffusion der Dotierstoffe zu begrenzen.

Eine Halbleitervorrichtung liefert beide Funktionen des Ermögli chens eines Hochgeschwindigkeitsbetriebs und des Verbesserns der Wiederauffrischeigenschaften, so daß diese Funktionen wie erfor derlich ausgewählt werden können dadurch, daß sie derart ausge bildet ist, daß der Speicherzellenbereich aus einem Silizidbe reich und einem Nichtsilizidbereich gebildet ist, um einen Be reich für einen Hochgeschwindigkeitsbetrieb und einem Bereich zum Verbessern der Wiederauffrischeigenschaften in einem Chip zu verwirklichen.

Eine Halbleitervorrichtung liefert gute elektrische Charakteri stika dadurch, daß sie derart gebildet ist, daß eine Silizid schicht auf einer oberen Elektrode eines Kondensators, der die Speicherzelle bildet, abgeschieden ist, um einen niedrigen Wi derstand zu erhalten und dadurch Einflüsse von Kopplungsrauschen zwischen der oberen Elektrode und einer Leitung in einer oberen Schicht zu verringern, welche auf dem oberen Abschnitt des Kon densators mit einer Zwischenschicht-Isolierschicht dazwischen angeordnet gebildet ist.

Eine Halbleitervorrichtung liefert gute elektrische Charakteri stika dadurch, daß sie derart gebildet ist, daß eine auf einer oberen Elektrode eines Kondensators gebildete Silizidschicht aus einem Material mit einem hohen Selektivitätsverhältnis im Ver gleich zu dotiertem Polysilizium gebildet ist, so daß ein über mäßiges Ätzen des Kondensator begrenzt ist, wenn ein Öffnungsab schnitt zum Einbetten eines Kontaktes gefertigt wird, welcher nötig ist zum elektrischen Verbinden einer Leitung in einer obe ren Schicht und einer Elektrode des Kondensators.

Ein Verfahren zum Herstellen der Halbleitervorrichtung liefert Seitenwände in einem zweiten Bereich, welche auch als Masken ge gen das Injizieren von Dotierstoffen dienen, wenn ein Bereich mit einer hohen Dotierstoffkonzentration in einem nachfolgenden Schritt gebildet wird, und ein Isoliermaterial, welches in einem ersten Bereich als eine Schicht zum Verhindern des Silizidierens in einem Silizidierungsschicht geschichtet ist, durch ein derar tiges Bilden, daß das Isoliermaterial in dem ersten Bereich ei nes Speicherzellenbereiches, welches nach dem Bilden der Gate elektroden geschichtet wird, belassen wird, wie es geschichtet ist, und das Isoliermaterial in dem zweiten Bereich eines peri pheren Schaltungsbereiches oder eines Logikschaltungsbereiches, welche den peripheren Schaltungsbereich aufweist, zu den auf den Seiten der Gateelektroden abgeschiedenen Seitenwänden durch ein anisotropes Ätzen gemacht wird.

Ein Verfahren zum Herstellen der Halbleitervorrichtung liefert gute elektrische Charakteristika durch ein Bilden derart, daß Oberflächen von Silizidschichten so verändert werden, daß sie Eigenschaften wie reines TiN mit vielen Stickstoffatomen besit zen, durch Injizieren von Stickstoff in die Silizidschichten zum Erhalten von Schichten mit Eigenschaften wie TiN als eine Bar rierenschicht gegen Dotierstoffe zum Begrenzen der Diffusion der Dotierstoffe.

Claims

1. Halbleitervorrichtung mit
einem DRAM-Speicherzellenbereich (1), und
einem peripheren Schaltungsbereich (2) oder einem Logikschal tungsbereich (2), welcher den peripheren Schaltungsbereich auf weist, dadurch gekennzeichnet, daß
ein erster MOS-Transistor in dem peripheren Schaltungsbereich (2) oder in dem Logikschaltungsbereich (2) Silizidschichten (8, 9) entsprechend auf einer ersten Gateelektrode (6), auf deren Seiten Seitenwände (10) abgeschieden sind, und auf ersten Source/Drainbereichen (7) aufweist; und
ein zweiter MOS-Transistor, welcher eine Speicherzelle in dem DRAM-Speicherzellenbereich (1) bildet, derart gebildet ist, daß dasselbe Material wie dasjenige, das die Seitenwände (10) bil det, auf einer zweiten Gateelektrode und zweiten Source/Drain bereichen (7a) des zweiten MOS-Transistors geschichtet ist.

2. Halbleitervorrichtung nach Anspruch 1 mit
einem Dotierstoffbereich (7b) eines ersten Leitungstyps, der in einem Oberflächenbereich eines Halbleitersubstrats (3) gebildet ist, und
einem Kontakt (23) aus einem Halbleitermaterial mit Dotierstof fen eines zweiten Leitungstyps, welcher mit einer Oberfläche des Dotierstoffbereiches (7b) des ersten Leitungstyps verbunden ist, wobei eine Silizidschicht (29) dazwischen angeordnet ist, wobei die Silizidschicht (29) eine Vielschichtstruktur besitzt, welche mindestens eine erste Silizidschicht (31) mit Stickstoffatomen (30) aufweist und in Kontakt mit dem Kontakt (23) und einer un terhalb der ersten Silizidschicht (31) angeordneten zweiten Si lizidschicht (32) steht; und
die Stickstoffkonzentration eines Abschnittes in der ersten Si lizidschicht (31) groß ist, wenn der Abschnitt in der Nähe des Kontaktes (23) ist, und die Stickstoffkonzentration klein ist, wenn der Abschnitt in der Nähe der zweiten Silizidschicht (32) ist.

3. Halbleitervorrichtung nach Anspruch 2, bei der
der Dotierstoffbereich (7b) des ersten Leitungstyps sich in den ersten Source/Drainbereichen (7) des sich in dem peripheren Schaltungsbereich (2) befindenden ersten Transistors befindet;
beide oder einer der ersten Source/Drainbereiche (7) elektrisch mit beiden oder einem der zweiten Source/Drainbereiche des sich in dem Speicherzellenbereich (1) befindenden zweiten Transistors verbunden sind; und
die zweiten Source/Drainbereiche einen Dotierstoffbereich des zweiten Leitungstyps aufweisen.

4. Halbleitervorrichtung mit
einem DRAM-Speicherzellenbereich (1), und einem peripheren Schaltungsbereich (2) oder einem Logikschaltungsbereich (2), welcher den peripheren Schaltungsbereich aufweist, gekennzeich net durch
den DRAM-Speicherzellenbereich (1) mit
MOS-Transistoren in einem Halbleitersubstrat (3),
Speicherknoten (16), die elektrisch mit einem der Source/Drain bereichen (7a) des MOS-Transistors verbunden sind,
einer Zellenplatte (17), die auf den Oberflächen des Speicher knoten (16) geschichtet ist, wobei eine dielektrische Schicht (19) dazwischen angeordnet ist, und
Silizidschichten (20, 21), die auf den Oberflächen von Gateelek troden (6) des MOS-Transistors und einer Oberfläche des anderen Source,Drainbereiches (7a), welche in Kontakt mit einem Bitlei tungskontakt (12a) steht, gebildet sind.

5. Halbleitervorrichtung nach Anspruch 4, bei der
Speicherknotenkontakte (12b) mit den Source/Drainbereichen (7a), welche andere sind als diejenigen, die in Kontakt mit den Bit leitungskontakten (12a) stehen, verbunden sind; und
die Silizidschichten (21a) selektiv in einem Abschnitt zum Ver binden der Speicherknoten (16) auf Oberflächen der Source/Drainbereich (7a) gebildet sind.

6. Halbleitervorrichtung nach Anspruch 4 oder 5, in der der DRAM-Speicherzellenbereich (1, 36) einen ersten Bereich (35), der eine Speicherzelle mit einer Silizidschicht in mindestens einem zugehörigen Teil aufweist, und einen zweiten Bereich (34) aufweist, welcher eine Speicherzelle ohne eine Silizidschicht aufweist.

7. Halbleitervorrichtung mit
einem MOS-Transistor, der in einem DRAM-Speicherzellenbereich (1) eines Halbleitersubstrats (3) gebildet ist,
Speicherknoten (16), die elektrisch mit einem von Source/Drainbereichen (7a) des Halbleiters verbunden sind und einer Zellenplatte (17), die auf einer Oberfläche des Speicher knotens (16) geschichtet ist, wobei eine dielektrische Schicht (19) dazwischen angeordnet ist, dadurch gekennzeichnet, daß
eine Silizidschicht (39) auf einer Oberfläche der Zellenplatte (17) geschichtet ist; und
eine obere Leitung (41) auf der Silizidschicht (39) gebildet ist, wobei eine Zwischenschicht-Isolierschicht (11) dazwischen angeordnet ist.

8. Halbleitervorrichtung nach Anspruch 7, bei der eine obere Leitung (41a) elektrisch mit einer Silizidschicht (39a) verbun den ist, wobei ein in der Zwischenschicht-Isolierschicht (11) gebildeter Kontakt (41aa) dazwischen angeordnet ist.

9. Verfahren zum Herstellen einer Halbleitervorrichtung mit
einem Schritt des Bildens von Gateelektroden (6) auf Oberflächen eines ersten Bereiches (1) und eines zweiten Bereiches (2) des Halbleitersubstrats (3), wobei Gateisolierschichten entsprechend dazwischen angeordnet werden,
einem Schritt des Bildens eines Paares von Bereichen (7a) mit einer niedrigen Dotierstoffkonzentration, wobei sich unterhalb der Gateelektroden (6) befindende Kanalbereiche entsprechend in dem ersten Bereich (1) und in dem zweiten Bereich (2) dazwischen angeordnet werden,
einem Schritt des Schichtens von Isoliermaterial (10a) entspre chend auf dem ersten Bereich (1) und auf dem zweiten Bereich (2),
einem Schritt des Bildens einer Ätzmaske (13) auf dem ersten Be reich (1),
einem Schritt des Bildens von Seitenwänden (10) aus dem Isolier material (10a), welche auf Seiten der Gateelektroden (6) abge schieden sein sollen, unter Verwenden eines anisotropen Ätzens in dem zweiten Bereich (2),
einem Schritt des Bildens von Bereichen (7b) mit hoher Dotier stoffkonzentration durch Implantieren von Dotierstoffen in die Bereiche (7a) mit niedriger Dotierstoffkonzentration in dem zweiten Bereich (2),
einem Schritt des Entfernens der Ätzmaske (13),
einem Schritt des Schichtens einer Schicht (14) aus einem hoch schmelzenden Metall oder aus einem Fast-Edelmetall auf minde stens dem zweiten Bereich (2),
einem Schritt des Bildens von Silizidschichten (8, 9) auf Ab schnitten, in denen die Schicht (14) aus dem hochschmelzenden Metall oder aus dem Fast-Edelmetall in Kontakt steht mit den Gate elektroden (6) und den Source/Drainbereichen (7) des zweiten Bereichs (2), durch Heizen zum Bilden eines Silizids, und
einem Schritt des Entfernens von nichtreagierten Abschnitten der Schicht (14) aus dem hochschmelzenden Metall oder dem Fast-Edel metall, dadurch gekennzeichnet, daß
der erste Bereich (1) als ein DRAM-Speicherzellenbereich gebil det wird und der zweite Bereich (2) als ein peripherer Schal tungsbereich oder ein Logikschaltungsbereich, der den peripheren Schaltungsbereich aufweist, gebildet wird.

10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 9 mit
einem Schritt des Implantierens von Stickstoff in die Silizid schichten (28, 29),
einem Schritt des Anwendens einer Wärmebehandlung,
einem Schritt des Bildens eines Kontaktes (23) mit einer von dem Dotierstoffbereich (7) verschiedenen Leitfähigkeit, die in Kon takt mit der Silizidschicht (29) steht, dadurch gekennzeichnet, daß
die Silizidschicht (29), in die Stickstoff implantiert wird, derart gebildet wird, daß sie eine Vielschichtstruktur aufweist mit mindestens einer ersten Silizidschicht (31, 32), welche Stickstoffatome enthält und in Kontakt mit dem Kontakt (23) steht, und einer zweiten Silizidschicht (33), welche sich unter halb der ersten Silizidschicht (31, 32) befindet; wobei
die Stickstoffkonzentration in einem Abschnitt in der ersten Si lizidschicht (31, 32) hoch ist, denn der Abschnitt in der Nähe des Kontaktes ist; und
die Stickstoffkonzentration in dem Abschnitt klein ist, wenn der Abschnitt in der Nähe der zweiten Silizidschicht (33) ist.