JP2010141004A - フラッシュメモリ、およびその製造方法 - Google Patents

フラッシュメモリ、およびその製造方法 Download PDF

Info

Publication number
JP2010141004A
JP2010141004A JP2008314288A JP2008314288A JP2010141004A JP 2010141004 A JP2010141004 A JP 2010141004A JP 2008314288 A JP2008314288 A JP 2008314288A JP 2008314288 A JP2008314288 A JP 2008314288A JP 2010141004 A JP2010141004 A JP 2010141004A
Authority
JP
Japan
Prior art keywords
contact
nitride film
electrode
transistor
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008314288A
Other languages
English (en)
Inventor
Daisuke Arizono
大介 有薗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008314288A priority Critical patent/JP2010141004A/ja
Priority to US12/635,324 priority patent/US20100140686A1/en
Publication of JP2010141004A publication Critical patent/JP2010141004A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

【課題】 潜在的な不良を抱えたメモリセルトランジスタを含み、半導体基板とゲート電極の間またはゲート電極内に異物が存在する異常構造のメモリセルトランジスタを除去可能なフラッシュメモリ、およびその製造方法を提供する。
【解決手段】 本発明は、半導体基板としてのシリコン基板１上に、上面が平坦な正常構造の正常ゲート電極Ｇ１と、上面の少なくとも一部に突起部８ａを有する異常構造の異常ゲート電極Ｇ２とが配置されたフラッシュメモリにおいて、正常ゲート電極Ｇ１は、第一の拡散層３に接続される第一のコンタクト電極３０とビット線１６とを接続するビア１５と電気的に分離され、異常ゲート電極Ｇ２は、ビア１５と、異常ゲート電極Ｇ２上面の突起部８ａにおいて電気的に接続されている。
【選択図】 図１

Description

本発明は、フラッシュメモリ、およびその製造方法に関する。
従来、データの書き込みにドレイン拡散層近傍で発生させたホット‐エレクトロンを用い、データの消去にフローティングゲートからソース拡散層に流したＦ‐Ｎトンネル電流（Ｆｏｗｌｅｒ‐Ｎｏｒｄｈｅｉｍトンネル電流）を用いたＥＴＯＸ型（ＥＰＲＯＭ Ｔｈｉｎ Ｏｘｉｄｅ型）のメモリセルトランジスタを有するＮＯＲ型フラッシュメモリが存在している（例えば、特許文献１参照。）。
一般に、この種のフラッシュメモリにおいては、半導体基板とゲート電極の間またはゲート電極内にダスト等の異物が存在すると、読み出し、書き込み、および消去に関して不良のメモリセルトランジスタとなる。しかし、異物の大きさが小さくなると、初期の段階においては、読み出し、書き込み、および消去の動作に時間を要するものの動作自体は可能なメモリセルトランジスタ（以下、潜在的な不良を抱えたメモリセルトランジスタという。）となる。そして、そのような潜在的な不良を抱えたメモリセルトランジスタは、書き込み、および消去を繰り返し行うと動作しなくなってしまう。
そのため、予め、書き込み、および消去を数百回繰り返し行い、潜在的な不良を抱えたメモリセルトランジスタをスクリ−ニングする方法も考えられるが、時間的、または経済的な観点から非現実的なスクリーニング方法であり、今まで、潜在的な不良を抱えたメモリセルトランジスタをスクリーニングすることは実質的に不可能であった。
特開２００６−３０３００９
本発明は、上記問題を解決するためになされたもので、潜在的な不良を抱えたメモリセルトランジスタのスクリーニングを含み、スクリーニングが簡単なフラッシュメモリ、およびその製造方法を提供することを目的とする。
上記目的を達成するために、本発明による一形態のフラッシュメモリは、半導体基板と、前記半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタと、前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極と、前記複数のトランジスタの前記ゲート電極を覆うように形成された窒化膜と、前記複数のトランジスタ間および前記窒化膜上に形成され、平坦化処理により前記複数のトランジスタ上の前記窒化膜と同じ高さまで削られた第一の層間絶縁膜と、前記第二および第三のコンタクト電極を覆い、かつ底面が前記ゲート電極の上面の位置まで食い込んで前記第一のコンタクト電極を露出すると共に、前記第二のコンタクト電極と前記第三のコンタクト電極との間の前記トランジスタ上の前記窒化膜を露出するビアホールを有する第二の層間絶縁膜と、前記第二の層間絶縁膜の前記ビアホール内に形成され、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、両端部の側面が前記第二の層間絶縁膜に接して形成され、かつ前記第一のコンタクト電極と接続された金属層と、を具備したフラッシュメモリであって、前記窒化膜は、下記式を満たす膜厚に形成されていることを特徴とするフラッシュメモリ。
記
Ｔｎ≦Ｔｆ＋Ｔｃ＋Ｔｅ
但し、Ｔｎは窒化膜の膜厚、Ｔｆは半導体基板とゲート電極の間またはゲート電極内に存在する異物の高さ、Ｔｃは平坦化によりトランジスタ上の窒化膜が削られる膜厚、Ｔｅはビアホール形成時にトランジスタ上の窒化膜が削られる膜厚。
また、本発明による他の態様のフラッシュメモリは、半導体基板と、前記半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタと、前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極と、前記複数のトランジスタの前記ゲート電極を覆うように形成された窒化膜と、前記複数のトランジスタ間および前記窒化膜上に形成され、前記窒化膜と同じ高さを有する第一の層間絶縁膜と、前記第二および第三のコンタクト電極を覆い、かつ底面が前記ゲート電極の上面の位置まで食い込んで前記第一のコンタクト電極を露出すると共に、前記第二のコンタクト電極と前記第三のコンタクト電極との間の前記トランジスタ上の前記窒化膜を露出するビアホールを有する第二の層間絶縁膜と、前記第二の層間絶縁膜の前記ビアホール内に形成され、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、両端部の側面が前記第二の層間絶縁膜に接して形成され、かつ前記第一のコンタクト電極と接続された金属層と、を具備し、前記トランジスタの前記ゲート電極上部に規定値以上の高さの突起部が存在する場合、前記突起部が前記窒化膜から露出されて前記金属層と電気的に接続されることを特徴とするフラッシュメモリ。
また、本発明による他の態様のフラッシュメモリは、半導体基板と、前記半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタと、前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極と、前記複数のトランジスタの前記ゲート電極を覆うように、それぞれ形成された窒化膜と、前記第二および第三のコンタクト電極の間に形成され、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、かつ前記第二および第三のコンタクト電極とは非接触に形成され、かつ前記第一のコンタクト電極と接続された金属層と、を具備し、前記複数のトランジスタは、上面が平坦な正常構造のゲート電極を備えた第一のトランジスタと、上面の少なくとも一部に突起部を有する異常構造のゲート電極を備えた第二のトランジスタを含み、前記第一のトランジスタの前記正常構造のゲート電極は、上面が前記窒化膜で覆われ、前記金属層とは前記窒化膜により電気的に絶縁分離され、前記第二のトランジスタの前記異常構造のゲート電極は、上面の前記突起部が前記窒化膜から露出され、前記金属層と前記露出された突起部が接して電気的に接続されていることを特徴とするフラッシュメモリ。
また、本発明による他の態様のフラッシュメモリの製造方法は、半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、前記ゲート電極上に設けられた酸化膜および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタを形成する工程と、前記複数のトランジスタの前記ゲート電極を、それぞれ前記酸化膜を介して覆うように窒化膜を形成する工程と、前記複数のトランジスタ間および前記窒化膜上に第一の層間絶縁膜を形成する工程と、前記窒化膜を露出し、かつ露出された前記窒化膜の表面部を除去するように、前記第一の層間絶縁膜を平坦化処理する工程と、前記第一の層間絶縁膜および前記窒化膜上に第二の層間絶縁膜を形成する工程と、前記第一および第二の層間絶縁膜を貫通し、前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極を形成する工程と、前記第二の層間絶縁膜、および前記第一乃至第三のコンタクト電極上に、第三の層間絶縁膜を形成する工程と、前記第二および第三のコンタクト電極間の前記第三の層間絶縁膜の領域を露出するマスクパターンを形成する工程と、前記マスクパターンをマスクにして、窒化膜に対して酸化膜のエッチング速度が速い条件設定で、前記第三、第二の層間絶縁膜、および前記酸化膜までを削ることが可能なエッチング時間にて、第一乃至第三の層間絶縁膜部分をエッチング除去し、底面が前記ゲート電極の上面の位置まで食い込んで前記第一のコンタクト電極を露出すると共に、前記第二のコンタクト電極と前記第三のコンタクト電極との間の前記トランジスタ上の前記窒化膜を露出するビアホールを形成する工程と、前記ビアホール内に、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、両端部の側面が前記第二および第三の層間絶縁膜に接して形成され、かつ前記第一のコンタクト電極と接続された金属層を形成する工程と、を具備するフラッシュメモリの製造方法であって、前記窒化膜の形成工程において、前記窒化膜は、下記式を満たす膜厚に形成されることを特徴とするフラッシュメモリの製造方法。
記
Ｔｎ≦Ｔｆ＋Ｔｃ＋Ｔｅ
但し、Ｔｎは窒化膜の膜厚、Ｔｆは半導体基板とゲート電極の間またはゲート電極内に存在する異物の高さ、Ｔｃは平坦化によりトランジスタ上の窒化膜が削られる膜厚、Ｔｅはビアホール形成時にトランジスタ上の窒化膜が削られる膜厚。
本発明によれば、潜在的な不良を抱えたメモリセルトランジスタのスクリーニングを含み、スクリーニングが簡単なフラッシュメモリ、およびその製造方法を提供することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。以下の実施形態は、本発明をフラッシュメモリ、例えばＮＯＲ型フラッシュメモリに適用したものである。
（第一の実施形態）
図１は、本発明を適用したＮＯＲ型フラッシュメモリにおけるメモリセルトランジスタのチャネル長方向の断面図である。
図１において、半導体基板としてのシリコン基板１の主面には、素子分離絶縁膜としてのＳＴＩ（図示略）が形成されており、これによって素子形成領域としての活性領域が分離形成されている。そして、この活性領域内には、複数のメモリセルトランジスタが活性領域に沿って配列されている。複数のメモリセルトランジスタの各々は、シリコン基板１の主面上に、ゲート絶縁膜２を介して設けられたゲート電極Ｇと、ゲート電極Ｇの両側に設けられたドレイン／ソースである第一および第二の拡散層３、４とを備え、かつ隣接する拡散層３、４を共有してチャネル長方向に配列されている。
ゲート電極Ｇは、ポリシリコンからなるフローティングゲート５とコントロールゲート７が、電極間絶縁膜６を介して積層形成されており、コントロールゲート７上には、配線抵抗を低減するためにタングステンシリサイドからなるポリサイド層８が形成されている。ここで、フローティングゲート５、電極間絶縁膜６、コントロールゲート７、ポリサイド層８を含めてメモリセルトランジスタのゲート電極Ｇと称する。更にポリサイド層８上には、ＴＥＯＳからなる酸化膜９および後酸化膜１０が形成されている。ここで、ＴＥＯＳ等からなる酸化膜９および後酸化膜１０を含めて酸化膜Ｓと称する。
そして、例えばゲート絶縁膜２とフローティングゲート５との間に、異物２０が存在するゲート電極Ｇでは、異物２０の形状が、フローティングゲート５からポリサイド層８まで、順次反映され、ゲート電極Ｇの上部におけるポリサイド層８の上面に突起部８ａが形成され、最終的にゲート電極Ｇの上部における酸化膜Ｓの上面に、突起部Ｓａが形成される。一方、異物２０が存在しないゲート電極Ｇは、ポリサイド層８、酸化膜Ｓの上面が平坦となっている。
ここで、異物２０が存在しなく、上面が平坦なゲート電極Ｇを正常構造のゲート電極（以下、単に正常ゲート電極）Ｇ１と称し、この正常ゲート電極Ｇ１を有するメモリセルトランジスタを、単にトランジスタ、あるいは、第一のトランジスタとも称す。また、異物２０が存在し、上面に突起部８ａを有するゲート電極Ｇを異常構造のゲート電極（以下、単に異常ゲート電極）Ｇ２と称し、この異常ゲート電極Ｇ２を有するメモリセルトランジスタを、単にトランジスタ、あるいは、第二のトランジスタとも称する。また、ここでは、例えば、異物２０の高さが２０ｎｍ〜５０ｎｍの場合、突起部８ａ、Ｓａの高さも、２０ｎｍ〜５０ｎｍとなり、この高さを規定値としている。
そして、上記構造のメモリセルトランジスタの正常ゲート電極Ｇ１および異常ゲート電極Ｇ２の各々は、２０ｎｍ以上５０ｎｍ以下の膜厚を有する窒化膜１１で覆われている。ここで、正常ゲート電極Ｇ１では、酸化膜Ｓの上面全面が窒化膜１１で覆われているが、異常ゲート電極Ｇ２では、ポリサイド層８の突起部８ａ上において、窒化膜１１および酸化膜Ｓの部分に開口部が形成され、ポリサイド層８の突起部８ａの上面が露出されている。
そして、隣接するメモリセルトランジスタの正常ゲート電極Ｇ１および異常ゲート電極Ｇ２の間には、第一の層間絶縁膜１２が、平坦化処理により窒化膜１１の上面までの高さと同じ高さに埋め込み形成されている。
正常ゲート電極Ｇ１および異常ゲート電極Ｇ２上の窒化膜１１、および正常ゲート電極Ｇ１および異常ゲート電極Ｇ２の間の第一の層間絶縁膜１２の上には、第二の層間絶縁膜１３が形成されている。
そして、第一のコンタクト電極３０が、第一の層間絶縁膜１２を貫通して第一の拡散層３に接続されている。また第二および第三のコンタクト電極３１、３２が、第一および第二の層間絶縁膜１２、１３を貫通して第二の拡散層４の各々に接続されている。第二の層間絶縁膜１３および第一乃至第三のコンタクト電極３０、３１、３２上には、第三の層間絶縁膜１４が形成されている。
また、ビアホール４０が、第二のコンタクト電極３１と第三のコンタクト電極３２との間の第二および第三の層間絶縁膜１３、１４を選択的に除去することにより形成されている。ビアホール４０は、第一の拡散層３上方の底面中央部分が、第一の層間絶縁膜１２部分において、異常ゲート電極Ｇ２のポリサイド層８の突起部８ａの上面の位置まで食い込み、その底面中央部分に第一のコンタクト電極３０の上端部を露出させる。更に、正常ゲート電極Ｇ１および異常ゲート電極Ｇ２上の底面周辺部分に、正常ゲート電極Ｇ１および異常ゲート電極Ｇ２上の窒化膜１１を露出させている。また、ビアホール４０は、異常ゲート電極Ｇ２において、ポリサイド層８の突起部８ａの上面まで食い込み、ポリサイド層８の突起部８ａの上面を露出させる。
そして、金属層であるビア１５が、第二のコンタクト電極３１と第三のコンタクト電極３２との間に形成されたビアホール４０内に形成されている。ビア１５は、第二および第三のコンタクト電極３１、３２にそれぞれ隣接する正常ゲート電極Ｇ１および異常ゲート電極Ｇ２上の窒化膜１１とチャネル長方向の幅半分以上で接し、その両側面は第二および第三の層間絶縁膜１３、１４と接して第二および第三のコンタクト電極３１、３２とは非接触となっている。さらに、ビア１５は、第一のコンタクト電極３０に接続されている。
本実施形態では、上記窒化膜１１は次式（１）を満たすように形成されている。
Ｔｎ≦Ｔｆ＋Ｔｃ＋Ｔｅ ……（１）
但し、Ｔｎは窒化膜の膜厚、Ｔｆは半導体基板とゲート電極の間またはゲート電極内に存在する異物の高さ、Ｔｃは平坦化によりトランジスタ上の窒化膜が削られる膜厚、Ｔｅはビアホール形成時にトランジスタ上の窒化膜が削られる膜厚を表す。
そのため、第一の層間絶縁膜１２が、窒化膜１１の上面と同じ高さに平坦化処理される際、異常ゲート電極Ｇ２の突起部８ａ上の窒化膜１１部分が削られる。そして、ビアホール４０の形成の際、その窒化膜１１部分から露出された酸化膜Ｓ部分が除去されて、異常ゲート電極Ｇ２の突起部８ａが露出されることになる。
これにより、ビア１５は、正常ゲート電極Ｇ１とは、窒化膜１１により電気的に絶縁されている。一方、ビア１５は、異常ゲート電極Ｇ２とは、窒化膜１１および酸化膜Ｓの開口部より露出されたポリサイド層８の突起部８ａと接続されている。すなわち、異常ゲート電極Ｇ２と第一の拡散層３とが電気的に短絡されている。
そして、第三の層間絶縁膜１４とビア１５の上方には、ビット線１６が形成され、このビット線１６と第一の拡散層３とがビア１５を介して接続されている。
次に、上記構造のフラッシュメモリの製造方法について、図２乃至図９を参照して説明する。
図２に示すように、まず、半導体基板としてのシリコン基板１の主面に素子領域を区画する素子分離領域を形成した後、シリコン基板１の主面上に酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に、フローティングゲート５となるポリシリコン膜を形成する。
次に、フローティングゲート５上に電極間絶縁膜６となる酸化膜を形成し、電極間絶縁膜６上にコントロールゲート７となるポリシリコン膜を形成する。そして、コントロールゲート７上に配線抵抗を低減するためにタングステンシリサイド等からなるポリサイド層８を形成し、ポリサイド層８上にマスクとなるＴＥＯＳ等からなる酸化膜９を形成する。
次に、リソグラフィ法によりゲート電極Ｇを加工するためのレジストパターンを形成し、レジストパターンをマスクとしてＴＥＯＳ等からなる酸化膜９の加工を行った後、レジストパターンの剥離を行う。そして、ＴＥＯＳ等からなる酸化膜９をマスクとしてポリサイド層８、コントロールゲート７、電極間絶縁膜６、フローティングゲート５の加工を行い、ゲート電極Ｇを形成する。ここで、例えば、ゲート絶縁膜２とフローティングゲート５のポリシリコン膜との間に、異物２０が存在した場合、異物２０の形状がフローティングゲート５、電極間絶縁膜６、コントロールゲート７、ポリサイド層８に反映され、ゲート電極Ｇの上面、すなわちポリサイド層８の上面に突起部８ａが形成された異常ゲート電極Ｇ２となる。また、この異常ゲート電極Ｇ２の上面の突起部８ａが反映され、最終的には酸化膜Ｓの上面にも突起部Ｓａが形成される。一方、異物が存在しないゲート電極Ｇについては、上面が平坦な正常ゲート電極Ｇ１となる。
次に、ゲート電極Ｇを後酸化法により後酸化膜１０で覆う。これによりゲート電極Ｇはマスク材のＴＥＯＳ等からなる酸化膜９と後酸化膜１０とからなる酸化膜Ｓによって覆われる。その後、ゲート電極Ｇをマスクとしてゲート電極Ｇ間のシリコン基板１の主面を含む内部に導電型の不純物注入を行い、注入不純物の活性化アニールを行うことでゲート電極Ｇ間の各々にドレイン／ソースとしての第一および第二の拡散層３、４を形成する。
次に、メモリセルトランジスタを保護する目的で、正常ゲート電極Ｇ１および異常ゲート電極Ｇ２を覆うように、酸化膜Ｓ上に窒化膜１１を２０ｎｍ〜５０ｎｍ程度の膜厚に形成した後、正常ゲート電極Ｇ１および異常ゲート電極Ｇ２の間、および正常ゲート電極Ｇ１および異常ゲート電極Ｇ２の上部の窒化膜１１上に第一の層間絶縁膜１２を堆積する。
次に、図３に示すように、化学的機械的研磨によって、異物２０が存在しない正常なゲート構造のメモリセルトランジスタにおいて、正常ゲート電極Ｇ１上方部分の窒化膜１１が露出され、さらに露出された窒化膜１１が５ｎｍ〜１５ｎｍ程度削られるような条件で、平坦化処理を行う。
この窒化膜１１の平坦化処理の際、異常なメモリセルトランジスタの異常ゲート電極Ｇ２は、正常なメモリセルトランジスタの正常ゲート電極Ｇ１に比べて、異常ゲート電極Ｇ２の上面が異物２０の高さ分だけ高さが高くなっているため、異常ゲート電極Ｇ２においては、ポリサイド層８の突起部８ａ上方部分を覆う窒化膜１１部分が削られ、ポリサイド層８の突起部８ａ上の酸化膜Ｓの上面部分、すなわち突起部Ｓａ部分が窒化膜１１から露出される。
次に、図４および図５に示すように、窒化膜１１、および第一の層間絶縁膜１２の上方に、第二の層間絶縁膜１３としてのＤ‐ＴＥＯＳ等の酸化膜を形成した後、リソグラフィ法により第一、第二、および第三のコンタクト電極３０、３１、３２を形成するためのレジストパターンを形成し、レジストパターンをマスクとして第二および第一の層間絶縁膜１３、１２に、第一および第二の拡散層３、４の各々に達するコンタクトホールを形成する。そして、このコンタクトホール内にタングステン等の導電体を埋め込み、第一、第二、および第三のコンタクト電極３０、３１、３２をそれぞれ形成する。
次に、図６に示すように、第二の層間絶縁膜１３、および第一、第二、および第三のコンタクト電極３０、３１、３２の上方に、第三の層間絶縁膜１４としてのＤ‐ＴＥＯＳ等の酸化膜を形成する。次に、リソグラフィ法により第二のコンタクト電極３１と第三のコンタクト電極３２との間において、二つのゲート電極Ｇおよび第一のコンタクト電極３０部分を含む領域上の第三の層間絶縁膜１４部分を露出するレジストパターンを形成する。
次に、図７および図８に示すように、レジストパターンをマスクにして露出された第三の層間絶縁膜１４部分をエッチングし、ビアホール４０を形成した後、ビアホール４０内に金属層であるビア１５を埋め込む。
このビアホール４０のエッチング加工に関しては、窒化膜に対して酸化膜のエッチング速度が速い条件設定で、第三の層間絶縁膜１４、第二の層間絶縁膜１３、および酸化膜Ｓまでを削ることが可能なエッチング時間にて加工を行う。
このエッチング加工においては、異常構造のメモリセルトランジスタにおける、異常ゲート電極Ｇ２では、ポリサイド層８の突起部８ａ上の酸化膜Ｓの突起部Ｓａが窒化膜１１から露出されているため、その酸化膜Ｓの突起部Ｓａがエッチング除去されて、ポリサイド層８の突起部８ａ上面が露出されることとなる。一方、正常な構造のメモリセルトランジスタにおいては、化学的機械的研磨後も、正常ゲート電極Ｇ１の上面を覆うように窒化膜１１が残っており、かつ窒化膜に対して酸化膜のエッチング速度が速い条件設定をした上で、ビアホール４０のエッチング加工を行っているため、窒化膜１１でエッチングが止まり、正常ゲート電極Ｇ１は保護される。
次に、図９および図１０に示すように、ビアホール４０内にタングステン等の金属層を埋め込み、ビア１５を形成する。
このビア１５は、第二のコンタクト電極３１と第三のコンタクト電極３２との間に形成され、第二および第三のコンタクト電極３１、３２にそれぞれ隣接するゲート電極Ｇ上の窒化膜１１とチャネル長方向の幅半分以上で接し、かつ両端部の側面が第二および第三の層間絶縁膜１３、１４と接して第二および第三のコンタクト電極３１、３２と非接触に形成されている。また、ビア１５は、第一のコンタクト電極３０に接続され、正常ゲート電極Ｇ１とは、窒化膜１１により電気的に絶縁され、異常ゲート電極Ｇ２とは、窒化膜１１および酸化膜Ｓの開口部より露出されたポリサイド層８の突起部８ａと接続されている。すなわち、異常メモリセルトランジスタの異常ゲート電極Ｇ２と第一の拡散層３とが電気的に短絡されている。そして、ビア１５の形成後、ビア１５上方にビット線１６を形成する。
以上のような、第一の実施の形態によれば、ビア１５と正常ゲート電極Ｇ１とは、窒化膜１１により電気的に絶縁され、異常ゲート電極Ｇ２においては、窒化膜１１および酸化膜Ｓの開口部を通して、ビア１５とポリサイド層８の突起部８ａとが電気的に接続されている。すなわち、異常メモリセルトランジスタの異常ゲート電極Ｇ２と第一の拡散層３とが電気的に短絡されている。
そのため、例えば、ゲート絶縁膜２とフローティングゲート５との間に異物２０が存在している等の異常ゲート構造のメモリセルトランジスタ（特に潜在的な不良を抱えたメモリセルトランジスタ）に関して、長時間かけて書き込み、および消去を繰り返し行うスクリーニング方法を用いることなく、第一のコンタクト電極３０とゲート電極Ｇに異なる電圧をそれぞれ印加し、第一のコンタクト電極３０とゲート電極Ｇとの間でのショートを、異常ゲート構造のメモリセルトランジスタにのみ起こさせることで、異常ゲート構造のメモリセルトランジスタを簡単にスクリーニングすることができる。
（第二の実施形態）
以下、本発明における、異常ゲート構造のメモリセルトランジスタ（特に潜在的な不良を抱えたメモリセルトランジスタ）のスクリーニング方法に関して、図１１を参照しながら説明する。
まず、上記した製造方法によるフラッシュメモリの第一のコンタクト電極３０とゲート電極Ｇとに異なる電圧をそれぞれ印加する（第一ステップＳ１）。
次に、それぞれの印加電圧をモニタする（第二ステップＳ２）。
そして、第三ステップＳ３において、印加電圧が変化した場合には、不良メモリルトランジスタと判断し（第四ステップＳ４）、印加電圧が変化しなかった場合には、正常なメモリセルトランジスタと判断し（第五ステップＳ５）、スクリーニングを完了する。
この後、不良メモリセルトランジスタと判断されたメモリセルトランジスタ部分は、通常のリダンダンシーにより正常なメモリセルトランジスタ部分に置き換えられる。
なお、本発明は、上記実施例のようにゲート絶縁膜２とフローティングゲート５との間に、異物２０が存在した場合に限るものではない。本発明は、半導体基板１とゲート電極Ｇの間またはゲート電極Ｇ内に異物２０が存在する場合であれば適用可能である。例えば、フローティングゲート５と電極間絶縁膜６との間、電極間絶縁膜６とコントロールゲート７との間、コントロールゲート７とポリサイド層８との間等に、異物２０が存在した場合においても同様の効果が得られる。
更に、本発明は、上記のような実施形態に何ら限定されるものではなく、ＮＡＮＤ型のフラッシュメモリにも適用できる。例えばＮＡＮＤ型のフラッシュメモリには、上記実施形態において、第一のコンタクト電極と第二のコンタクト電極との間、第一のコンタクト電極と第三のコンタクト電極との間のメモリセルトランジスタに代えて、選択ゲートトランジスタとメモリセルトランジスタとが直列接続された構成にすればよい。
また、本発明は、要旨を逸脱しない範囲で、種々、変更して実施してもよいことは勿論である。
本発明の一実施形態に係るフラッシュメモリを示す模式的断面図。 本発明の一実施形態に係るフラッシュメモリの製造工程の模式的断面図（その１）。 本発明の一実施形態に係るフラッシュメモリの製造工程の模式的断面図（その２）。 本発明の一実施形態に係るフラッシュメモリの製造工程の模式的断面図（その３）。 図４の工程におけるフラッシュメモリを上方から透視した平面図。 本発明の一実施形態に係るフラッシュメモリの製造工程の模式的断面図（その４）。 本発明の一実施形態に係るフラッシュメモリの製造工程の模式的断面図（その５）。 図７の工程におけるフラッシュメモリを上方から透視した平面図。 本発明の一実施形態に係るフラッシュメモリの製造工程の模式的断面図（その６）。 図９の工程におけるフラッシュメモリを上方から透視した平面図。 本発明の第二の実施形態に係るフラッシュメモリのスクリーニング方法のフローチャート。
符号の説明
１ シリコン基板
２ ゲート絶縁膜
３ 第一の拡散層（ドレイン拡散層）
４ 第二の拡散層（ソース拡散層）
５ フローティングゲート
６ 電極間絶縁膜
７ コントロールゲート
８ ポリサイド層
８ａ ポリサイド層の突起部
９ ＴＥＯＳ等からなる酸化膜
１０ 後酸化膜
１１ 窒化膜
１２ 第一の層間絶縁膜
１３ 第二の層間絶縁膜
１４ 第三の層間絶縁膜
１５ ビア
１６ ビット線
２０ 異物
３０ 第一のコンタクト電極
３１ 第二のコンタクト電極
３２ 第三のコンタクト電極
４０ ビアホール
Ｓ 酸化膜
Ｓａ 酸化膜の突起部
Ｇ ゲート電極
Ｇ１ 正常構造のゲート電極（正常ゲート電極）
Ｇ２ 異常構造のゲート電極（異常ゲート電極）

Claims (9)

  1. 半導体基板と、
    前記半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタと、
    前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、
    チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、
    チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極と、
    前記複数のトランジスタの前記ゲート電極を覆うように形成された窒化膜と、
    前記複数のトランジスタ間および前記窒化膜上に形成され、平坦化処理により前記複数のトランジスタ上の前記窒化膜と同じ高さまで削られた第一の層間絶縁膜と、
    前記第二および第三のコンタクト電極を覆い、かつ底面が前記ゲート電極の上面の位置まで食い込んで前記第一のコンタクト電極を露出すると共に、前記第二のコンタクト電極と前記第三のコンタクト電極との間の前記トランジスタ上の前記窒化膜を露出するビアホールを有する第二の層間絶縁膜と、
    前記第二の層間絶縁膜の前記ビアホール内に形成され、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、両端部の側面が前記第二の層間絶縁膜に接して形成され、かつ前記第一のコンタクト電極と接続された金属層と、
    を具備したフラッシュメモリであって、前記窒化膜は、下記式を満たす膜厚に形成されていることを特徴とするフラッシュメモリ。
    記
    Ｔｎ≦Ｔｆ＋Ｔｃ＋Ｔｅ
    但し、Ｔｎは窒化膜の膜厚、Ｔｆは半導体基板とゲート電極の間またはゲート電極内に存在する異物の高さ、Ｔｃは平坦化によりトランジスタ上の窒化膜が削られる膜厚、Ｔｅはビアホール形成時にトランジスタ上の窒化膜が削られる膜厚。
  2. 半導体基板と、
    前記半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタと、
    前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、
    チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、
    チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極と、
    前記複数のトランジスタの前記ゲート電極を覆うように形成された窒化膜と、
    前記複数のトランジスタ間および前記窒化膜上に形成され、前記窒化膜と同じ高さを有する第一の層間絶縁膜と、
    前記第二および第三のコンタクト電極を覆い、かつ底面が前記ゲート電極の上面の位置まで食い込んで前記第一のコンタクト電極を露出すると共に、前記第二のコンタクト電極と前記第三のコンタクト電極との間の前記トランジスタ上の前記窒化膜を露出するビアホールを有する第二の層間絶縁膜と、
    前記第二の層間絶縁膜の前記ビアホール内に形成され、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、両端部の側面が前記第二の層間絶縁膜に接して形成され、かつ前記第一のコンタクト電極と接続された金属層と、
    を具備し、
    前記トランジスタの前記ゲート電極上部に規定値以上の高さの突起部が存在する場合、前記突起部が前記窒化膜から露出されて前記金属層と電気的に接続されることを特徴とするフラッシュメモリ。
  3. 前記突起部が前記半導体基板と前記ゲート電極の間または前記ゲート電極内に存在する異物によって形成され、前記突起部の高さが２０ｎｍ以上５０ｎｍ以下であることを特徴とする請求項２記載のフラッシュメモリ。
  4. 半導体基板と、
    前記半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタと、
    前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、
    チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、
    チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極と、
    前記複数のトランジスタの前記ゲート電極を覆うように、それぞれ形成された窒化膜と、
    前記第二および第三のコンタクト電極の間に形成され、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、かつ前記第二および第三のコンタクト電極とは非接触に形成され、かつ前記第一のコンタクト電極と接続された金属層と、
    を具備し、
    前記複数のトランジスタは、上面が平坦な正常構造のゲート電極を備えた第一のトランジスタと、上面の少なくとも一部に突起部を有する異常構造のゲート電極を備えた第二のトランジスタを含み、
    前記第一のトランジスタの前記正常構造のゲート電極は、上面が前記窒化膜で覆われ、前記金属層とは前記窒化膜により電気的に絶縁分離され、
    前記第二のトランジスタの前記異常構造のゲート電極は、上面の前記突起部が前記窒化膜から露出され、前記金属層と前記露出された突起部が接して電気的に接続されていることを特徴とするフラッシュメモリ。
  5. 前記複数のトランジスタがメモリセルトランジスタからなり、前記第一および第二のコンタクト電極間と前記第一および第三のコンタクト電極間との前記トランジスタが、各々単数であることを特徴とする請求項１乃至請求項４記載のフラッシュメモリ。
  6. 前記複数のトランジスタがメモリセルトランジスタおよび選択トランジスタからなり、前記第一および第二のコンタクト電極間と前記第一および第三のコンタクト電極間との前記トランジスタが、各々複数であることを特徴とする請求項１乃至請求項４記載のフラッシュメモリ。
  7. 前記窒化膜の膜厚が２０ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１乃至請求項６記載のフラッシュメモリ。
  8. 半導体基板主面上にゲート絶縁膜を介して設けられたゲート電極、前記ゲート電極上に設けられた酸化膜および前記ゲート電極の両側に設けられた拡散層をそれぞれ備え、かつ隣接する前記拡散層を共有してチャネル長方向に配列された複数のトランジスタを形成する工程と、
    前記複数のトランジスタの前記ゲート電極を、それぞれ前記酸化膜を介して覆うように窒化膜を形成する工程と、
    前記複数のトランジスタ間および前記窒化膜上に第一の層間絶縁膜を形成する工程と、
    前記窒化膜を露出し、かつ露出された前記窒化膜の表面部を除去するように、前記第一の層間絶縁膜を平坦化処理する工程と、
    前記第一の層間絶縁膜および前記窒化膜上に第二の層間絶縁膜を形成する工程と、
    前記第一および第二の層間絶縁膜を貫通し、前記複数のトランジスタの中、前記拡散層の一つに接続された第一のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の一方側に形成された前記トランジスタの中、前記第一のコンタクト電極が設けられていない前記拡散層の一つに接続された第二のコンタクト電極と、チャネル長方向を基準として、前記第一のコンタクト電極の他方側に形成された前記トランジスタの中、前記第一および第二のコンタクト電極が設けられていない前記拡散層の一つに接続された第三のコンタクト電極を形成する工程と、
    前記第二の層間絶縁膜、および前記第一乃至第三のコンタクト電極上に、第三の層間絶縁膜を形成する工程と、
    前記第二および第三のコンタクト電極間の前記第三の層間絶縁膜の領域を露出するマスクパターンを形成する工程と、
    前記マスクパターンをマスクにして、窒化膜に対して酸化膜のエッチング速度が速い条件設定で、前記第三、第二の層間絶縁膜、および前記酸化膜までを削ることが可能なエッチング時間にて、第一乃至第三の層間絶縁膜部分をエッチング除去し、底面が前記ゲート電極の上面の位置まで食い込んで前記第一のコンタクト電極を露出すると共に、前記第二のコンタクト電極と前記第三のコンタクト電極との間の前記トランジスタ上の前記窒化膜を露出するビアホールを形成する工程と、
    前記ビアホール内に、少なくとも前記第二および第三のコンタクト電極にそれぞれ隣接する前記トランジスタ上の前記窒化膜と前記トランジスタのチャネル長方向の幅半分以上で接し、両端部の側面が前記第二および第三の層間絶縁膜に接して形成され、かつ前記第一のコンタクト電極と接続された金属層を形成する工程と、
    を具備するフラッシュメモリの製造方法であって、前記窒化膜の形成工程において、前記窒化膜は、下記式を満たす膜厚に形成されることを特徴とするフラッシュメモリの製造方法。
    記
    Ｔｎ≦Ｔｆ＋Ｔｃ＋Ｔｅ
    但し、Ｔｎは窒化膜の膜厚、Ｔｆは半導体基板とゲート電極の間またはゲート電極内に存在する異物の高さ、Ｔｃは平坦化によりトランジスタ上の窒化膜が削られる膜厚、Ｔｅはビアホール形成時にトランジスタ上の窒化膜が削られる膜厚。
  9. 前記第一のコンタクト電極と前記ゲート電極にそれぞれ電圧を印加し、前記ゲート電極と前記第一のコンタクト電極との間の電気的短絡の有無を検査する工程と、
    前記検査工程の結果、電気的短絡が検出された前記トランジスタをリダンダンシーする工程と、
    を含むことを特徴とする請求項８記載のフラッシュメモリの製造方法。
JP2008314288A 2008-12-10 2008-12-10 フラッシュメモリ、およびその製造方法 Pending JP2010141004A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008314288A JP2010141004A (ja) 2008-12-10 2008-12-10 フラッシュメモリ、およびその製造方法
US12/635,324 US20100140686A1 (en) 2008-12-10 2009-12-10 Flash memory and method of manufacturing a flash memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008314288A JP2010141004A (ja) 2008-12-10 2008-12-10 フラッシュメモリ、およびその製造方法

Publications (1)

Publication Number Publication Date
JP2010141004A true JP2010141004A (ja) 2010-06-24

Family

ID=42230110

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008314288A Pending JP2010141004A (ja) 2008-12-10 2008-12-10 フラッシュメモリ、およびその製造方法

Country Status (2)

Country Link
US (1) US20100140686A1 (ja)
JP (1) JP2010141004A (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201327567A (zh) * 2011-09-16 2013-07-01 Mosaid Technologies Inc 具有包含專用的冗餘區域之層之記憶體系統
CN103839850B (zh) * 2014-03-17 2016-08-17 上海华虹宏力半导体制造有限公司 编程列串扰在线检测方法
US9997524B2 (en) * 2016-08-24 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276344A (en) * 1990-04-27 1994-01-04 Mitsubishi Denki Kabushiki Kaisha Field effect transistor having impurity regions of different depths and manufacturing method thereof
JPH1197649A (ja) * 1997-09-25 1999-04-09 Mitsubishi Electric Corp 半導体装置及びその製造方法
US6995414B2 (en) * 2001-11-16 2006-02-07 Kabushiki Kaisha Toshiba Semiconductor memory device including multi-layer gate structure
JP2006303009A (ja) * 2005-04-18 2006-11-02 Toshiba Corp 半導体装置およびその製造方法
US20080023748A1 (en) * 2006-07-27 2008-01-31 Promos Technologies Pte. Ltd. Self-aligned contacts to source/drain regions

Also Published As

Publication number Publication date
US20100140686A1 (en) 2010-06-10

Similar Documents

Publication Publication Date Title
KR100399363B1 (ko) 반도체 장치 및 그 형성 방법
JP4818061B2 (ja) 不揮発性半導体メモリ
JP2008283045A (ja) 半導体装置の製造方法および半導体装置
JP2009010011A (ja) 半導体装置およびその製造方法
TW202006804A (zh) 半導體裝置及其製造方法
JP5361335B2 (ja) 不揮発性半導体記憶装置及びその製造方法
KR20070076444A (ko) 반도체 기억 장치 및 그 제조 방법
KR100483588B1 (ko) 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법
JP5275283B2 (ja) 不揮発性半導体記憶装置及びその製造方法
JP2010141004A (ja) フラッシュメモリ、およびその製造方法
JPH021176A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2009289813A (ja) 不揮発性半導体記憶装置の製造方法
JP2011523205A (ja) Ｅｅｐｒｏｍ構造を有する読出し専用メモリ
JP2008047863A (ja) 不揮発性メモリのウェルピックアップ構造を製造する方法
US11205655B2 (en) Method for manufacturing semiconductor device including fin-structured transistor
US6414346B1 (en) Semiconductor memory and manufacturing method thereof
KR101029925B1 (ko) 플래시 메모리 소자 및 그 제조방법
US8269269B2 (en) Nonvolatile semiconductor memory device and manufacturing method therefor
JP2012043856A (ja) 半導体装置およびその製造方法
JP2008218452A (ja) 半導体装置およびその製造方法
KR101030642B1 (ko) 비휘발성 메모리 소자의 금속 배선 형성 방법
JP4548603B2 (ja) 半導体装置
JP2007180150A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2007141962A (ja) 半導体記憶装置及びその製造方法
JP4379082B2 (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20111125

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20111205