JP4548603B2 - 半導体装置 - Google Patents
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Description
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第1領域と、該第1領域に隣接して形成された第2領域と、該第2領域に隣接して形成された第3領域と、を含み、
前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第1領域の前記半導体層に形成された第1拡散層と、
前記第1拡散層に形成された第1ソース領域及び第1ドレイン領域と、
前記第1拡散層と離間され、且つ、該第1拡散層の周囲及び前記第2領域の前記半導体層に形成された第2拡散層と、
前記第3領域の前記半導体層に形成された第3拡散層と、
前記第3拡散層に形成された第2ソース領域及び第2ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第1絶縁層と、
前記第1絶縁層上方に設けられた第1導電層と、を含む。
前記第1拡散層は、第1導電型を有し、
前記第2拡散層は、第2導電型を有することができる。
前記第1ソース領域及び前記第1ドレイン領域は、第2導電型を有し、
前記第2ソース領域及び前記第2ドレイン領域は、第2導電型を有することができる。
前記第3拡散層は、第1導電型を有することができる。
前記第1導電層は、前記第2領域に突出部を有することができる。
前記第1拡散層を囲むように、該第1拡散層よりも不純物濃度の低い第4拡散層が形成されていることができる。
前記第4拡散層は、前記第2拡散層と離間していることができる。
前記第4拡散層は、第1導電型を有することができる。
前記第1導電層上方に形成された第2絶縁層と、
前記第1拡散層と前記第2拡散層との間の領域上方であって、前記第2絶縁層上方に形成された第2導電層と、を含むことができる。
不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第1領域と、該第1領域に隣接して形成された第2領域と、該第2領域に隣接して形成された第3領域を含み、
前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第1領域の前記半導体層に形成された第1拡散層と、
前記第1拡散層に形成された第1ソース領域及び第1ドレイン領域と、
前記第2領域の前記半導体層に形成された第2拡散層と、
前記第3領域の前記半導体層に形成され、前記第1拡散層よりも不純物濃度が高い第3拡散層と、
前記第3拡散層に形成された第2ソース領域及び第2ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第1絶縁層と、
前記第1絶縁層上方に設けられた第1導電層と、を含む。
前記第1拡散層は、第1導電型を有し、
前記第1ソース領域及び前記第1ドレイン領域は、第2導電型を有し、
前記第2拡散層は、第2導電型を有し、
前記第3拡散層は、第1導電型を有し、
前記第2ソース領域及び前記第2ドレイン領域は、第2導電型を有することができる。
前記第3拡散層は、第1導電型を有することができる。
前記第1導電層は、前記第2領域に突出部を有することができる。
前記第1拡散層は、前記第2拡散層と接していることができる。
前記第1導電型は、N型であり、
前記第2導電型は、P型であることができる。
1.1.第1の例
以下に、本実施の形態にかかる半導体装置に含まれる不揮発性メモリ素子(以下、「メモリセル」ということもある。)について図1〜3を参照しつつ説明する。図1は、メモリセルC100を示す斜視図であり、図2は、メモリセルC100のフローティングゲート電極32と、各種不純物領域の配置を示す平面図であり、図3(A)は、図2のA−A線に沿った断面図である。図3(B)は、図2のB−B線に沿った断面である。図3(C)は、図2のC−C線に沿った断面図である。なお、図1のX−X線は、図2のX−X線と対応している。
次に、第1の実施の形態の第2の例について、図4ないし図6を参照しつつ説明する。第2の例にかかる半導体装置は、第1の例と比してコントロールゲート部の構造が異なる例である。具体的には、第2の例にかかる半導体装置では、フローティングゲート電極32下に設けられたN型の不純物領域をコントロールゲートとしている点が第1の実施の形態と異なる点である。図4は、本実施の形態の半導体装置に含まれるメモリセルC100を示す斜視図であり、図5は、メモリセルC100のフローティングゲート電極32と、各種不純物領域の配置を示す平面図であり、図6(A)は、図5のA−A線に沿った断面図である。図6(B)は、図5のB−B線に沿った断面である。図6(C)は、図5のC−C線に沿った断面図である。なお、第1の実施の形態と同様の構造、同様の部材については、詳細な説明を省略する。
次に、第2の実施の形態にかかる半導体装置について、図7を参照しつつ説明する。図7は、第2の実施の形態にかかる半導体装置を模式的に示す断面図であり、図5のI−I線に沿った断面を示す。また、第2の実施の形態にかかる半導体装置は、第1の実施の形態の第2の例にかかる半導体装置において、N型ウェル14と隣り合うP型ウェル16、17との離間部の上方に反転防止層を設けた例である。
次に、第3の実施の形態にかかる半導体装置について、図8、9を参照しつつ説明する。図8は、第3の実施の形態にかかる半導体装置を模式的に示す斜視図であり、図9は、フローティングゲート電極32と各種不純物領域の位置関係を模式的に示す平面図である。なお、第3の実施の形態では、上述の第1の実施の形態の第1の例にかかる半導体装置と同様の構造のメモリセルC100を例として、第1の実施の形態と異なる点について説明する。
次に、第4の実施の形態にかかる半導体装置について、図10、11を参照しつ説明する。図10は、第4の実施の形態にかかる半導体装置を模式的に示す斜視図であり、図11は、フローティングゲート電極32と各種不純物領域の位置関係を模式的に示す平面図である。なお、第4の実施の形態では、上述の第1の実施の形態の第2の例にかかる半導体装置と同様の構造を例として、第1の実施の形態と異なる点を説明する。
Claims (8)
- 不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第1領域と、該第1領域に隣接して形成された第2領域と、該第2領域に隣接して形成された第3領域とを含み、
前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第1領域の前記半導体層に形成された第1拡散層と、
前記第1拡散層に形成された第1ソース領域及び第1ドレイン領域と、
前記第1拡散層と離間され、且つ、該第1拡散層の周囲及び前記第2領域の前記半導体層に形成された第2拡散層と、
前記第3領域の前記半導体層に形成された第3拡散層と、
前記第3拡散層に形成された第2ソース領域及び第2ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第1絶縁層と、
前記第1絶縁層上方に設けられた第1導電層と、
前記第2拡散層に形成された第1不純物領域と、を含み、
前記第1領域は、消去部であり、
前記第2領域は、コントロールゲート部であり、
前記第3領域は、書き込み部であり、
前記第1導電層は、フローティングゲートであって、前記第1領域から前記第3領域にわたって設けられ、
前記第1拡散層は、第1導電型を有し、
前記第2拡散層は、第2導電型を有し、
前記第3拡散層は、第1導電型を有し、
前記第1ソース領域及び前記第1ドレイン領域は、第2導電型を有し、
前記第2ソース領域及び前記第2ドレイン領域は、第2導電型を有し、
前記第1不純物領域は、第1導電型を有し、
前記第1導電層下の前記第1不純物領域は、コントロールゲートである、半導体装置。 - 請求項1において、
前記第2領域に形成されたフローティングゲートである前記第1導電層のゲート長は、前記第1領域および前記第3領域に形成されたフローティングゲートである前記第1導電層のゲート長より大きい、半導体装置。 - 請求項1または2において、
前記第1拡散層を囲むように、該第1拡散層よりも不純物濃度の低い第4拡散層が形成され、
前記第4拡散層は、前記第2拡散層と離間し、
前記第4拡散層は、第1導電型を有する、半導体装置。 - 請求項1ないし3のいずれかにおいて、
前記第1導電層上方に形成された第2絶縁層と、
前記第1拡散層と前記第2拡散層との間の領域上方であって、前記第2絶縁層上方に形成された第2導電層と、を含み、
前記第2導電層は、グランドに接続されている、半導体装置。 - 不揮発性メモリ素子を含む半導体装置であって、
前記不揮発性メモリ素子は、第1領域と、該第1領域に隣接して形成された第2領域と、該第2領域に隣接して形成された第3領域を含み、
前記不揮発性メモリ素子は、
半導体層と、
前記半導体層に設けられ、前記不揮発性メモリ素子の形成領域を画定する分離絶縁層と、
前記第1領域の前記半導体層に形成された第1拡散層と、
前記第1拡散層に形成された第1ソース領域及び第1ドレイン領域と、
前記第2領域の前記半導体層に形成された第2拡散層と、
前記第3領域の前記半導体層に形成され、前記第1拡散層よりも不純物濃度が高い第3拡散層と、
前記第3拡散層に形成された第2ソース領域及び第2ドレイン領域と、
前記不揮発性メモリ素子の前記形成領域の前記半導体層上方に形成された第1絶縁層と、
前記第1絶縁層上方に設けられた第1導電層と、
前記第2拡散層に形成された第1不純物領域と、を含み、
前記第1領域は、消去部であり、
前記第2領域は、コントロールゲート部であり、
前記第3領域は、書き込み部であり、
前記第1導電層は、フローティングゲートであって、前記第1領域から前記第3領域にわたって設けられ、
前記第1拡散層は、第1導電型を有し、
前記第2拡散層は、第2導電型を有し、
前記第3拡散層は、第1導電型を有し、
前記第1ソース領域及び前記第1ドレイン領域は、第2導電型を有し、
前記第2ソース領域及び前記第2ドレイン領域は、第2導電型を有し、
前記第1不純物領域は、第1導電型を有し、
前記第1導電層下の前記第1不純物領域は、コントロールゲートである、半導体装置。 - 請求項5において、
前記第2領域に形成されたフローティングゲートである前記第1導電層のゲート長は、前記第1領域および前記第3領域に形成されたフローティングゲートである前記第1導電層のゲート長より大きい、半導体装置。 - 請求項5または6において、
前記第1拡散層は、前記第2拡散層と接している、半導体装置。 - 請求項1ないし7のいずれかにおいて、
前記第1導電型は、N型であり、
前記第2導電型は、P型である、半導体装置。
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