JPH07202141A - 半導体装置 - Google Patents
半導体装置Info
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- JPH07202141A JPH07202141A JP6000410A JP41094A JPH07202141A JP H07202141 A JPH07202141 A JP H07202141A JP 6000410 A JP6000410 A JP 6000410A JP 41094 A JP41094 A JP 41094A JP H07202141 A JPH07202141 A JP H07202141A
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- well region
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- 238000000034 method Methods 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000005259 measurement Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ウェル間耐圧を向上することにより、ラッチ
アップ耐性に優れた半導体装置を提供する。 【構成】 ｐ- 半導体基板１は、１×１０15ｃｍ-3程度
の濃度で不純物が導入されている。このｐ- 半導体基板
１の表面にｎ型ウェル領域３とｐ型ウェル領域５とが形
成されている。ｎ型ウェル領域３には、ｎ型不純物が１
×１０16ｃｍ-3程度の濃度となるように導入されてお
り、ｐ型ウェル領域５には、ｐ型不純物が１×１０16ｃ
ｍ-3程度の濃度となるように導入されている。このｎ型
ウェル領域３とｐ型ウェル領域５とは、２．０μｍの距
離を隔てて形成されている。
アップ耐性に優れた半導体装置を提供する。 【構成】 ｐ- 半導体基板１は、１×１０15ｃｍ-3程度
の濃度で不純物が導入されている。このｐ- 半導体基板
１の表面にｎ型ウェル領域３とｐ型ウェル領域５とが形
成されている。ｎ型ウェル領域３には、ｎ型不純物が１
×１０16ｃｍ-3程度の濃度となるように導入されてお
り、ｐ型ウェル領域５には、ｐ型不純物が１×１０16ｃ
ｍ-3程度の濃度となるように導入されている。このｎ型
ウェル領域３とｐ型ウェル領域５とは、２．０μｍの距
離を隔てて形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、よ
り特定的には、半導体基板の主表面に２以上のウェル領
域を有する半導体装置に関するものである。
り特定的には、半導体基板の主表面に２以上のウェル領
域を有する半導体装置に関するものである。
【０００２】
【従来の技術】まず、従来の半導体装置におけるウェル
領域の配置について説明する。
領域の配置について説明する。
【０００３】図８（ａ）は、従来の半導体装置の構成を
概略的に示す断面図である。また図８（ｂ）は、図８
（ａ）のＡ3 −Ａ3 線に沿う各位置における不純物濃度
の分布を示す図である。
概略的に示す断面図である。また図８（ｂ）は、図８
（ａ）のＡ3 −Ａ3 線に沿う各位置における不純物濃度
の分布を示す図である。
【０００４】図８（ａ）、（ｂ）を参照して、従来、半
導体基板１に２以上のウェル領域が形成される場合、隣
り合うウェル領域は接するように配置されていた。具体
的には、ｐ- 半導体基板１の表面にはｎウェル領域３と
ｐウェル領域５とが形成されており、このｎウェル領域
３とｐウェル領域５とが接している。
導体基板１に２以上のウェル領域が形成される場合、隣
り合うウェル領域は接するように配置されていた。具体
的には、ｐ- 半導体基板１の表面にはｎウェル領域３と
ｐウェル領域５とが形成されており、このｎウェル領域
３とｐウェル領域５とが接している。
【０００５】なおｐ- 半導体基板１は、通常１×１０15
ｃｍ-3程度の不純物濃度を有している。また、ｎウェル
領域３とｐウェル領域５とには、１×１０16ｃｍ-3程度
の不純物濃度となるように、各々ｎ型、ｐ型の不純物が
導入されている。
ｃｍ-3程度の不純物濃度を有している。また、ｎウェル
領域３とｐウェル領域５とには、１×１０16ｃｍ-3程度
の不純物濃度となるように、各々ｎ型、ｐ型の不純物が
導入されている。
【０００６】このような従来のツインウェル構造は、た
とえば浮遊ゲート構造を有するフラッシュメモリのメモ
リセルアレイ領域と、その周辺回路領域とに適用され
る。図９は、ツインウェル構造がメモリセルアレイ領域
とその周辺回路領域とに適用された場合の構成を示す概
略断面図である。図９を参照して、ｐ- 半導体基板１の
表面には、上述したようにｎウェル領域３とｐウェル領
域５とが接して形成されている。
とえば浮遊ゲート構造を有するフラッシュメモリのメモ
リセルアレイ領域と、その周辺回路領域とに適用され
る。図９は、ツインウェル構造がメモリセルアレイ領域
とその周辺回路領域とに適用された場合の構成を示す概
略断面図である。図９を参照して、ｐ- 半導体基板１の
表面には、上述したようにｎウェル領域３とｐウェル領
域５とが接して形成されている。
【０００７】ｐウェル領域５の表面には、複数個のメモ
リトランジスタ１０が形成されている。このメモリトラ
ンジスタ１０は、１対のソース／ドレイン領域１５と、
第１の絶縁膜７と、フローティングゲート電極９と、第
２の絶縁膜１１と、コントロールゲート電極１３とを有
している。
リトランジスタ１０が形成されている。このメモリトラ
ンジスタ１０は、１対のソース／ドレイン領域１５と、
第１の絶縁膜７と、フローティングゲート電極９と、第
２の絶縁膜１１と、コントロールゲート電極１３とを有
している。
【０００８】１対のソース／ドレイン領域１５は、ｐウ
ェル領域５の表面に所定の距離を隔てて形成されてい
る。この１対のソース／ドレイン領域１５に挟まれる領
域上に第１の絶縁膜７を介在してフローティングゲート
電極９が形成されている。このフローティングゲート電
極９上に第２の絶縁膜１１を介在してコントロールゲー
ト電極１３が形成されている。
ェル領域５の表面に所定の距離を隔てて形成されてい
る。この１対のソース／ドレイン領域１５に挟まれる領
域上に第１の絶縁膜７を介在してフローティングゲート
電極９が形成されている。このフローティングゲート電
極９上に第２の絶縁膜１１を介在してコントロールゲー
ト電極１３が形成されている。
【０００９】またｎウェル領域３には複数個のＭＯＳ
（Metal Oxide Semiconductor ）トランジスタ２０など
が形成されている。このＭＯＳトランジスタ２０は、１
対のソース／ドレイン領域２１と、ゲート絶縁膜１７
と、ゲート電極層１９とを有している。１対のソース／
ドレイン領域２１は、ｎウェル領域３の表面に所定の距
離を隔てて形成されている。この１対のソース／ドレイ
ン領域２１に挟まれる領域上にゲート絶縁膜１７を介在
してゲート電極１９が形成されている。
（Metal Oxide Semiconductor ）トランジスタ２０など
が形成されている。このＭＯＳトランジスタ２０は、１
対のソース／ドレイン領域２１と、ゲート絶縁膜１７
と、ゲート電極層１９とを有している。１対のソース／
ドレイン領域２１は、ｎウェル領域３の表面に所定の距
離を隔てて形成されている。この１対のソース／ドレイ
ン領域２１に挟まれる領域上にゲート絶縁膜１７を介在
してゲート電極１９が形成されている。
【００１０】またメモリセルアレイ領域と周辺回路領域
との間には、通常ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により形成されたフィールド酸化膜２３が形成
されている。
との間には、通常ＬＯＣＯＳ（Local Oxidation of Sil
icon）法により形成されたフィールド酸化膜２３が形成
されている。
【００１１】
【発明が解決しようとする課題】図９に示すフラッシュ
メモリのメモリセルでは、書込動作時においてドレイン
領域１５に３〜７Ｖ程度、コントロールゲート電極１３
に９〜１３Ｖ程度の電圧が各々与えられ、ソース領域１
５およびｐ- 半導体基板１は各々接地される。また消去
動作時においては、ドレイン領域１５はオープン状態に
され、コントロールゲート電極１３とｐ- 半導体基板１
とは接地され、ソース領域１５には７〜１３Ｖ程度の電
圧が与えられる。
メモリのメモリセルでは、書込動作時においてドレイン
領域１５に３〜７Ｖ程度、コントロールゲート電極１３
に９〜１３Ｖ程度の電圧が各々与えられ、ソース領域１
５およびｐ- 半導体基板１は各々接地される。また消去
動作時においては、ドレイン領域１５はオープン状態に
され、コントロールゲート電極１３とｐ- 半導体基板１
とは接地され、ソース領域１５には７〜１３Ｖ程度の電
圧が与えられる。
【００１２】このようにフラッシュメモリのメモリセル
の動作時においては、１２Ｖ程度の比較的高い電圧が印
加される。またこのフラッシュメモリのメモリセルの動
作時において周辺回路領域のｎウェル領域３が接地状態
とされる場合もある。このような場合、ｐウェル領域５
とｎウェル領域３との間に比較的高い電位差（〜１２
Ｖ）が与えられる場合が生ずる。このようにｎウェル領
域３とｐウェル領域５との間に高い電位差が存在する場
合には、無視できないリーク電流が生じ、それに伴って
ラッチアップ耐性が劣化してしまうという問題点があっ
た。
の動作時においては、１２Ｖ程度の比較的高い電圧が印
加される。またこのフラッシュメモリのメモリセルの動
作時において周辺回路領域のｎウェル領域３が接地状態
とされる場合もある。このような場合、ｐウェル領域５
とｎウェル領域３との間に比較的高い電位差（〜１２
Ｖ）が与えられる場合が生ずる。このようにｎウェル領
域３とｐウェル領域５との間に高い電位差が存在する場
合には、無視できないリーク電流が生じ、それに伴って
ラッチアップ耐性が劣化してしまうという問題点があっ
た。
【００１３】本発明は、上記のような問題点を解決する
ためになされたもので、ウェル間の耐圧を向上すること
によりラッチアップ耐性に優れた半導体装置を提供する
ことを目的とする。
ためになされたもので、ウェル間の耐圧を向上すること
によりラッチアップ耐性に優れた半導体装置を提供する
ことを目的とする。
【００１４】
【課題を解決するための手段】本発明の一の局面に従う
半導体装置は、第１導電型の半導体基板と、第１導電型
の第１のウェル領域と、第２導電型の第２のウェル領域
とを備えている。第１導電型の半導体基板は、主表面を
有し、かつ第１の不純物濃度を有している。第１導電型
の第１のウェル領域は、半導体基板の主表面に形成さ
れ、第１の不純物濃度より高い第２の不純物濃度を有し
ている。第２導電型の第２のウェル領域は、半導体基板
の主表面に形成され、第３の不純物濃度を有している。
第２の不純物濃度を有する領域と前記第３の不純物濃度
を有する領域とが主表面に沿う方向に沿って２．０μｍ
以上の間隔を有するように、第１および第２のウェル領
域は配置されている。
半導体装置は、第１導電型の半導体基板と、第１導電型
の第１のウェル領域と、第２導電型の第２のウェル領域
とを備えている。第１導電型の半導体基板は、主表面を
有し、かつ第１の不純物濃度を有している。第１導電型
の第１のウェル領域は、半導体基板の主表面に形成さ
れ、第１の不純物濃度より高い第２の不純物濃度を有し
ている。第２導電型の第２のウェル領域は、半導体基板
の主表面に形成され、第３の不純物濃度を有している。
第２の不純物濃度を有する領域と前記第３の不純物濃度
を有する領域とが主表面に沿う方向に沿って２．０μｍ
以上の間隔を有するように、第１および第２のウェル領
域は配置されている。
【００１５】本発明の他の局面に従う半導体装置は、第
１導電型の半導体基板と、第１導電型の第１のウェル領
域と、第２導電型の第２のウェル領域とを備えている。
第１導電型の半導体基板は、主表面を有し、かつ第１の
不純物濃度を有している。第１導電型の第１のウェル領
域は、半導体基板の主表面に形成され、第１の不純物濃
度より高い第２の不純物濃度を有している。第２導電型
の第２のウェル領域は、半導体基板の主表面に形成さ
れ、第３の不純物濃度を有している。第１および第２の
ウェル領域は、主表面に沿う方向に沿って２．０μｍ以
上離れるように配置されている。
１導電型の半導体基板と、第１導電型の第１のウェル領
域と、第２導電型の第２のウェル領域とを備えている。
第１導電型の半導体基板は、主表面を有し、かつ第１の
不純物濃度を有している。第１導電型の第１のウェル領
域は、半導体基板の主表面に形成され、第１の不純物濃
度より高い第２の不純物濃度を有している。第２導電型
の第２のウェル領域は、半導体基板の主表面に形成さ
れ、第３の不純物濃度を有している。第１および第２の
ウェル領域は、主表面に沿う方向に沿って２．０μｍ以
上離れるように配置されている。
【００１６】本発明のさらに他の局面に従う半導体装置
は、第１導電型の半導体基板と、第１導電型の第１のウ
ェル領域と、第２導電型の第２のウェル領域とを備えて
いる。第１導電型の半導体基板は主表面を有し、かつ第
１の不純物濃度を有している。第１導電型の第１のウェ
ル領域は、半導体基板の主表面に形成され、第１の不純
物濃度より高い第２の不純物濃度を有している。第２導
電型の第２のウェル領域は、半導体基板の主表面に形成
され、第３の不純物濃度を有している。第１および第２
のウェル領域は、主表面に沿う方向に沿って２．０μｍ
以上重なり合うように配置されている。
は、第１導電型の半導体基板と、第１導電型の第１のウ
ェル領域と、第２導電型の第２のウェル領域とを備えて
いる。第１導電型の半導体基板は主表面を有し、かつ第
１の不純物濃度を有している。第１導電型の第１のウェ
ル領域は、半導体基板の主表面に形成され、第１の不純
物濃度より高い第２の不純物濃度を有している。第２導
電型の第２のウェル領域は、半導体基板の主表面に形成
され、第３の不純物濃度を有している。第１および第２
のウェル領域は、主表面に沿う方向に沿って２．０μｍ
以上重なり合うように配置されている。
【００１７】本発明の上記３つの局面に従う半導体装置
では、第１の不純物濃度は実質的に１×１０15ｃｍ-3以
下であり、第２の不純物濃度は実質的に１×１０16ｃｍ
-3以下であり、第３の不純物濃度は実質的に１×１０16
ｃｍ-3以下であることが好ましい。
では、第１の不純物濃度は実質的に１×１０15ｃｍ-3以
下であり、第２の不純物濃度は実質的に１×１０16ｃｍ
-3以下であり、第３の不純物濃度は実質的に１×１０16
ｃｍ-3以下であることが好ましい。
【００１８】本発明の上記３つの局面に従う半導体装置
では、第１のウェル領域の表面には、所定の距離を隔て
て形成された１対のソース／ドレイン領域と、１対のソ
ース／ドレイン領域に挟まれる領域上に絶縁層を介在し
て形成されたフローティングゲート電極層と、前記フロ
ーティングゲート電極層と絶縁するようにフローティン
グゲート電極層上に形成されたコントロールゲート電極
層とを有するトランジスタが形成されていることが好ま
しい。
では、第１のウェル領域の表面には、所定の距離を隔て
て形成された１対のソース／ドレイン領域と、１対のソ
ース／ドレイン領域に挟まれる領域上に絶縁層を介在し
て形成されたフローティングゲート電極層と、前記フロ
ーティングゲート電極層と絶縁するようにフローティン
グゲート電極層上に形成されたコントロールゲート電極
層とを有するトランジスタが形成されていることが好ま
しい。
【００１９】
【作用】本願発明者は鋭意検討した結果、第１のウェル
領域内の第２の不純物濃度を有する領域と第２のウェル
領域内の第３の不純物濃度を有する領域とが２．０μｍ
以上の間隔を有するように、第１および第２のウェル領
域が配置されていれば、優れたウェル間の耐圧が得られ
るとともに優れたラッチアップ耐性も得られることを見
出した。
領域内の第２の不純物濃度を有する領域と第２のウェル
領域内の第３の不純物濃度を有する領域とが２．０μｍ
以上の間隔を有するように、第１および第２のウェル領
域が配置されていれば、優れたウェル間の耐圧が得られ
るとともに優れたラッチアップ耐性も得られることを見
出した。
【００２０】本発明の一の局面に従う半導体装置では、
第２の不純物濃度を有する領域と第３の不純物濃度を有
する領域とが、主表面に沿う方向に沿って２．０μｍ以
上の間隔を有するように第１および第２のウェル領域が
配置されている。このため、ウェル間の耐圧が向上し、
かつラッチアップ耐性も向上したツインウェル構造を有
する半導体装置を得ることができる。
第２の不純物濃度を有する領域と第３の不純物濃度を有
する領域とが、主表面に沿う方向に沿って２．０μｍ以
上の間隔を有するように第１および第２のウェル領域が
配置されている。このため、ウェル間の耐圧が向上し、
かつラッチアップ耐性も向上したツインウェル構造を有
する半導体装置を得ることができる。
【００２１】本発明の他の局面に従う半導体装置では、
第１および第２のウェル領域が、主表面に沿う方向に沿
って２．０μｍ以上離れるように配置されている。この
ため、上述と同様、ウェル間の耐圧が向上し、かつラッ
チアップ耐性も向上したツインウェル構造を有する半導
体装置を得ることができる。
第１および第２のウェル領域が、主表面に沿う方向に沿
って２．０μｍ以上離れるように配置されている。この
ため、上述と同様、ウェル間の耐圧が向上し、かつラッ
チアップ耐性も向上したツインウェル構造を有する半導
体装置を得ることができる。
【００２２】本発明のさらに他の局面に従う半導体装置
では、第１および第２のウェル領域が、主表面に沿う方
向に沿って２．０μｍ以上重なり合うように配置されて
いる。このため、上述と同様、ウェル間の耐圧が向上
し、かつラッチアップ耐性も向上したツインウェル構造
を有する半導体装置を得ることができる。
では、第１および第２のウェル領域が、主表面に沿う方
向に沿って２．０μｍ以上重なり合うように配置されて
いる。このため、上述と同様、ウェル間の耐圧が向上
し、かつラッチアップ耐性も向上したツインウェル構造
を有する半導体装置を得ることができる。
【００２３】
【実施例】本願発明者は、ウェル間耐圧のウェル間オフ
セット量依存性について以下の実験を行なった。
セット量依存性について以下の実験を行なった。
【００２４】まずツインウェル構造を有する半導体装置
を実験サンプルとして準備した。この実験サンプルにお
いては、ｐ- 半導体基板の不純物濃度を１×１０15ｃｍ
-3とした。またツインウェルをなすｎウェル領域とｐウ
ェル領域とには、１×１０16ｃｍ-3の不純物濃度となる
ように各々ｎ型不純物、ｐ型不純物を導入した。
を実験サンプルとして準備した。この実験サンプルにお
いては、ｐ- 半導体基板の不純物濃度を１×１０15ｃｍ
-3とした。またツインウェルをなすｎウェル領域とｐウ
ェル領域とには、１×１０16ｃｍ-3の不純物濃度となる
ように各々ｎ型不純物、ｐ型不純物を導入した。
【００２５】この実験サンプルを用いて、各ウェル間オ
フセット量におけるウェル間耐圧を測定した。このウェ
ル間耐圧の測定は、ツインウェルをなすｐ型ウェル領域
とｎ型ウェル領域との間に、電圧を印加することにより
行なった。
フセット量におけるウェル間耐圧を測定した。このウェ
ル間耐圧の測定は、ツインウェルをなすｐ型ウェル領域
とｎ型ウェル領域との間に、電圧を印加することにより
行なった。
【００２６】ここでウェル間オフセット量とは、図２お
よび図３で示す距離ｄとした。すなわち、図２に示すよ
うにｐ型ウェル領域５とｎ型ウェル領域３とが所定の距
離を介在して形成されている場合には、その距離ｄをウ
ェル間オフセット量とした。また図３に示すようにｐ型
ウェル領域５とｎ型ウェル領域３とが重なり合う場合に
は、その重なり合う距離ｄをウェル間オフセット量とし
た。そして、ウェル領域同士が所定の距離を介在して離
れている場合には、ウェル間オフセット量をプラス
（＋）で表示し、ウェル領域同士が重なっている場合に
は、ウェル間オフセット量をマイナス（−）で表示し
た。
よび図３で示す距離ｄとした。すなわち、図２に示すよ
うにｐ型ウェル領域５とｎ型ウェル領域３とが所定の距
離を介在して形成されている場合には、その距離ｄをウ
ェル間オフセット量とした。また図３に示すようにｐ型
ウェル領域５とｎ型ウェル領域３とが重なり合う場合に
は、その重なり合う距離ｄをウェル間オフセット量とし
た。そして、ウェル領域同士が所定の距離を介在して離
れている場合には、ウェル間オフセット量をプラス
（＋）で表示し、ウェル領域同士が重なっている場合に
は、ウェル間オフセット量をマイナス（−）で表示し
た。
【００２７】ウェル間耐圧のウェル間オフセット量依存
性の測定結果を図１に示す。図１の測定結果より明らか
なとおり、ウェル間オフセット量ｄが、ｄ≧２．０μ
ｍ、ｄ≦−２．０μｍの範囲内にあるとき、ｄ＝０μｍ
の場合に比較して著しく耐圧が向上している。なお、こ
こでウェル間オフセット量ｄ＝０μｍとは、図８
（ａ）、（ｂ）に示すように、ｎ型ウェル領域３とｐ型
ウェル領域５とが接した状態である。
性の測定結果を図１に示す。図１の測定結果より明らか
なとおり、ウェル間オフセット量ｄが、ｄ≧２．０μ
ｍ、ｄ≦−２．０μｍの範囲内にあるとき、ｄ＝０μｍ
の場合に比較して著しく耐圧が向上している。なお、こ
こでウェル間オフセット量ｄ＝０μｍとは、図８
（ａ）、（ｂ）に示すように、ｎ型ウェル領域３とｐ型
ウェル領域５とが接した状態である。
【００２８】図４（ａ）は、ｎ型ウェル領域とｐ型ウェ
ル領域とが所定の距離を隔てて形成された場合の概略断
面図であり、図４（ｂ）は、図４（ａ）のＡ1 −Ａ1 線
に沿う各位置における不純物濃度の分布を示す図であ
る。
ル領域とが所定の距離を隔てて形成された場合の概略断
面図であり、図４（ｂ）は、図４（ａ）のＡ1 −Ａ1 線
に沿う各位置における不純物濃度の分布を示す図であ
る。
【００２９】図４（ａ）、（ｂ）を参照して、ｎ型ウェ
ル領域３とｐ型ウェル領域５とが所定の距離を介在して
形成されている場合、この２つのウェル領域３、５間に
は不純物濃度の比較的低い（１×１０15ｃｍ-3）ｐ- 半
導体基板１の領域が分布する。このため、電圧印加時に
ｎ型ウェル領域３とｐ型ウェル領域５とからなるｐ−ｎ
接合部の空乏層の幅が、この２つのウェル領域３、５が
接する場合に比較して増大するため、耐圧が向上するも
のと考えられる。またウェル間オフセット量ｄ≧２．０
μｍにおいて、上述した電圧印加時における空乏層の幅
の増大が特に顕著になるため、より耐圧が向上するもの
と考えられる。
ル領域３とｐ型ウェル領域５とが所定の距離を介在して
形成されている場合、この２つのウェル領域３、５間に
は不純物濃度の比較的低い（１×１０15ｃｍ-3）ｐ- 半
導体基板１の領域が分布する。このため、電圧印加時に
ｎ型ウェル領域３とｐ型ウェル領域５とからなるｐ−ｎ
接合部の空乏層の幅が、この２つのウェル領域３、５が
接する場合に比較して増大するため、耐圧が向上するも
のと考えられる。またウェル間オフセット量ｄ≧２．０
μｍにおいて、上述した電圧印加時における空乏層の幅
の増大が特に顕著になるため、より耐圧が向上するもの
と考えられる。
【００３０】図５（ａ）は、ｎ型ウェル領域とｐ型ウェ
ル領域とが重なる場合の半導体装置の概略断面図であ
り、図５（ｂ）は、図５（ａ）のＡ2 −Ａ2 線に沿う各
位置における不純物濃度分布を示す図である。
ル領域とが重なる場合の半導体装置の概略断面図であ
り、図５（ｂ）は、図５（ａ）のＡ2 −Ａ2 線に沿う各
位置における不純物濃度分布を示す図である。
【００３１】まず図５（ａ）を参照して、ウェル間オフ
セット量ｄ＜０の場合、ｎ型ウェル領域３とｐ型ウェル
領域５とが重なる領域４が存在する。通常のデバイスで
は、ｎ型ウェル領域３とｐ型ウェル領域５との不純物濃
度はほぼ等しく、１０16ｃｍ -3以下である。このため、
ｎ型ウェル領域３とｐ型ウェル領域５とが重なる領域４
では、ｎ型とｐ型の不純物同士が電気的に打ち消しあ
う。それゆえ、この両ウェル領域が重なる領域４は、電
気的に低濃度領域と等価な働きをする。したがって、ウ
ェル間オフセット量ｄ＜０の場合も、ウェル間オフセッ
ト量ｄ＞０の場合と同様、耐圧が向上するものと考えら
れる。またウェル間オフセット量ｄ≦−２．０μｍにお
いて、電圧印加時における空乏層の幅の増大が顕著にな
るため、より耐圧が向上するものと考えられる。
セット量ｄ＜０の場合、ｎ型ウェル領域３とｐ型ウェル
領域５とが重なる領域４が存在する。通常のデバイスで
は、ｎ型ウェル領域３とｐ型ウェル領域５との不純物濃
度はほぼ等しく、１０16ｃｍ -3以下である。このため、
ｎ型ウェル領域３とｐ型ウェル領域５とが重なる領域４
では、ｎ型とｐ型の不純物同士が電気的に打ち消しあ
う。それゆえ、この両ウェル領域が重なる領域４は、電
気的に低濃度領域と等価な働きをする。したがって、ウ
ェル間オフセット量ｄ＜０の場合も、ウェル間オフセッ
ト量ｄ＞０の場合と同様、耐圧が向上するものと考えら
れる。またウェル間オフセット量ｄ≦−２．０μｍにお
いて、電圧印加時における空乏層の幅の増大が顕著にな
るため、より耐圧が向上するものと考えられる。
【００３２】以上より、図５（ａ）のＡ2 −Ａ2 の各位
置における不純物濃度分布はたとえば図５（ｂ）に示す
ようになるものと考えられる。すなわち、ｎ型ウェル領
域３とｐ型ウェル領域５との重なる領域４が電気的に低
濃度領域と等価の働きをすることから、この領域４は、
たとえばｐ- 半導体基板１と同等の不純物濃度（１×１
０15ｃｍ-3）を有していると考えられる。
置における不純物濃度分布はたとえば図５（ｂ）に示す
ようになるものと考えられる。すなわち、ｎ型ウェル領
域３とｐ型ウェル領域５との重なる領域４が電気的に低
濃度領域と等価の働きをすることから、この領域４は、
たとえばｐ- 半導体基板１と同等の不純物濃度（１×１
０15ｃｍ-3）を有していると考えられる。
【００３３】以上の特性を利用し、図４（ａ）もしくは
図５（ａ）に示すようにウェル間オフセット量ｄを２．
０μｍ以上もしくは−２．０μｍ以下と設定すること
で、優れた耐圧を有し、それとともに優れたラッチアッ
プ耐性を有するツインウェル構造が得られる。
図５（ａ）に示すようにウェル間オフセット量ｄを２．
０μｍ以上もしくは−２．０μｍ以下と設定すること
で、優れた耐圧を有し、それとともに優れたラッチアッ
プ耐性を有するツインウェル構造が得られる。
【００３４】このため、ｎ型ウェル領域とｐ型ウェル領
域との間に高い電位差が与えられる半導体装置において
も、両ウェル領域間の耐圧を大幅に改善できる。具体的
には、図６および図７に示すように、１２Ｖが印加され
るフラッシュメモリのメモリセルアレイ領域とその周辺
回路領域とに上述したツインウェルの構造を適用するこ
とにより、メモリセルアレイ領域と周辺回路領域との間
の耐圧を大幅に改善することができる。またこれによっ
て、リーク電流の低減を図ることができ、それに伴って
ラッチアップ耐性も大幅に向上することができる。
域との間に高い電位差が与えられる半導体装置において
も、両ウェル領域間の耐圧を大幅に改善できる。具体的
には、図６および図７に示すように、１２Ｖが印加され
るフラッシュメモリのメモリセルアレイ領域とその周辺
回路領域とに上述したツインウェルの構造を適用するこ
とにより、メモリセルアレイ領域と周辺回路領域との間
の耐圧を大幅に改善することができる。またこれによっ
て、リーク電流の低減を図ることができ、それに伴って
ラッチアップ耐性も大幅に向上することができる。
【００３５】なお、図６および図７に示すフラッシュメ
モリのメモリセルアレイ領域と周辺回路領域の構成は、
ツインウェルの構成を除いて図１０に示す従来の構成と
ほぼ同様であるため、それ以外の構成については説明は
省略する。
モリのメモリセルアレイ領域と周辺回路領域の構成は、
ツインウェルの構成を除いて図１０に示す従来の構成と
ほぼ同様であるため、それ以外の構成については説明は
省略する。
【００３６】なお、本発明におけるツインウェル構造
は、フラッシュメモリのメモリセルアレイ領域とその周
辺回路領域とに適用されるのみならず、高い電位差が与
えられるおそれのあるツインウェル構造すべてに適用す
ることができる。
は、フラッシュメモリのメモリセルアレイ領域とその周
辺回路領域とに適用されるのみならず、高い電位差が与
えられるおそれのあるツインウェル構造すべてに適用す
ることができる。
【００３７】
【発明の効果】以上の説明より、本発明によれば、優れ
たウェル間耐圧を有し、かつ優れたラッチアップ耐性を
有する半導体装置を得ることができる。
たウェル間耐圧を有し、かつ優れたラッチアップ耐性を
有する半導体装置を得ることができる。
【図１】ウェル間耐圧のウェル間オフセット量依存性の
測定結果を示すグラフである。
測定結果を示すグラフである。
【図２】ウェル間オフセット量の定義を説明するための
概略断面図である。
概略断面図である。
【図３】ウェル間オフセット量の定義を説明するための
概略断面図である。
概略断面図である。
【図４】ウェル領域同士が所定の距離を隔てて形成され
た場合の構成を概略的に示す断面図（ａ）とＡ1 −Ａ1
線に沿う各位置における不純物濃度分布を示す図（ｂ）
である。
た場合の構成を概略的に示す断面図（ａ）とＡ1 −Ａ1
線に沿う各位置における不純物濃度分布を示す図（ｂ）
である。
【図５】ウェル領域同士が重なり合う場合の構成を概略
的に示す断面図（ａ）とＡ2 −Ａ2 線に沿う各位置にお
ける不純物濃度分布を示す図（ｂ）である。
的に示す断面図（ａ）とＡ2 −Ａ2 線に沿う各位置にお
ける不純物濃度分布を示す図（ｂ）である。
【図６】本発明の図４に示すツインウェル構造が適用さ
れたフラッシュメモリのメモリセルアレイ領域と周辺回
路領域とを概略的に示す断面図である。
れたフラッシュメモリのメモリセルアレイ領域と周辺回
路領域とを概略的に示す断面図である。
【図７】本発明の図５に示すツインウェル構造が適用さ
れたフラッシュメモリのメモリセルアレイ領域と周辺回
路領域とを概略的に示す断面図である。
れたフラッシュメモリのメモリセルアレイ領域と周辺回
路領域とを概略的に示す断面図である。
【図８】従来の半導体装置の構成を概略的に示す断面図
（ａ）とＡ3 −Ａ3 線に沿う各位置における不純物濃度
分布を示す図（ｂ）である。
（ａ）とＡ3 −Ａ3 線に沿う各位置における不純物濃度
分布を示す図（ｂ）である。
【図９】従来のツインウェル構造が適用されたフラッシ
ュメモリのメモリセルアレイ領域と周辺回路領域とを概
略的に示す断面図である。
ュメモリのメモリセルアレイ領域と周辺回路領域とを概
略的に示す断面図である。
１ ｐ- 半導体基板 ３ ｎ型ウェル領域 ５ ｐ型ウェル領域
Claims (9)
- 【請求項１】 主表面を有し、かつ第１の不純物濃度を
有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成され、第１の不純物濃度
より高い第２の不純物濃度を有する第１導電型の第１の
ウェル領域と、 前記半導体基板の主表面に形成され、第３の不純物濃度
を有する第２導電型の第２のウェル領域とを備え、 前記第２の不純物濃度を有する領域と前記第３の不純物
濃度を有する領域とが前記主表面に沿う方向に沿って
２．０μｍ以上の間隔を有するように、前記第１および
第２のウェル領域が配置されている、半導体装置。 - 【請求項２】 前記第１の不純物濃度は実質的に１×１
０15ｃｍ-3以下であり、前記第２の不純物濃度は実質的
に１×１０16ｃｍ-3以下であり、前記第３の不純物濃度
は実質的に１×１０16ｃｍ-3以下である、請求項１に記
載の半導体装置。 - 【請求項３】 前記第１のウェル領域の表面には、所定
の距離を隔てて形成された１対のソース／ドレイン領域
と、１対の前記ソース／ドレイン領域に挟まれる領域上
に絶縁層を介在して形成されたフローティングゲート電
極層と、前記フローティングゲート電極層と絶縁するよ
うに前記フローティングゲート電極層上に形成されたコ
ントロールゲート電極層とを有するトランジスタが形成
されている、請求項１に記載の半導体装置。 - 【請求項４】 主表面を有し、かつ第１の不純物濃度を
有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成され、第１の不純物濃度
より高い第２の不純物濃度を有する第１導電型の第１の
ウェル領域と、 前記半導体基板の主表面に形成され、第３の不純物濃度
を有する第２導電型の第２のウェル領域とを備え、 前記第１および第２のウェル領域は、前記主表面に沿う
方向に沿って２．０μｍ以上離れるように配置されてい
る、半導体装置。 - 【請求項５】 前記第１の不純物濃度は実質的に１×１
０15ｃｍ-3以下であり、前記第２の不純物濃度は実質的
に１×１０16ｃｍ-3以下であり、前記第３の不純物濃度
は実質的に１×１０16ｃｍ-3以下である、請求項４に記
載の半導体装置。 - 【請求項６】 前記第１のウェル領域の表面には、所定
の距離を隔てて形成された１対のソース／ドレイン領域
と、１対の前記ソース／ドレイン領域に挟まれる領域上
に絶縁層を介在して形成されたフローティングゲート電
極層と、前記フローティングゲート電極層とを絶縁する
ように前記フローティングゲート電極層上に形成された
コントロールゲート電極層とを有するトランジスタが形
成されている、請求項４に記載の半導体装置。 - 【請求項７】 主表面を有し、かつ第１の不純物濃度を
有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成され、第１の不純物濃度
より高い第２の不純物濃度を有する第１導電型の第１の
ウェル領域と、 前記半導体基板の主表面に形成され、第３の不純物濃度
を有する第２導電型の第２のウェル領域とを備え、 前記第１および第２のウェル領域は、前記主表面に沿う
方向に沿って２．０μｍ以上重なり合うように配置され
ている、半導体装置。 - 【請求項８】 前記第１の不純物濃度は実質的に１×１
０15ｃｍ-3以下であり、前記第２の不純物濃度は実質的
に１×１０16ｃｍ-3以下であり、前記第３の不純物濃度
は実質的に１×１０16ｃｍ-3以下である、請求項７に記
載の半導体装置。 - 【請求項９】 前記第１のウェル領域の表面には、所定
の距離を隔てて形成された１対のソース／ドレイン領域
と、１対の前記ソース／ドレイン領域に挟まれる領域上
に絶縁層を介在して形成されたフローティングゲート電
極層と、前記フローティングゲート電極層とを絶縁する
ように前記フローティングゲート電極層上に形成された
コントロールゲート電極層と有するトランジスタが形成
されている、請求項７に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000410A JPH07202141A (ja) | 1994-01-07 | 1994-01-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6000410A JPH07202141A (ja) | 1994-01-07 | 1994-01-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202141A true JPH07202141A (ja) | 1995-08-04 |
Family
ID=11473036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6000410A Pending JPH07202141A (ja) | 1994-01-07 | 1994-01-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07202141A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004282022A (ja) * | 2003-03-12 | 2004-10-07 | Hynix Semiconductor Inc | 高電圧素子のウェル構造 |
| US20060055799A1 (en) * | 2000-07-17 | 2006-03-16 | Hiroaki Ohkubo | Solid state image pick-up device |
| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| US7626225B2 (en) | 2005-06-07 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device including nonvolatile memory having a floating gate electrode |
-
1994
- 1994-01-07 JP JP6000410A patent/JPH07202141A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060055799A1 (en) * | 2000-07-17 | 2006-03-16 | Hiroaki Ohkubo | Solid state image pick-up device |
| US8233063B2 (en) * | 2000-07-17 | 2012-07-31 | Renesas Electronics Corporation | Solid state image pick-up device for imaging an object placed thereon |
| US8416330B2 (en) * | 2000-07-17 | 2013-04-09 | Renesas Electronics Corporation | Solid state imaging device for imaging an object placed thereon |
| JP2004282022A (ja) * | 2003-03-12 | 2004-10-07 | Hynix Semiconductor Inc | 高電圧素子のウェル構造 |
| JP2006344668A (ja) * | 2005-06-07 | 2006-12-21 | Seiko Epson Corp | 半導体装置 |
| US7626225B2 (en) | 2005-06-07 | 2009-12-01 | Seiko Epson Corporation | Semiconductor device including nonvolatile memory having a floating gate electrode |
| JP4591691B2 (ja) * | 2005-06-07 | 2010-12-01 | セイコーエプソン株式会社 | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030401 |