KR20010090598A - 드레인 확장 영역을 갖는 횡형 박막 실리콘 온절연체(ｓｏｉ) ｐｍｏｓ 디바이스 - Google Patents

드레인 확장 영역을 갖는 횡형 박막 실리콘 온절연체(ｓｏｉ) ｐｍｏｓ 디바이스 Download PDF

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Abstract

반도체 기판과, 상기 기판상의 매립 절연층과, 상기 매립 절연층상의 SOI 층 내의 횡형 PMOS 트랜지스터 디바이스를 포함하되, 상기 디바이스가 n 타입 전도성의 바디 영역 내에 형성된 p 타입 전도성의 소스 영역을 포함한다. n 타입 전도성의 횡형 드리프트 영역은 상기 바디 영역에 인접하게 제공되며, p 타입 전도성의 드레인 영역은 상기 바디 영역으로부터 상기 드리프트 영역에 의해 수평방향으로 이격되어 있다. 게이트 전극은 동작중에 채널이 형성되는 상기 바디 영역의 일부 위에 형성되며 상기 바디 영역에 인접한 상기 횡형 드리프트 영역의 일부 위에까지 연장되며 상기 바디 영역과 드리프트 영역으로부터 절연 영역에 의해 절연되어 있다. PMOS 트랜지스터 디바이스를 간단하고 경제적으로 구현하기 위해서, 상기 횡형 드리프트 영역은 그 수평 방향의 크기의 적어도 주요부 위에서 상기 횡형 드리프트 영역의 도핑 레벨이 상기 드레인 영역에서 상기 소스 영역으로 향하는 방향으로 증가하도록 선형적으로 경사진 전하 프로파일을 가지며, 표면 인접 p 타입 전도성 드레인 확장 영역이 상기 드리프트 영역에 제공되며 또한 상기 드레인 확장 영역은 상기 드레인 영역에서 소스 영역에 인접한 곳으로 확장하되 소스 영역과 접촉하고 있지 않고 있다.

Description

드레인 확장 영역을 갖는 횡형 박막 실리콘 온 절연체(ＳＯＩ) ＰＭＯＳ 디바이스{LATERAL THIN-FILM SILICON-ON-INSULATOR (SOI) PMOS DEVICE HAVING A DRAIN EXTENSION REGION}
횡형 박막 SOI 디바이스의 하나의 매우 효과적인 형태는 반도체 기판과, 기판상의 매립 절연층과, 매립 절연층상의 SOI 층 내의 횡형 트랜지스터 디바이스를 포함하며, MOSFET와 같이 상기 매립 절연층상의 반도체 표면층을 포함하는 상기 횡형 트랜지스터 디바이스는 제 1 전도성 타입과는 대향되는 제 2 전도성 타입의 바디 영역 내에 형성된 제 1 전도성 타입의 소스 영역과, 바디의 채널 영역위에 위치하며 그 채널 영역으로부터는 절연되는 절연 게이트 전극과, 제 1 전도성 타입의 횡형 드리프트 영역과, 채널 영역으로부터 드리프트 영역에 의해 수평방향으로 이격되어 있는 제 1 전도성 타입의 드레인 영역을 구비한다.
이러한 타입의 디바이스는 본 출원인에게 양도된 관련 미국 특허 제 5246870 호 및 제 5412241호의 도 1에 도시되고 있으며, 이들 관련 특허는 본 명세서에 참조용으로 인용되고 있다. 이러한 관련 특허의 도 1에 도시된 디바이스는 동작을 개선시키기 위한 다양한 특징들, 가령 선형 횡형 도핑 영역과 상부의 필드 플레이트를 갖는 박막 SOI 층을 구비하는 선형 SOI MOSFET 디바이스이다. 종래와 마찬가지로, 이러한 디바이스는, NMOS 기법으로 지칭되는 종래의 공정을 사용하여 제조되며 n타입 소스 및 드레인 영역을 갖는 n 채널 혹은 NMOS 트랜지스터이다.
박막 SOI 디바이스에서의 경향이 박막 SOI 층을 갖는 것이라고 하더라도, 본 출원인에게 양도된 미국 특허 제 5300448호(이 특허는 본 명세서에서 참조로 인용됨)에 개시된 비박막형 디바이스에 대해서는 간이성, 제조 용이성, 및 낮은 제조 비용과 같은 효과들이 있다.
전술한 타입의 디바이스들이 일반적으로 전술한 바와 같이 NMOS 기법으로 제조되는 n 채널 디바이스이지만, 표준 기법을 사용하여 p 채널 혹은 PMOS 고전압 트랜지스터로 구현하는 것이 바람직할 것이다. 이러한 것을 달성하기 위한 한가지 방법은 본 출원인에게 양도되며 본 명세서에 참조로 인용되는 미국 특허 제5710451호에 개시되고 있다. 그러나, 이러한 참조 문헌에 개시되는 구조는 반도체 링크업 영역(semiconductor link-up region)을 필요로 하며, 따라서 제조하기에 보다 복잡하고 비용이 고가로 되며, 소정의 동작 모드들에서만 PMOS 트랜지스터로서의 기능을 수행할 수 있다.
따라서, 브레이크다운 전압, 사이즈, 전류 전달 기능 및 제조의 용이성과 같은 파라미터들을 매우 최적으로 조합하기 위한 노력을 경주할 때에 전력 반도체 디바이스의 성능을 개선하기 위해 다양한 기법과 방법들이 사용되었다는 것은 명백할 것이다. 전술한 모든 구조가 디바이스 성능에서 다양한 수준의 개선을 달성하고 있지만 어떠한 디바이스나 구조도 NMOS뿐만 아니라 PMOS 디바이스를 제조하기 위한 유연성을 갖는 고전압, 고전류 동작에 대한 모든 설계 요건을 완전하게 최적화하지 못하고 있다.
따라서, 고전압, 고전류 환경에서, 종래 기술을 사용하여 PMOS 구조를 구현할 수 있는 비교적 간단하고 경제적인 설계로 고성능을 발휘할 수 있는 트랜지스터 디바이스 구조를 갖는 것이 바람직할 것이다.
본 발명은 반도체 온 절연체(SOI) 디바이스에 관한 것으로, 특히 고전압 애플리케이션용으로 적합한 횡형 SOI PMOS 디바이스에 관한 것이다. 고전압 전력 디바이스를 제조할 경우, 통상적으로 브레이크다운 전압, 사이즈, "온(on)" 저항, 및 제조 간이성과 신뢰성의 영역에서 균형과 절충(tradeoffs and compromises)이 이루어져야 한다. 종종 브레이크다운 전압과 같은 하나의 파라미터를 개선하게 되면 "온" 저항과 같은 또다른 파라미터가 저하되는 결과가 초래될 것이다. 이상적으로, 상기 디바이스는 최소의 동작적인 결함 및 제조 결함을 가지면서 모든 영역에서 최고의 특성을 보일 것이다.
도 1은 본 발명의 실시예에 따른 횡형 박막 SOI PMOS 디바이스의 간이화된단면도를 도시하며,
도 2는 본 발명에 따른 횡형 박막 SOI PMOS 디바이스의 다른 실시예의 간이화된 단면도를 도시하고 있다.
이 도면에서, 동일한 전도성 타입을 갖는 반도체 영역들은 단면도에서 일반적으로 동일한 방향으로 빗금되도록 도시되며, 도면들은 실척으로 도시되지 않았음을 이해하여야 한다.
따라서, 본 발명의 목적은 고전압, 고전류 환경에서 고성능을 발휘할 수 있는 트랜지스터 디바이스 구조를 제공하는데 있다. 본 발명의 다른 목적은 종래 기술을 상이하여 PMOS 디바이스들을 간단하고 경제적으로 구현한 트랜지스터 디바이스 구조를 제공하는데 있다.
본 발명에 따르면, 이러한 목적은 전술한 타입의 횡형 박막 SOI PMOS 디바이스로 달성되는데, 이 디바이스에 있어서 횡형 드리프트 영역에는 횡형 드리프트 영역의 도핑 레벨이 드레인 영역에서 소스 영역으로 향하는 방향으로 증가하도록 선형적으로 경사진 전하 프로파일이 제공되며, 표면 인접 p 타입 전도성 드레인 확장 영역이 드리프트 영역에 제공되며 또한 이 드레인 확장 영역은 드레인 영역에서 인접한 소스 영역으로 확장하되 소스 영역과 접하는 것은 아니다.
본 발명의 바람직한 실시예에서, 드리프트 영역 위에는 절연층이 제공되며, 절연층상에서와 드리프트 영역의 적어도 일부 위에는 전도성 필드 플레이트가 제공된다.
본 발명의 다른 실시예에서, 전도성 필드 플레이트는 PMOS의 소스 영역에 접속된다.
본 발명에 따른 횡형 박막 SOI PMOS 디바이스는, 고전압, 고전류 환경, 특히 높은 브레이크다운 전압에서의 동작에 적합한 우수한 성능 특성의 조합을 종래의 기법을 사용하여 PMOS 구조를 구현할 수 있는 비교적 간단하고 경제적인 설계로 달성할 수 있다라고 하는 점에서 커다른 개선을 제공하고 있다.
본원 발명의 전술한 측면 및 그외 기타 측면들은 후술하는 실시예와 관련하여 명백해 질 것이다.
도 1의 간이화된 단면도에서, 래털러 박막 디바이스, 즉 본 명세서의 경우의 SOI PMOS 트랜지스터(20)는 반도체 기판(22)과, 매립 절연층(24)과, 상기 디바이스를 제조하는 반도체 표면 SOI 층(26)을 포함하고 있다. PMOS 트랜지스터는 p타입 전도성의 소스 영역(28)과, n 타입 전도성의 바디 영역(30)과, n 타입 전도성의 횡형 드리프트 영역(32)과, p 타입 전도성의 드레인 영역(34)을 포함한다. 기본적인 디바이스 구조체는 또한 하부 반도체 표면층(26)과 그 디바이스의 다른 전도성 부분으로부터 산화물 절연 영역(38)에 의해 완전하게 절연되게 도시된 게이트 전극(36)을 포함한다.
또한, PMOS 트랜지스터(20)는, 소스 영역(28)과는 접촉하며 바디 영역과는 동일한 전도성 타입을 갖지만 바디 영역보다는 훨씬 높은 도핑 농도를 갖는 바디 접촉 표면 영역(40)을 포함할 수 있다. 소스 접촉 전극(42)에 의해 소스 영역(28)에 대한 전기적 접촉이 제공되며, 한편 드레인 영역(34)에는 드레인 접촉전극(44)이 제공된다.
도면에 도시된 간이화된 대표적인 디바이스들은 특정의 디바이스 구조체를 나타내지만 본 발명의 영역 내에서 디바이스의 모형 및 구조에 대해 다양한 변형을 가할 수 있다라는 것을 이해해야 할 것이다.
본 발명에 따르면, PMOS 트랜지스터(20)의 드리프트 영역(32)에서 표면 인접 p 타입 전도성 드레인 확장 영역(46)이 제공되며, 이 확장 영역은 드레인 영역(34)에서 소스 영역(28)에 인접한 곳으로 확장되지만, 소스 영역(28)에 접촉하는 것은 아니다. 또한, p 타입 전도성의 버퍼 영역(48)은 드리프트 영역(32) 내에 선택적으로 제공될 수 있으며, 드레인 영역(34)의 하부에서 드레인 확장 영역(46)으로부터 매립 절연층(24) 아래로 연장된다.
횡형 드리프트 영역(32)에 있어서 그 수평 방향의 적어도 주요부 위에는 횡형 드리프트 영역에서의 도핑 레벨이 드레인 영역(34)으로부터 소스 영역(28)의 방향으로 증가하도록 선형으로 경사진 전하 프로파일이 제공된다. 횡형 드리프트 영역에서의 선형 경사 전하 프로파일과 n 타입 드리프트 영역(32)과의 표면 p-n 접합을 형성하는 p 타입 전도성 드레인 확장 영역의 조합에 의해, 접합과 MOS RESURF 메카니즘의 조합에 의해 전압을 지원하는 새로운 디바이스 구조가 생성된다.
도 2의 간이화된 단면도에서는 횡형 박막 SOI PMOS 디바이스의 제 2 실시예가 도시되고 있다. 이러한 디바이스의 하부 구조는 도 1에 도시된 디바이스의 하부 구조와 유사하고, 유사한 엘리먼트에는 확인을 용이하게 하기 위해 유사한 참조 번호가 제공되었기 때문에 도 1에 공통되는 도 2의 부분은 더 이상 상세하게 기술되지 않는다. 도 2의 구조는, 도 1의 PMOS 디바이스 위에 절연층(50)이 제공되고, 절연층(50)상에서와 드리프트 영역의 적어도 일부의 위에 전도성 필드 플레이트(52)가 제공되는 점에서 도 1의 구조와는 상이하다. 본 발명의 바람직한 실시예에서, 전도성 필드 플레이트(52)는 드리프트 영역(32)의 주요부 위에 제공되며 소스 전극(42)을 통해 소스 영역(28)에 접속된다.
본 발명의 영역 내에서 설계 파라미터와 재료와 관련하여 수많은 상이한 구조와 대안이 고려되고 있지만, 다양한 대표적인 설계 파라미터 및 재료들은 종래의 구조와는 상이한 디바이스의 부분에 초점이 맞추어진 비제한적인 일예를 통해 제시될 것이다.
전술한 바와 같이, 본 발명의 PMOS 디바이스는 비박막형 SOI 층 내에 형성되어, 수많은 현재의 디바이스에서 행해지고 있는 비교적 두꺼운 국부 산화물 영역을 형성할 때의 시간, 비용 및 복잡성을 방지하고 있다. 통상적으로, 본 발명에서 사용되는 비박막형 SOI 층(26)은 대략 1.0 내지 1.5미크론의 범위의 두께를 가질 수 있으며, 표면 인접 p 타입 전도성 드레인 확장 영역(46)은 대략 0.5 미크론의 두께를 갖는다. SOI 층의 n 타입 부분에 대한 통상의 배경 도핑 레벨은 대략 5×1015내지 1×1016㎝-3의 범위에 있으며, SOI 층 내의 횡형 드리프트 영역의 적어도 주요부 위의 선형 경사 전하 프로파일에는 최대 1.6×1013내지 2.0×1013㎝-2의 n 타입 불순물을 주입함으로써 드레인 영역에서 소스 영역으로 대략 9.0×1010내지1.6×1011㎝-2/미크론의 범위의 선형 전하 경사가 형성되어, 횡형 드리프트 영역에서의 도핑 레벨은 드레인 영역에서 소스 영역의 방향으로 증가하게 된다. 선형 경사 전하 프로파일은 드리프트 영역의 전체 수평 방향의 크기 혹은 전체 수평 방향의 크기보다는 적은 주요부 위에 제공될 수 있다. 표면 인접 드레인 확장 영역은 대략 2×1012내지 6×1012㎝-2의 범위의 p 타입 전도성 불순물로 도핑되어, 드레인 확장 영역은 대략 7000옴/면적의 쉬트 저항을 갖게 된다.
소스 및 드레인 영역(28, 34)은 p 타입 전도성 타입을 가지며, 대략 2×1015㎝-2의 레벨로 도핑되며, n 타입 바디 영역(30)은 1×1013내지 5×1013㎝-2의 레벨로 도핑된다. 바디 영역이 n 타입 드리프트 영역(32)의 일부로부터 대안적으로 형성될 수 있기 때문에 바디 영역을 형성하기 위한 별도의 도핑 단계를 사용하는 것은 선택적이라는 것을 주목할 필요가 있다. 버퍼 영역(48)(선택적임)은 대략 1×1013내지 3×1013㎝-2의 범위의 레벨로 도핑되지만, n 타입 전도성 바디 접촉 표면 영역(40)은 2×1015㎝-2의 레벨로 도핑된다.
도 2의 본 실시예에서, 전도성 필드 플레이트(52)는 통상적으로 알루미늄과 같은 금속으로 형성되며, 통상적으로 대략 1.0 내지 1.5 미크론의 범위에 있으며 증착된 산화물, 질화물 혹은 그 모든 물질로 형성될 수 있는 절연층(50) 위에 형성된다.
주지할 것은, 전술한 파라미터들이 단지 대표값들을 구성하지만, 본 발명의 필수 구성, 특히 전체 수평 방향의 크기의 적어도 주요부 위에 선형 경사 전하 프로파일을 갖는 횡형 드리프트 영역을 제공하고, 드리프트 영역에 표면 인접 p 타입 전도성 드레인 확장 영역을 제공하는 구성이 포함되는 한, 특히 도핑 레벨, 층의 두께, 선택적인 영역의 존재 혹은 부재 등에 관한 수많은 상이한 구조 및 대안들이 본 발명의 영역 내에서 고려된다는 것이다.
전술한 방식으로, 본 발명은 종래 기술을 사용하여 비교적 간단하고 경제적인 방식으로 PMOS 디바이스를 제조하면서 고전압, 고전류 환경에서 고성능을 발휘할 수 있는 횡형 SOI 디바이스 구조를 제공하고 있다.
본 발명이 본 발명의 수개의 바람직한 실시예와 관련하여 기술되고 있지만, 당업자라면 본 발명의 사상과 범위 내에서 그에 대해 다양한 변형을 가할 수 있다는 것을 이해할 수 있을 것이다.

Claims (6)

  1. 반도체 기판(22)과, 상기 기판상의 매립 절연층(24)과, 상기 매립 절연층상의 SOI 층 내의 횡형(lateral) PMOS 트랜지스터 디바이스(26)를 포함하되, 상기 디바이스가 n 타입 전도성의 바디 영역(30) 내에 형성된 p 타입 전도성의 소스 영역(28)과, 상기 바디 영역에 인접한 n 타입 전도성의 횡형 드리프트 영역(32)과, 상기 바디 영역으로부터 상기 횡형 드리프트 영역(32)에 의해 수평방향으로 이격되어 있는 p 타입 전도성의 드레인 영역(34)과, 동작중에 채널이 형성되는 상기 바디 영역의 일부 위에 형성되며 상기 바디 영역에 인접한 상기 횡형 드리프트 영역 위에까지 연장되며 상기 바디 영역(30)과 드리프트 영역(32)으로부터 절연 영역(38)에 의해 절연되는 게이트 전극(36)을 포함하는 횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스(20)에 있어서,
    상기 횡형 드리프트 영역(32)은 그 수평 방향의 크기의 적어도 주요부 위에서 상기 횡형 드리프트 영역의 도핑 레벨이 상기 드레인 영역(34)에서 상기 소스 영역(28)으로 향하는 방향으로 증가하도록 선형적으로 경사진 전하 프로파일을 가지며, 표면 인접 p 타입 전도성 드레인 확장 영역(46)이 상기 드리프트 영역(32)에 제공되며 또한 상기 드레인 확장 영역은 상기 드레인 영역(34)에서 소스 영역(28)에 인접한 곳으로 확장하되 소스 영역과 접촉하고 있지 않은 것을 특징으로 하는
    횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스.
  2. 제 1 항에 있어서,
    상기 n 타입 바디 영역(30)은 상기 n 타입 드리프트 영역(32)의 일부로부터 형성되는 횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스.
  3. 제 1 항에 있어서,
    n 타입 전도성의 바디 접촉 표면 영역(40)이 상기 바디 영역 내에 제공되어 상기 소스 영역과 접촉하는 횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스.
  4. 제 1 항에 있어서,
    상기 드리프트 영역(32) 내에 형성되며 상기 드레인 영역(34) 아래에서 상기 드레인 확장 영역(46)으로부터 상기 매립 절연층(24)으로 연장되는 p 타입 전도성의 버퍼 영역(48)을 더 포함하는 횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스.
  5. 제 1 항에 있어서,
    상기 PMOS 디바이스 위에 형성된 절연층(50)과, 상기 절연층(50) 상에서와 상기 드리프트 영역(32)의 적어도 일부 위에 형성된 전도성 필드 플레이트(52)를더 포함하는 횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스.
  6. 제 5 항에 있어서,
    상기 전도성 필드 플레이트(52)는 상기 드리프트 영역(32)의 주요부 위에 제공되며, 상기 PMOS 디바이스의 상기 소스 영역(30)에 접속되는 횡형 박막 실리콘 온 절연체(SOI) PMOS 디바이스.
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