JPH09205212A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09205212A JPH09205212A JP8012174A JP1217496A JPH09205212A JP H09205212 A JPH09205212 A JP H09205212A JP 8012174 A JP8012174 A JP 8012174A JP 1217496 A JP1217496 A JP 1217496A JP H09205212 A JPH09205212 A JP H09205212A
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- oxide film
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】高耐圧な半導体装置を提供する。
【解決手段】 ｎ形シリコン基板１０上に埋め込み酸化
膜１１を介して形成されたｎ形シリコン層１内に、ｐ形
ウェル領域４と、ｎ+ 形ドレイン領域２とが離間して形
成され、ｎ+ 形ソース領域３がｐ形ウェル領域４内に形
成され、ｎ+ 形ドレイン領域２’側からｐ形ウェル領域
４側へ向かって不純物の濃度が低くなるような横方向の
線形ドーピング領域１ａが形成され、ｎ+ 形ドレイン領
域２にはドレイン電極７が形成され、ｐ形ウェル領域４
の一部及びｎ+ 形ソース領域３の一部にはソース電極８
が形成され、ｐ形ウェル領域４の一部にはゲート酸化膜
５を介してフィールドプレート９及びゲート電極６が形
成された半導体装置において、ｎ+ 形ドレイン領域２が
埋め込み酸化膜１１と接触しないように形成されてい
る。
膜１１を介して形成されたｎ形シリコン層１内に、ｐ形
ウェル領域４と、ｎ+ 形ドレイン領域２とが離間して形
成され、ｎ+ 形ソース領域３がｐ形ウェル領域４内に形
成され、ｎ+ 形ドレイン領域２’側からｐ形ウェル領域
４側へ向かって不純物の濃度が低くなるような横方向の
線形ドーピング領域１ａが形成され、ｎ+ 形ドレイン領
域２にはドレイン電極７が形成され、ｐ形ウェル領域４
の一部及びｎ+ 形ソース領域３の一部にはソース電極８
が形成され、ｐ形ウェル領域４の一部にはゲート酸化膜
５を介してフィールドプレート９及びゲート電極６が形
成された半導体装置において、ｎ+ 形ドレイン領域２が
埋め込み酸化膜１１と接触しないように形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＳＯＩ構造を利用した半導体装置に関するも
のである。
し、特に、ＳＯＩ構造を利用した半導体装置に関するも
のである。
【０００２】
【従来の技術】従来より、半導体装置の素子分離技術と
して、拡散分離技術および誘電体（絶縁体）分離技術が
知られているが、絶縁体分離技術は素子（デバイス）が
絶縁体で完全に分離されるため、拡散分離技術と比べて
絶縁性が高く、寄生容量が小さい等の利点を有する。こ
のため、絶縁体分離技術によって素子間分離を行う誘電
体分離型の半導体装置は高耐圧・大容量のパワーデバイ
スへ利用されている。
して、拡散分離技術および誘電体（絶縁体）分離技術が
知られているが、絶縁体分離技術は素子（デバイス）が
絶縁体で完全に分離されるため、拡散分離技術と比べて
絶縁性が高く、寄生容量が小さい等の利点を有する。こ
のため、絶縁体分離技術によって素子間分離を行う誘電
体分離型の半導体装置は高耐圧・大容量のパワーデバイ
スへ利用されている。
【０００３】このような半導体装置として、シリコン基
板上に酸化膜よりなる絶縁膜を介して単結晶シリコン膜
が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いたＬＤＭＯＳ（Ｌａｔｅｒ
ａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥ
Ｔ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワーデバイス
が注目されている。図２にＳＯＩ基板を用いたＬＤＭＯ
Ｓ（以下、ＳＯＩ−ＬＤＭＯＳと称す）の断面構造を示
す（特開平７−６６４２８号公報）。
板上に酸化膜よりなる絶縁膜を介して単結晶シリコン膜
が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板を用いたＬＤＭＯＳ（Ｌａｔｅｒ
ａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ ＭＯＳＦＥ
Ｔ）やＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅ Ｂｉｐ
ｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）等のパワーデバイス
が注目されている。図２にＳＯＩ基板を用いたＬＤＭＯ
Ｓ（以下、ＳＯＩ−ＬＤＭＯＳと称す）の断面構造を示
す（特開平７−６６４２８号公報）。
【０００４】図２に示す従来のｎチャネルＳＯＩ−ＬＤ
ＭＯＳは、ｎ形シリコン基板（支持基板）１０上に埋め
込み酸化膜１１を介して形成されたｎ形シリコン層１内
に、ｐ形ウェル領域４と、ｎ+ 形ドレイン領域２’とが
離間して形成され、ｎ+ 形ソース領域３がｐ形ウェル領
域４内に形成されている。ｎ+ 形ドレイン領域２’には
ドレイン電極７が、ｐ形ウェル領域４の一部及びｎ+ 形
ソース領域３の一部にはソース電極８が、ｐ形ウェル領
域４の一部にはゲート酸化膜５を介してフィールドプレ
ート９及びゲート電極６が、それぞれ形成されている。
また、ｎ形シリコン層１には、素子を横方向に電気的に
絶縁分離するための溝１９が埋め込み酸化膜１１に達す
る深さまで形成され、溝１９には酸化膜２０が埋め込ま
れている。溝１９に埋め込まれた酸化膜２０は素子間分
離領域２０ａを形成しており、この素子間分離領域２０
ａによってＳＯＩ−ＬＤＭＯＳと図示しない隣接する他
の素子とが電気的に絶縁分離されている。ここで、ｎ形
シリコン層１は、ｐ形ウェル領域４とｎ+ 形ドレイン領
域２’との間にでその厚みが薄く、且つ、ｎ+ 形ドレイ
ン領域２’側からｐ形ウェル領域４側へ向かって不純物
の濃度が低くなるような横方向の線形ドーピング領域１
ａが形成されている。線形ドーピング領域１ａの上方に
は、酸化膜２０ｂを介して、前述のゲート電極６に短絡
されたフィールドプレート９が形成されている。
ＭＯＳは、ｎ形シリコン基板（支持基板）１０上に埋め
込み酸化膜１１を介して形成されたｎ形シリコン層１内
に、ｐ形ウェル領域４と、ｎ+ 形ドレイン領域２’とが
離間して形成され、ｎ+ 形ソース領域３がｐ形ウェル領
域４内に形成されている。ｎ+ 形ドレイン領域２’には
ドレイン電極７が、ｐ形ウェル領域４の一部及びｎ+ 形
ソース領域３の一部にはソース電極８が、ｐ形ウェル領
域４の一部にはゲート酸化膜５を介してフィールドプレ
ート９及びゲート電極６が、それぞれ形成されている。
また、ｎ形シリコン層１には、素子を横方向に電気的に
絶縁分離するための溝１９が埋め込み酸化膜１１に達す
る深さまで形成され、溝１９には酸化膜２０が埋め込ま
れている。溝１９に埋め込まれた酸化膜２０は素子間分
離領域２０ａを形成しており、この素子間分離領域２０
ａによってＳＯＩ−ＬＤＭＯＳと図示しない隣接する他
の素子とが電気的に絶縁分離されている。ここで、ｎ形
シリコン層１は、ｐ形ウェル領域４とｎ+ 形ドレイン領
域２’との間にでその厚みが薄く、且つ、ｎ+ 形ドレイ
ン領域２’側からｐ形ウェル領域４側へ向かって不純物
の濃度が低くなるような横方向の線形ドーピング領域１
ａが形成されている。線形ドーピング領域１ａの上方に
は、酸化膜２０ｂを介して、前述のゲート電極６に短絡
されたフィールドプレート９が形成されている。
【０００５】以下、上記ｎチャネルＳＯＩ−ＬＤＭＯＳ
の動作を簡単に説明する。上記ｎチャネルＳＯＩ−ＬＤ
ＭＯＳは、ゲート電極６に正の電圧を印加し、この電圧
を大きくしていくと、ゲート電極６直下のｐ形ウェル領
域４の表面領域にｎ形反転層（ｎ形チャネル）が形成さ
れ、その結果、ｎ形チャネルと、線形ドーピング領域１
ａとを通してｎ+ 形ソース領域３からｎ+ 形ドレイン領
域２’に向かって電子が流れ（電流は、ｎ+ 形ドレイン
領域２’からｎ+ 形ソース領域３へ向かって流れ）、オ
フ状態からオン状態へと移行する。一方、オン状態から
オフ状態への移行は、ゲート電極６への印加電圧を零ボ
ルト以下にすることによってｎ形チャネルをなくすこと
で達成される。
の動作を簡単に説明する。上記ｎチャネルＳＯＩ−ＬＤ
ＭＯＳは、ゲート電極６に正の電圧を印加し、この電圧
を大きくしていくと、ゲート電極６直下のｐ形ウェル領
域４の表面領域にｎ形反転層（ｎ形チャネル）が形成さ
れ、その結果、ｎ形チャネルと、線形ドーピング領域１
ａとを通してｎ+ 形ソース領域３からｎ+ 形ドレイン領
域２’に向かって電子が流れ（電流は、ｎ+ 形ドレイン
領域２’からｎ+ 形ソース領域３へ向かって流れ）、オ
フ状態からオン状態へと移行する。一方、オン状態から
オフ状態への移行は、ゲート電極６への印加電圧を零ボ
ルト以下にすることによってｎ形チャネルをなくすこと
で達成される。
【０００６】上記ｎチャネルＳＯＩ−ＬＤＭＯＳのオフ
状態でのドレイン・ソース間電圧（耐圧）はフィールド
プレート９等の高耐圧構造と、線形ドーピング領域１ａ
のドーピング濃度の傾き及び厚さ、埋め込み酸化膜１１
の厚さとで決定される。つまり、オフ状態では、ドレイ
ン電圧に依存してｐ形ウェル領域４とｎ形シリコン層１
との接合部からｎ+ 形ドレイン領域２’の方向へ空乏層
が拡がるが、線形ドーピング領域１ａとゲート電極６自
身あるいはゲート電極６と短絡されたフィールドプレー
ト９等の高耐圧構造を用いることにより、前記空乏層の
拡がりや電界分布を最適化でき、（オン抵抗を小さくす
るために）線形ドーピング領域１ａを薄くしても高い耐
圧を維持することが可能となるのである。
状態でのドレイン・ソース間電圧（耐圧）はフィールド
プレート９等の高耐圧構造と、線形ドーピング領域１ａ
のドーピング濃度の傾き及び厚さ、埋め込み酸化膜１１
の厚さとで決定される。つまり、オフ状態では、ドレイ
ン電圧に依存してｐ形ウェル領域４とｎ形シリコン層１
との接合部からｎ+ 形ドレイン領域２’の方向へ空乏層
が拡がるが、線形ドーピング領域１ａとゲート電極６自
身あるいはゲート電極６と短絡されたフィールドプレー
ト９等の高耐圧構造を用いることにより、前記空乏層の
拡がりや電界分布を最適化でき、（オン抵抗を小さくす
るために）線形ドーピング領域１ａを薄くしても高い耐
圧を維持することが可能となるのである。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｓ
ＯＩ−ＬＤＭＯＳでは、設計耐圧に対して作製された素
子の耐圧が低い（例えば、耐圧を５００ボルト程度に設
計した場合、作製された素子では耐圧が５０ボルト程度
低い）という問題があった。本発明は上記事由に鑑みて
為されたものであり、その目的は、高耐圧な半導体装置
を提供することにある。
ＯＩ−ＬＤＭＯＳでは、設計耐圧に対して作製された素
子の耐圧が低い（例えば、耐圧を５００ボルト程度に設
計した場合、作製された素子では耐圧が５０ボルト程度
低い）という問題があった。本発明は上記事由に鑑みて
為されたものであり、その目的は、高耐圧な半導体装置
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体基板上に絶縁膜を介して形成され
た第１の導電形の半導体層の主表面に、第１導電形のソ
ース領域及びドレイン領域が離間して形成され、前記ソ
ース領域を囲んで第２の導電形のウェル領域が形成さ
れ、前記ウェル領域と前記ドレイン領域との間には横方
向の線形ドーピング領域が形成され、前記ソース領域と
前記ドレイン領域との間に介在する前記ウェル領域上に
酸化膜を介してゲート電極が形成されて成り、前記ドレ
イン領域が、前記絶縁膜に接触していないことをことを
特徴とするものであり、前記ドレイン領域が、前記絶縁
膜に接触していないので、前記ドレイン領域と前記絶縁
膜との間の位置での電界を緩和することができ、その結
果、この電界による耐圧の低下を抑制することができ、
高耐圧を得ることが可能となる。
成するために、半導体基板上に絶縁膜を介して形成され
た第１の導電形の半導体層の主表面に、第１導電形のソ
ース領域及びドレイン領域が離間して形成され、前記ソ
ース領域を囲んで第２の導電形のウェル領域が形成さ
れ、前記ウェル領域と前記ドレイン領域との間には横方
向の線形ドーピング領域が形成され、前記ソース領域と
前記ドレイン領域との間に介在する前記ウェル領域上に
酸化膜を介してゲート電極が形成されて成り、前記ドレ
イン領域が、前記絶縁膜に接触していないことをことを
特徴とするものであり、前記ドレイン領域が、前記絶縁
膜に接触していないので、前記ドレイン領域と前記絶縁
膜との間の位置での電界を緩和することができ、その結
果、この電界による耐圧の低下を抑制することができ、
高耐圧を得ることが可能となる。
【０００９】
【発明の実施の形態】図１に本実施の形態のｎチャネル
ＳＯＩ−ＬＤＭＯＳの断面図を示す。本ｎチャネルＳＯ
Ｉ−ＬＤＭＯＳは、ｎ形シリコン基板（支持基板）１０
上に埋め込み酸化膜１１を介して形成されたｎ形シリコ
ン層１内に、ｐ形ウェル領域４と、ｎ + 形ドレイン領域
２とが離間して形成され、ｎ+ 形ソース領域３がｐ形ウ
ェル領域４内に形成されている。ここで、ｎ+ 形ドレイ
ン領域２は、埋め込み酸化膜１１に接触しないように形
成されている。ｎ+ 形ドレイン領域２にはドレイン電極
７が、ｐ形ウェル領域４の一部及びｎ+ 形ソース領域３
の一部にはソース電極８が、ｐ形ウェル領域４の一部に
はゲート酸化膜５を介してフィールドプレート９及びゲ
ート電極６が、それぞれ形成されている。また、ｎ形シ
リコン層１には、素子を横方向に電気的に絶縁分離する
ための溝１９が埋め込み酸化膜１１に達する深さまで形
成され、溝１９には酸化膜２０が埋め込まれている。溝
１９に埋め込まれた酸化膜２０は素子間分離領域２０ａ
を形成しており、この素子間分離領域２０ａによってＳ
ＯＩ−ＬＤＭＯＳと図示しない隣接する他の素子とが電
気的に絶縁分離されている。ここで、ｎ形シリコン層１
は、ｐ形ウェル領域４とｎ+形ドレイン領域２’との間
でその厚みが薄くなっており、ｎ+ 形ドレイン領域２’
側からｐ形ウェル領域４側へ向かって不純物の濃度が低
くなるような横方向の線形ドーピング領域１ａが形成さ
れている。線形ドーピング領域１ａの上方には、酸化膜
２０ｂを介して、前述のゲート電極６に短絡されたフィ
ールドプレート９が形成されている。
ＳＯＩ−ＬＤＭＯＳの断面図を示す。本ｎチャネルＳＯ
Ｉ−ＬＤＭＯＳは、ｎ形シリコン基板（支持基板）１０
上に埋め込み酸化膜１１を介して形成されたｎ形シリコ
ン層１内に、ｐ形ウェル領域４と、ｎ + 形ドレイン領域
２とが離間して形成され、ｎ+ 形ソース領域３がｐ形ウ
ェル領域４内に形成されている。ここで、ｎ+ 形ドレイ
ン領域２は、埋め込み酸化膜１１に接触しないように形
成されている。ｎ+ 形ドレイン領域２にはドレイン電極
７が、ｐ形ウェル領域４の一部及びｎ+ 形ソース領域３
の一部にはソース電極８が、ｐ形ウェル領域４の一部に
はゲート酸化膜５を介してフィールドプレート９及びゲ
ート電極６が、それぞれ形成されている。また、ｎ形シ
リコン層１には、素子を横方向に電気的に絶縁分離する
ための溝１９が埋め込み酸化膜１１に達する深さまで形
成され、溝１９には酸化膜２０が埋め込まれている。溝
１９に埋め込まれた酸化膜２０は素子間分離領域２０ａ
を形成しており、この素子間分離領域２０ａによってＳ
ＯＩ−ＬＤＭＯＳと図示しない隣接する他の素子とが電
気的に絶縁分離されている。ここで、ｎ形シリコン層１
は、ｐ形ウェル領域４とｎ+形ドレイン領域２’との間
でその厚みが薄くなっており、ｎ+ 形ドレイン領域２’
側からｐ形ウェル領域４側へ向かって不純物の濃度が低
くなるような横方向の線形ドーピング領域１ａが形成さ
れている。線形ドーピング領域１ａの上方には、酸化膜
２０ｂを介して、前述のゲート電極６に短絡されたフィ
ールドプレート９が形成されている。
【００１０】ところで、図２で説明した従来例ではのｎ
+ 形ドレイン領域２’が埋め込み酸化膜１１に達する深
さまで形成されることによりｎ+ 形ドレイン領域２’と
埋め込み酸化膜１１とが接触していたが、本ｎチャネル
ＳＯＩ−ＬＤＭＯＳでは、ｎ + 形ドレイン領域２が埋め
込み酸化膜１１と接触していないことに特徴がある。す
なわち、本ｎチャネルＳＯＩ−ＬＤＭＯＳでは、素子が
オフ状態の時、ｎ+ 形ドレイン領域２が埋め込み酸化膜
１１と接触していないため、ｎ+ 形ドレイン領域２と埋
め込み酸化膜１１との間の位置での高電界の発生を従来
例よりも抑制でき、その結果、この高電界による耐圧の
低下を抑制でき、設計耐圧に略等しい高耐圧を達成する
ことができるのである。
+ 形ドレイン領域２’が埋め込み酸化膜１１に達する深
さまで形成されることによりｎ+ 形ドレイン領域２’と
埋め込み酸化膜１１とが接触していたが、本ｎチャネル
ＳＯＩ−ＬＤＭＯＳでは、ｎ + 形ドレイン領域２が埋め
込み酸化膜１１と接触していないことに特徴がある。す
なわち、本ｎチャネルＳＯＩ−ＬＤＭＯＳでは、素子が
オフ状態の時、ｎ+ 形ドレイン領域２が埋め込み酸化膜
１１と接触していないため、ｎ+ 形ドレイン領域２と埋
め込み酸化膜１１との間の位置での高電界の発生を従来
例よりも抑制でき、その結果、この高電界による耐圧の
低下を抑制でき、設計耐圧に略等しい高耐圧を達成する
ことができるのである。
【００１１】なお、各実施の形態では、ＳＯＩ基板とし
て、シリコン基板に酸素イオンを注入し、高温熱処理を
経てシリコン基板中に埋め込み酸化膜を形成することに
よりＳＯＩ構造をもつ所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基
板を用いているが、これに限定するものではなく、２枚
のシリコン基板を貼り合わせて素子形成側のシリコン基
板を薄膜化した所謂貼り合わせＳＯＩ基板（ＢＥ−ＳＯ
Ｉ：Ｂｏｎｄｅｄ ａｎｄ Ｅｔｃｈｅｄ ＳＯＩ）
や、絶縁性基板上に単結晶シリコンをエピタキシャル成
長したＳＯＩ基板を用いてもよいことは勿論である。
て、シリコン基板に酸素イオンを注入し、高温熱処理を
経てシリコン基板中に埋め込み酸化膜を形成することに
よりＳＯＩ構造をもつ所謂ＳＩＭＯＸ（Ｓｅｐａｒａｔ
ｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基
板を用いているが、これに限定するものではなく、２枚
のシリコン基板を貼り合わせて素子形成側のシリコン基
板を薄膜化した所謂貼り合わせＳＯＩ基板（ＢＥ−ＳＯ
Ｉ：Ｂｏｎｄｅｄ ａｎｄ Ｅｔｃｈｅｄ ＳＯＩ）
や、絶縁性基板上に単結晶シリコンをエピタキシャル成
長したＳＯＩ基板を用いてもよいことは勿論である。
【００１２】
【発明の効果】本発明は、ドレイン領域が、絶縁膜に接
触していないので、前記ドレイン領域と前記絶縁膜との
間の位置での電界を緩和することができ、その結果、こ
の電界による耐圧の低下を抑制することができ、高耐圧
を得ることが可能となるという効果がある。
触していないので、前記ドレイン領域と前記絶縁膜との
間の位置での電界を緩和することができ、その結果、こ
の電界による耐圧の低下を抑制することができ、高耐圧
を得ることが可能となるという効果がある。
【図１】本発明の実施の形態を示す断面図である。
【図２】従来例を示す断面図である。
１ ｎ形シリコン層 １ａ 線形ドーピング領域 ２ ｎ+ 形ドレイン領域 ３ ｎ+ 形ソース領域 ４ ｐ形ウェル領域 ５ ゲート酸化膜 ６ ゲート電極 ７ ドレイン電極 ８ ソース電極 ９ フィールドプレート １０ ｎ形シリコン基板 １１ 埋め込み酸化膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴村 正彦 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
た第１の導電形の半導体層の主表面に、第１導電形のソ
ース領域及びドレイン領域が離間して形成され、前記ソ
ース領域を囲んで第２の導電形のウェル領域が形成さ
れ、前記ウェル領域と前記ドレイン領域との間には横方
向の線形ドーピング領域が形成され、前記ソース領域と
前記ドレイン領域との間に介在する前記ウェル領域上に
酸化膜を介してゲート電極が形成されて成り、前記ドレ
イン領域が、前記絶縁膜に接触していないことをことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012174A JPH09205212A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8012174A JPH09205212A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205212A true JPH09205212A (ja) | 1997-08-05 |
Family
ID=11798072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8012174A Withdrawn JPH09205212A (ja) | 1996-01-26 | 1996-01-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09205212A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127703A (en) * | 1999-08-31 | 2000-10-03 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) PMOS device having a drain extension region |
| CN110970507A (zh) * | 2018-10-01 | 2020-04-07 | 恩智浦有限公司 | 包括pn结二极管的半导体装置 |
| CN111261718A (zh) * | 2020-01-21 | 2020-06-09 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及工艺方法 |
-
1996
- 1996-01-26 JP JP8012174A patent/JPH09205212A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127703A (en) * | 1999-08-31 | 2000-10-03 | Philips Electronics North America Corporation | Lateral thin-film silicon-on-insulator (SOI) PMOS device having a drain extension region |
| CN110970507A (zh) * | 2018-10-01 | 2020-04-07 | 恩智浦有限公司 | 包括pn结二极管的半导体装置 |
| CN111261718A (zh) * | 2020-01-21 | 2020-06-09 | 上海华虹宏力半导体制造有限公司 | Nldmos器件及工艺方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |