JPH08181321A - Ｓｏｉ基板及びその製造方法 - Google Patents
Ｓｏｉ基板及びその製造方法Info
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- JPH08181321A JPH08181321A JP32341394A JP32341394A JPH08181321A JP H08181321 A JPH08181321 A JP H08181321A JP 32341394 A JP32341394 A JP 32341394A JP 32341394 A JP32341394 A JP 32341394A JP H08181321 A JPH08181321 A JP H08181321A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【目的】 高耐圧ＳＯＩ基板の活性層の薄膜化と低オン
抵抗化を図る。 【構成】 半導体支持基板２の主表面上に、埋め込み酸
化膜３を介して、シリコン活性層４を備えたＳＯＩ基板
であって、シリコン活性層４の、表面付近及び埋め込み
酸化膜３との界面付近に、高濃度不純物領域１７，１６
を備えた。 【効果】 高濃度不純物領域１６により、LDMOSFET等の
半導体装置のドレイン・ソース間の高耐圧化、シリコン
活性層の薄膜化が図れると共に、高濃度不純物領域１７
により、オン抵抗の低減が図れる。
抵抗化を図る。 【構成】 半導体支持基板２の主表面上に、埋め込み酸
化膜３を介して、シリコン活性層４を備えたＳＯＩ基板
であって、シリコン活性層４の、表面付近及び埋め込み
酸化膜３との界面付近に、高濃度不純物領域１７，１６
を備えた。 【効果】 高濃度不純物領域１６により、LDMOSFET等の
半導体装置のドレイン・ソース間の高耐圧化、シリコン
活性層の薄膜化が図れると共に、高濃度不純物領域１７
により、オン抵抗の低減が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、主に、電力変換用集積
回路に用いる高耐圧パワー素子を形成するためのＳＯＩ
基板の構造及びその製造方法に関するものである。
回路に用いる高耐圧パワー素子を形成するためのＳＯＩ
基板の構造及びその製造方法に関するものである。
【０００２】
【従来の技術】パワーＩＣの高耐圧化に伴い、素子間を
絶縁層によって完全に分離できるＳＯＩ技術を利用した
ＳＯＩパワー半導体装置が注目されている。従来のこの
種のパワー半導体装置のひとつとして、ＳＯＩ基板上に
形成されるLDMOSFET(Lateral Double Diffused MOSFET)
が知られている。図４の断面図にLDMOS の一例を示す。
図で、ＳＯＩ基板１は、支持部材となる半導体支持基板
２上に、絶縁膜である埋め込み酸化膜３を形成し、その
埋め込み酸化膜３上に、N - 型のシリコン活性層４、及
び、そのシリコン活性層４の領域を横方向に分離する酸
化膜５を形成したものである。また、６は酸化膜４の中
央部分に充填された多結晶シリコンである。
絶縁層によって完全に分離できるＳＯＩ技術を利用した
ＳＯＩパワー半導体装置が注目されている。従来のこの
種のパワー半導体装置のひとつとして、ＳＯＩ基板上に
形成されるLDMOSFET(Lateral Double Diffused MOSFET)
が知られている。図４の断面図にLDMOS の一例を示す。
図で、ＳＯＩ基板１は、支持部材となる半導体支持基板
２上に、絶縁膜である埋め込み酸化膜３を形成し、その
埋め込み酸化膜３上に、N - 型のシリコン活性層４、及
び、そのシリコン活性層４の領域を横方向に分離する酸
化膜５を形成したものである。また、６は酸化膜４の中
央部分に充填された多結晶シリコンである。
【０００３】以上のように構成したＳＯＩ基板１で、シ
リコン活性層４の主表面には、 N+型のソース領域７
と、ソース領域７を囲むように形成された P+ 型のウエ
ル領域８と、そのウエル領域８と離間して形成された N
+ 型のドレイン領域９が形成されている。また、シリコ
ン活性層４及び酸化膜５及び多結晶シリコン６の上部に
は絶縁膜１０が形成され、ソース領域７とドレイン領域
９間の導電チャネル領域１１（ソース領域７とドレイン
領域９間のウエル領域８の所定領域）の上方の絶縁膜１
０中には、導電チャネル領域１１をゲート制御する絶縁
ゲート構造体１２が形成されている。さらに、ソース領
域７及びウエル領域８、ドレイン領域９、絶縁ゲート構
造体１２が、それぞれ、絶縁膜１０に形成された開口を
介して、絶縁膜１０上に形成された、ソース電極１３、
ドレイン電極１４、ゲート電極１５と接続されている。
リコン活性層４の主表面には、 N+型のソース領域７
と、ソース領域７を囲むように形成された P+ 型のウエ
ル領域８と、そのウエル領域８と離間して形成された N
+ 型のドレイン領域９が形成されている。また、シリコ
ン活性層４及び酸化膜５及び多結晶シリコン６の上部に
は絶縁膜１０が形成され、ソース領域７とドレイン領域
９間の導電チャネル領域１１（ソース領域７とドレイン
領域９間のウエル領域８の所定領域）の上方の絶縁膜１
０中には、導電チャネル領域１１をゲート制御する絶縁
ゲート構造体１２が形成されている。さらに、ソース領
域７及びウエル領域８、ドレイン領域９、絶縁ゲート構
造体１２が、それぞれ、絶縁膜１０に形成された開口を
介して、絶縁膜１０上に形成された、ソース電極１３、
ドレイン電極１４、ゲート電極１５と接続されている。
【０００４】図４に示したような構造のＳＯＩ基板１で
は、通常、シリコン活性層４としては、不純物濃度が均
一なものが用いられる。その均一な不純物濃度（ドリフ
ト領域濃度）は、一般にシリコン活性層４の厚みに応じ
て設定され、例えば、耐圧特性を最適化を図るために次
式に基づいて設定される。シリコン活性層の厚み(cm)×
ドリフト領域濃度(atm/cm3) 〜 1×1012(atm/cm2)上式
は、一般に、”RESURF条件”と呼ばれる条件である。
は、通常、シリコン活性層４としては、不純物濃度が均
一なものが用いられる。その均一な不純物濃度（ドリフ
ト領域濃度）は、一般にシリコン活性層４の厚みに応じ
て設定され、例えば、耐圧特性を最適化を図るために次
式に基づいて設定される。シリコン活性層の厚み(cm)×
ドリフト領域濃度(atm/cm3) 〜 1×1012(atm/cm2)上式
は、一般に、”RESURF条件”と呼ばれる条件である。
【０００５】
【発明が解決しようとする課題】ＳＯＩ基板に形成され
たLDMOSFETのドレイン・ソース間耐圧は、理想的な条件
下では、ドレイン領域９近傍の、ドレイン領域９から埋
め込み酸化膜３に向かって分布する、垂直方向の電界強
度分布によって支配されるが、RESURF条件に基づいて、
所望のドレイン・ソース間耐圧より、最適のシリコン活
性層４の厚み及び不純物濃度を決めると、自動的に、オ
ン抵抗もその設定条件によって決まっていたため、ドレ
イン・ソース間耐圧の高耐圧化のためには、シリコン活
性層４の厚膜化、高オン抵抗化が避けられないという問
題点があった。
たLDMOSFETのドレイン・ソース間耐圧は、理想的な条件
下では、ドレイン領域９近傍の、ドレイン領域９から埋
め込み酸化膜３に向かって分布する、垂直方向の電界強
度分布によって支配されるが、RESURF条件に基づいて、
所望のドレイン・ソース間耐圧より、最適のシリコン活
性層４の厚み及び不純物濃度を決めると、自動的に、オ
ン抵抗もその設定条件によって決まっていたため、ドレ
イン・ソース間耐圧の高耐圧化のためには、シリコン活
性層４の厚膜化、高オン抵抗化が避けられないという問
題点があった。
【０００６】本発明は上記課題に鑑みなされたもので、
その目的とするところは、シリコン活性層の厚みの薄膜
化と低オン抵抗化を容易に実現できる高耐圧のＳＯＩ基
板の構造及びその製造方法を提供することにある。
その目的とするところは、シリコン活性層の厚みの薄膜
化と低オン抵抗化を容易に実現できる高耐圧のＳＯＩ基
板の構造及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、請求項１記載のＳＯＩ基板は、半導体支持基板の主
表面上に、絶縁膜を介して、活性層となる半導体基板を
形成するＳＯＩ基板において、前記半導体基板の、表面
付近及び前記絶縁膜との界面付近に、不純物濃度の高い
高濃度不純物領域を備えたことを特徴とするものであ
る。
め、請求項１記載のＳＯＩ基板は、半導体支持基板の主
表面上に、絶縁膜を介して、活性層となる半導体基板を
形成するＳＯＩ基板において、前記半導体基板の、表面
付近及び前記絶縁膜との界面付近に、不純物濃度の高い
高濃度不純物領域を備えたことを特徴とするものであ
る。
【０００８】また、請求項２記載のＳＯＩ基板の製造方
法は、半導体支持基板の主表面上に、絶縁膜を介して、
活性層となる半導体基板を形成するＳＯＩ基板の製造方
法であって、前記半導体基板の前記絶縁膜との界面付近
に、前記半導体基板と同一導電型の不純物イオンを注入
して高濃度不純物領域を形成する工程と、前記半導体基
板の表面付近に高濃度不純物領域を形成する工程とを含
むことを特徴とするものである。
法は、半導体支持基板の主表面上に、絶縁膜を介して、
活性層となる半導体基板を形成するＳＯＩ基板の製造方
法であって、前記半導体基板の前記絶縁膜との界面付近
に、前記半導体基板と同一導電型の不純物イオンを注入
して高濃度不純物領域を形成する工程と、前記半導体基
板の表面付近に高濃度不純物領域を形成する工程とを含
むことを特徴とするものである。
【０００９】さらに、請求項３記載のＳＯＩ基板の製造
方法は、絶縁膜を介して、支持部材となる半導体支持基
板と、活性層となる半導体基板を直接張り合わせる工程
を含む、ＳＯＩ基板の製造方法であって、前記半導体支
持基板と前記半導体基板を張り合わせる前に、前記半導
体基板の前記絶縁膜との接合面となる面の表面付近に高
濃度不純物領域を形成する工程と、前記半導体基板の表
面側となる面の表面付近に高濃度不純物領域を形成する
工程とを含むことを特徴とするものである。
方法は、絶縁膜を介して、支持部材となる半導体支持基
板と、活性層となる半導体基板を直接張り合わせる工程
を含む、ＳＯＩ基板の製造方法であって、前記半導体支
持基板と前記半導体基板を張り合わせる前に、前記半導
体基板の前記絶縁膜との接合面となる面の表面付近に高
濃度不純物領域を形成する工程と、前記半導体基板の表
面側となる面の表面付近に高濃度不純物領域を形成する
工程とを含むことを特徴とするものである。
【００１０】
【作用】上述したように、ＳＯＩ基板に形成されたLDMO
SFETのドレイン・ソース間耐圧は、理想状態ではドレイ
ン領域近傍の、ドレイン領域から絶縁膜である埋め込み
酸化膜に向かう、垂直方向の電界強度分布によって支配
されており、特に、ドレイン・ソース間耐圧を支配する
最大電界強度は、ドレイン領域近傍の、シリコン活性層
とその直下の埋め込み酸化膜との界面付近において発生
する。請求項１記載のＳＯＩ基板は、この点に着目して
なされたものであり、シリコン活性層の表面、及び、シ
リコン活性層と埋め込み酸化膜との界面付近に、高濃度
不純物領域を形成したことを特徴とするもので、シリコ
ン活性層と埋め込み酸化膜との界面付近に形成した高濃
度不純物領域には、その界面付近での電界強度を抑制す
る効果があるので、従来構造の均一な不純物濃度分布の
シリコン活性層と同じ膜厚であっても、ドレイン・ソー
ス間耐圧をより向上させることができる。また、シリコ
ン活性層の表面に形成した高濃度不純物領域によりオン
抵抗を低減することができる。
SFETのドレイン・ソース間耐圧は、理想状態ではドレイ
ン領域近傍の、ドレイン領域から絶縁膜である埋め込み
酸化膜に向かう、垂直方向の電界強度分布によって支配
されており、特に、ドレイン・ソース間耐圧を支配する
最大電界強度は、ドレイン領域近傍の、シリコン活性層
とその直下の埋め込み酸化膜との界面付近において発生
する。請求項１記載のＳＯＩ基板は、この点に着目して
なされたものであり、シリコン活性層の表面、及び、シ
リコン活性層と埋め込み酸化膜との界面付近に、高濃度
不純物領域を形成したことを特徴とするもので、シリコ
ン活性層と埋め込み酸化膜との界面付近に形成した高濃
度不純物領域には、その界面付近での電界強度を抑制す
る効果があるので、従来構造の均一な不純物濃度分布の
シリコン活性層と同じ膜厚であっても、ドレイン・ソー
ス間耐圧をより向上させることができる。また、シリコ
ン活性層の表面に形成した高濃度不純物領域によりオン
抵抗を低減することができる。
【００１１】
【実施例】以下、本発明の一実施例を図１に基づいて説
明する。但し、図４に示した従来例と同等構成について
は、同符号を付すこととする。図で、ＳＯＩ基板１は、
支持部材となる半導体支持基板２上に、絶縁膜である埋
め込み酸化膜３を形成し、その埋め込み酸化膜３上に、
N - 型のシリコン活性層４（半導体基板）、及び、その
シリコン活性層４の領域を横方向に分離する酸化膜５を
形成したものである。また、６は酸化膜５の中央部分に
充填された多結晶シリコンである。さらに、１６は、シ
リコン活性層４の、絶縁膜３との界面付近に形成され
た、 N+ 型の高濃度不純物領域、１７はシリコン活性層
４の表面に形成された、 N+ 型の高濃度不純物領域であ
る。
明する。但し、図４に示した従来例と同等構成について
は、同符号を付すこととする。図で、ＳＯＩ基板１は、
支持部材となる半導体支持基板２上に、絶縁膜である埋
め込み酸化膜３を形成し、その埋め込み酸化膜３上に、
N - 型のシリコン活性層４（半導体基板）、及び、その
シリコン活性層４の領域を横方向に分離する酸化膜５を
形成したものである。また、６は酸化膜５の中央部分に
充填された多結晶シリコンである。さらに、１６は、シ
リコン活性層４の、絶縁膜３との界面付近に形成され
た、 N+ 型の高濃度不純物領域、１７はシリコン活性層
４の表面に形成された、 N+ 型の高濃度不純物領域であ
る。
【００１２】以上のように構成されたＳＯＩ基板１で、
シリコン活性層４の主表面には、 N + 型のソース領域７
と、ソース領域７を囲むように形成された P型のウエル
領域８と、そのウエル領域８と離間して形成された N+
型のドレイン領域９が形成されている。また、シリコン
活性層４及び酸化膜５及び多結晶シリコン６の上部には
絶縁膜１０が形成され、ソース領域７とドレイン領域９
間の導電チャネル領域１１（ソース領域７とドレイン領
域９間のウエル領域８の所定領域）の上方の絶縁膜１０
中には、導電チャネル領域１１をゲート制御する絶縁ゲ
ート構造体１２が形成されている。さらに、ソース領域
７及びウエル領域８、ドレイン領域９、絶縁ゲート構造
体１２が、それぞれ、絶縁膜１０に形成された開口を介
して、絶縁膜１０上に形成された、ソース電極１３、ド
レイン電極１４、ゲート電極１５と接続されている。
シリコン活性層４の主表面には、 N + 型のソース領域７
と、ソース領域７を囲むように形成された P型のウエル
領域８と、そのウエル領域８と離間して形成された N+
型のドレイン領域９が形成されている。また、シリコン
活性層４及び酸化膜５及び多結晶シリコン６の上部には
絶縁膜１０が形成され、ソース領域７とドレイン領域９
間の導電チャネル領域１１（ソース領域７とドレイン領
域９間のウエル領域８の所定領域）の上方の絶縁膜１０
中には、導電チャネル領域１１をゲート制御する絶縁ゲ
ート構造体１２が形成されている。さらに、ソース領域
７及びウエル領域８、ドレイン領域９、絶縁ゲート構造
体１２が、それぞれ、絶縁膜１０に形成された開口を介
して、絶縁膜１０上に形成された、ソース電極１３、ド
レイン電極１４、ゲート電極１５と接続されている。
【００１３】図２に基づいて、図１に示したＳＯＩ基板
の製造方法の一実施例を説明する。但し、図１に示した
構成と同等構成については同符号を付すこととする。図
２は、高濃度不純物領域１６，１７の形成方法を示す断
面図である。まず、（ａ）に示すように、通常のウエハ
貼り合わせ方法等によって、埋め込み酸化膜３を介し
て、半導体支持基板２とN - 型のシリコン活性層４とを
接合してＳＯＩ基板１を形成し、ＳＯＩ基板１のシリコ
ン活性層４の表面に高濃度不純物領域１７を形成するた
めに、シリコン活性層４と同一の導電型の不純物である
リンイオン（ P+）を、シリコン活性層４の表面部分に
イオン注入法によって導入する。この時、導入する不純
物イオンのドーズ量は、一般に先に述べたRESURF条件を
満足するように設定する。次に、（ｂ）に示すように、
高濃度不純物領域１６を形成するために、シリコン活性
層４と埋め込み酸化膜３との界面付近のシリコン活性層
４に飛程（Rp）を有する加速電圧で、シリコン活性層４
と同一の導電型の不純物であるリンイオン（ P+ ）を、
シリコン活性層４にイオン注入法を用いて導入する。
の製造方法の一実施例を説明する。但し、図１に示した
構成と同等構成については同符号を付すこととする。図
２は、高濃度不純物領域１６，１７の形成方法を示す断
面図である。まず、（ａ）に示すように、通常のウエハ
貼り合わせ方法等によって、埋め込み酸化膜３を介し
て、半導体支持基板２とN - 型のシリコン活性層４とを
接合してＳＯＩ基板１を形成し、ＳＯＩ基板１のシリコ
ン活性層４の表面に高濃度不純物領域１７を形成するた
めに、シリコン活性層４と同一の導電型の不純物である
リンイオン（ P+）を、シリコン活性層４の表面部分に
イオン注入法によって導入する。この時、導入する不純
物イオンのドーズ量は、一般に先に述べたRESURF条件を
満足するように設定する。次に、（ｂ）に示すように、
高濃度不純物領域１６を形成するために、シリコン活性
層４と埋め込み酸化膜３との界面付近のシリコン活性層
４に飛程（Rp）を有する加速電圧で、シリコン活性層４
と同一の導電型の不純物であるリンイオン（ P+ ）を、
シリコン活性層４にイオン注入法を用いて導入する。
【００１４】この後、熱処理工程を行うことにより、
（ａ），（ｂ）に示した工程で、それぞれ、シリコン活
性層４中に導入された不純物イオンが活性化される。こ
れらの工程を経た後、通常のLDMOSFET製造工程を経るこ
とにより、図１に示した、ＳＯＩ基板上に形成したLDMO
SFETが得られる。
（ａ），（ｂ）に示した工程で、それぞれ、シリコン活
性層４中に導入された不純物イオンが活性化される。こ
れらの工程を経た後、通常のLDMOSFET製造工程を経るこ
とにより、図１に示した、ＳＯＩ基板上に形成したLDMO
SFETが得られる。
【００１５】次に、図３の断面図に基づいてＳＯＩ基板
の製造方法の異なる実施例を説明する。但し、図１に示
した構成と同等構成については同符号を付すこととす
る。（ａ）は、N - 型のシリコン活性層４（半導体基
板）で、シリコン活性層４と同一の導電型の不純物イオ
ンをイオン注入法により導入して、一方の表面に高濃度
不純物領域１６を形成したものである。一方、（ｂ）
は、半導体支持基板２で、通常のウエハ状の半導体基板
に熱酸化工程を施し、一方の表面に埋め込み酸化膜３を
形成したものである。
の製造方法の異なる実施例を説明する。但し、図１に示
した構成と同等構成については同符号を付すこととす
る。（ａ）は、N - 型のシリコン活性層４（半導体基
板）で、シリコン活性層４と同一の導電型の不純物イオ
ンをイオン注入法により導入して、一方の表面に高濃度
不純物領域１６を形成したものである。一方、（ｂ）
は、半導体支持基板２で、通常のウエハ状の半導体基板
に熱酸化工程を施し、一方の表面に埋め込み酸化膜３を
形成したものである。
【００１６】まず、（ｃ）に示すように、（ｂ）に示し
た半導体支持基板２と、（ａ）に示したシリコン活性層
４とを、通常のウエハ貼り合わせ方法により貼り合わせ
る。この際、シリコン活性層４の高濃度不純物領域１６
と、半導体支持基板２の埋め込み酸化膜３とが接するよ
うに貼り合わせを行う。貼り合わせ工程を行った後、シ
リコン活性層４が所望の膜厚となるように研磨する。
た半導体支持基板２と、（ａ）に示したシリコン活性層
４とを、通常のウエハ貼り合わせ方法により貼り合わせ
る。この際、シリコン活性層４の高濃度不純物領域１６
と、半導体支持基板２の埋め込み酸化膜３とが接するよ
うに貼り合わせを行う。貼り合わせ工程を行った後、シ
リコン活性層４が所望の膜厚となるように研磨する。
【００１７】次に、（ｄ）に示すように、（ｃ）で形成
したＳＯＩ基板１のシリコン活性層４の表面に、高濃度
不純物領域１７を形成するために、シリコン活性層４と
同一の導電型の不純物であるリンイオン（ P+ ）を、シ
リコン活性層４の表面部分にイオン注入法によって導入
する。この時、導入する不純物イオンのドーズ量は、一
般に先に述べたRESURF条件を満たすドーズ量とする。こ
の後、熱処理工程を行うことにより、シリコン活性層４
に導入された不純物イオンを活性化する。これらの工程
を経た後、通常のLDMOSFETの製造工程を経ることによ
り、図１に示した、ＳＯＩ基板上に形成したLDMOSFETが
得られる。
したＳＯＩ基板１のシリコン活性層４の表面に、高濃度
不純物領域１７を形成するために、シリコン活性層４と
同一の導電型の不純物であるリンイオン（ P+ ）を、シ
リコン活性層４の表面部分にイオン注入法によって導入
する。この時、導入する不純物イオンのドーズ量は、一
般に先に述べたRESURF条件を満たすドーズ量とする。こ
の後、熱処理工程を行うことにより、シリコン活性層４
に導入された不純物イオンを活性化する。これらの工程
を経た後、通常のLDMOSFETの製造工程を経ることによ
り、図１に示した、ＳＯＩ基板上に形成したLDMOSFETが
得られる。
【００１８】
【発明の効果】以上に説明したように、請求項１記載の
ＳＯＩ基板によれば、シリコン活性層と絶縁膜との界面
付近に形成した高濃度不純物領域により、LDMOSFET等の
半導体装置のドレイン・ソース間の高耐圧化、シリコン
活性層の薄膜化が図れると共に、シリコン活性層の表面
に形成した高濃度不純物領域により、オン抵抗の低減が
図れる。
ＳＯＩ基板によれば、シリコン活性層と絶縁膜との界面
付近に形成した高濃度不純物領域により、LDMOSFET等の
半導体装置のドレイン・ソース間の高耐圧化、シリコン
活性層の薄膜化が図れると共に、シリコン活性層の表面
に形成した高濃度不純物領域により、オン抵抗の低減が
図れる。
【００１９】請求項２または請求項３記載のＳＯＩ基板
の製造方法によれば、不純物イオン導入後の熱処理を、
通常のＳＯＩ基板を形成する工程で用いるRESURFイオン
注入工程を利用して行うことができるので、特別な製造
工程を必要とせずに請求項１記載のＳＯＩ基板を容易に
製造することが可能となる。
の製造方法によれば、不純物イオン導入後の熱処理を、
通常のＳＯＩ基板を形成する工程で用いるRESURFイオン
注入工程を利用して行うことができるので、特別な製造
工程を必要とせずに請求項１記載のＳＯＩ基板を容易に
製造することが可能となる。
【図１】本発明のＳＯＩ基板の一実施例を示す断面図で
ある。
ある。
【図２】本発明のＳＯＩ基板の製造方法の一実施例を示
す断面図である。
す断面図である。
【図３】本発明のＳＯＩ基板の製造方法の異なる実施例
を示す断面図である。
を示す断面図である。
【図４】従来のＳＯＩ基板の一実施例を示す断面図であ
る。
る。
２ 半導体支持基板 ３ 埋め込み酸化膜（絶縁膜） ４ シリコン活性層（半導体基板） １６，１７ 高濃度不純物領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 前田 光英 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】 半導体支持基板の主表面上に、絶縁膜を
介して、活性層となる半導体基板を形成するＳＯＩ基板
において、前記半導体基板の、表面付近及び前記絶縁膜
との界面付近に、不純物濃度の高い高濃度不純物領域を
備えたことを特徴とするＳＯＩ基板。 - 【請求項２】 半導体支持基板の主表面上に、絶縁膜を
介して、活性層となる半導体基板を形成するＳＯＩ基板
の製造方法であって、前記半導体基板の前記絶縁膜との
界面付近に、前記半導体基板と同一導電型の不純物イオ
ンを注入して高濃度不純物領域を形成する工程と、前記
半導体基板の表面付近に高濃度不純物領域を形成する工
程とを含むことを特徴とするＳＯＩ基板の製造方法。 - 【請求項３】 絶縁膜を介して、支持部材となる半導体
支持基板と、活性層となる半導体基板を直接張り合わせ
る工程を含む、ＳＯＩ基板の製造方法であって、前記半
導体支持基板と前記半導体基板を張り合わせる前に、前
記半導体基板の前記絶縁膜との接合面となる面の表面付
近に高濃度不純物領域を形成する工程と、前記半導体基
板の表面側となる面の表面付近に高濃度不純物領域を形
成する工程とを含むことを特徴とするＳＯＩ基板の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32341394A JPH08181321A (ja) | 1994-12-26 | 1994-12-26 | Ｓｏｉ基板及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32341394A JPH08181321A (ja) | 1994-12-26 | 1994-12-26 | Ｓｏｉ基板及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08181321A true JPH08181321A (ja) | 1996-07-12 |
Family
ID=18154427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32341394A Withdrawn JPH08181321A (ja) | 1994-12-26 | 1994-12-26 | Ｓｏｉ基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08181321A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1994
- 1994-12-26 JP JP32341394A patent/JPH08181321A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020305 |