JPH07245410A - 高耐圧電界効果トランジスタ - Google Patents
高耐圧電界効果トランジスタInfo
- Publication number
- JPH07245410A JPH07245410A JP3691194A JP3691194A JPH07245410A JP H07245410 A JPH07245410 A JP H07245410A JP 3691194 A JP3691194 A JP 3691194A JP 3691194 A JP3691194 A JP 3691194A JP H07245410 A JPH07245410 A JP H07245410A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- offset
- type
- breakdown voltage
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】高耐圧で且つ所望のしきい値電圧を有し、しか
も、論理回路等と同じプロセスで作成することが可能な
高耐圧ＭＯＳＦＥＴ提供する。 【構成】半導体基板２１上に絶縁層２２を介してｐ- 型
活性層２３が設けられる。絶縁層２２に達しないように
活性層２３の表面に第１及び第２ｎ型オフセット層２７
ａ、２７ｂが形成される。各オフセット層の表面には、
ｎ+ 型ソース層５及びドレイン層６が形成される。オフ
セット層は拡散により形成され、活性層２３内への拡散
深さが１〜２μｍ、不純物のドーズ量が２〜３×１０12
ｃｍ-2に設定される。オフセット層２７ａ、２７ｂ間の
チャネル領域上にゲート酸化膜３１を介してゲート電極
３０が配設される。チャネル領域には、ｎ型の反転層を
誘起するためのｐ+ 型ベース層３３が、オフセット層２
７ａ、２７ｂと接触しないように形成される。ベース層
３３の不純物濃度はオフセット層の不純物濃度よりも高
く設定される。
も、論理回路等と同じプロセスで作成することが可能な
高耐圧ＭＯＳＦＥＴ提供する。 【構成】半導体基板２１上に絶縁層２２を介してｐ- 型
活性層２３が設けられる。絶縁層２２に達しないように
活性層２３の表面に第１及び第２ｎ型オフセット層２７
ａ、２７ｂが形成される。各オフセット層の表面には、
ｎ+ 型ソース層５及びドレイン層６が形成される。オフ
セット層は拡散により形成され、活性層２３内への拡散
深さが１〜２μｍ、不純物のドーズ量が２〜３×１０12
ｃｍ-2に設定される。オフセット層２７ａ、２７ｂ間の
チャネル領域上にゲート酸化膜３１を介してゲート電極
３０が配設される。チャネル領域には、ｎ型の反転層を
誘起するためのｐ+ 型ベース層３３が、オフセット層２
７ａ、２７ｂと接触しないように形成される。ベース層
３３の不純物濃度はオフセット層の不純物濃度よりも高
く設定される。
Description
【０００１】
【産業上の利用分野】本発明は高耐圧電界効果トランジ
スタ（ＭＯＳＦＥＴ）に関する。
スタ（ＭＯＳＦＥＴ）に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の重要部
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。パワーＩＣの中でも駆動回路と制御回路とが一体化
されたものは、ディスプレー駆動装置や車載用ＩＣ等、
多くの用途に用いることができる。この種のパワーＩＣ
の出力段に用いられるＭＯＳＦＥＴには、高いドレイン
耐圧と低いオン抵抗が要求される。
分には、多数のトランジスタや抵抗等を電気回路を達成
するようにむすびつけ、１チップ上に集積化して形成し
た集積回路（ＩＣ）が多用されている。このようなＩＣ
中で、高耐圧素子を含むものはパワーＩＣと呼ばれてい
る。パワーＩＣの中でも駆動回路と制御回路とが一体化
されたものは、ディスプレー駆動装置や車載用ＩＣ等、
多くの用途に用いることができる。この種のパワーＩＣ
の出力段に用いられるＭＯＳＦＥＴには、高いドレイン
耐圧と低いオン抵抗が要求される。
【０００３】高耐圧ＭＯＳＦＥＴにおいて、素子に高耐
圧を持たせるためには、ドレイン領域のオフセット層の
不純物濃度を低くしなければならない。しかし、オフセ
ット層の濃度がチャネル領域の濃度よりも低く設定され
ると、チャネル領域にイオン注入した不純物が後の熱拡
散の際に、ゲート以外の領域まで拡散し、ＭＯＳ動作を
阻害する原因となる。このような理由のため、従来の高
耐圧ＭＯＳＦＥＴでは、不純物濃度が低いオフセット層
と不純物濃度が高いチャネル領域との組み合わせを得る
ことができていない。すなわち、高耐圧で且つ所望のし
きい値電圧を有する素子は得にくいという問題がある。
また、従来の高耐圧ＭＯＳＦＥＴでは、同じＩＣ中の低
耐圧制御回路及び論理回路とは異なったプロセスで作成
する必要があるため、製造コストがかかるという問題が
ある。
圧を持たせるためには、ドレイン領域のオフセット層の
不純物濃度を低くしなければならない。しかし、オフセ
ット層の濃度がチャネル領域の濃度よりも低く設定され
ると、チャネル領域にイオン注入した不純物が後の熱拡
散の際に、ゲート以外の領域まで拡散し、ＭＯＳ動作を
阻害する原因となる。このような理由のため、従来の高
耐圧ＭＯＳＦＥＴでは、不純物濃度が低いオフセット層
と不純物濃度が高いチャネル領域との組み合わせを得る
ことができていない。すなわち、高耐圧で且つ所望のし
きい値電圧を有する素子は得にくいという問題がある。
また、従来の高耐圧ＭＯＳＦＥＴでは、同じＩＣ中の低
耐圧制御回路及び論理回路とは異なったプロセスで作成
する必要があるため、製造コストがかかるという問題が
ある。
【０００４】
【発明が解決しようとする課題】上述の如く、従来の高
耐圧ＭＯＳＦＥＴは、しきい値電圧設定の自由度が低
く、しかも、同じＩＣ中の低耐圧制御回路及び論理回路
とは異なったプロセスで作成する必要があるという問題
がある。
耐圧ＭＯＳＦＥＴは、しきい値電圧設定の自由度が低
く、しかも、同じＩＣ中の低耐圧制御回路及び論理回路
とは異なったプロセスで作成する必要があるという問題
がある。
【０００５】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、高耐圧で且つ所望のし
きい値電圧を有し、しかも、論理回路等と同じプロセス
で作成することが可能な高耐圧ＭＯＳＦＥＴ提供するこ
とにある。
ので、その目的とするところは、高耐圧で且つ所望のし
きい値電圧を有し、しかも、論理回路等と同じプロセス
で作成することが可能な高耐圧ＭＯＳＦＥＴ提供するこ
とにある。
【０００６】
【課題を解決するための手段】上記の目的を達成する高
耐圧電界効果トランジスタは、絶縁体からなる保持層
と、前記保持層上に形成された第２導電型の半導体から
なる活性層と、前記活性層の表面に形成された低抵抗で
且つ第１導電型のソース層及びドレイン層と、前記ソー
ス層及びドレイン層にそれぞれ接続されたソース電極及
びドレイン電極と、前記ソース層及びドレイン層と接続
され且つ前記保持層に達しないように前記活性層の表面
に形成された第１導電型の第１及び第２オフセット層
と、前記第１及び第２オフセット層間で前記活性層の表
面に形成されたチャネル領域と、前記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート絶縁膜下に位置し、前記第１及び第２オフセット層
と接触しないように前記活性層の表面に形成され、不純
物濃度が前記第１及び第２オフセット層の不純物濃度よ
りも高い第２導電型のベース層と、を具備する。
耐圧電界効果トランジスタは、絶縁体からなる保持層
と、前記保持層上に形成された第２導電型の半導体から
なる活性層と、前記活性層の表面に形成された低抵抗で
且つ第１導電型のソース層及びドレイン層と、前記ソー
ス層及びドレイン層にそれぞれ接続されたソース電極及
びドレイン電極と、前記ソース層及びドレイン層と接続
され且つ前記保持層に達しないように前記活性層の表面
に形成された第１導電型の第１及び第２オフセット層
と、前記第１及び第２オフセット層間で前記活性層の表
面に形成されたチャネル領域と、前記チャネル領域上に
ゲート絶縁膜を介して形成されたゲート電極と、前記ゲ
ート絶縁膜下に位置し、前記第１及び第２オフセット層
と接触しないように前記活性層の表面に形成され、不純
物濃度が前記第１及び第２オフセット層の不純物濃度よ
りも高い第２導電型のベース層と、を具備する。
【０００７】望ましくは、前記第１及び第２オフセット
層が拡散により形成され、前記活性層内への拡散深さが
１〜２μｍ、不純物のドーズ量が２〜３×１０12ｃｍ-2
である。また、前記ソース層に接続され且つ前記保持層
に到達するように前記活性層内に形成された低抵抗の第
２導電型の層を更に具備する。また、前記保持層が半導
体基板の表面に形成された絶縁体層からなる。
層が拡散により形成され、前記活性層内への拡散深さが
１〜２μｍ、不純物のドーズ量が２〜３×１０12ｃｍ-2
である。また、前記ソース層に接続され且つ前記保持層
に到達するように前記活性層内に形成された低抵抗の第
２導電型の層を更に具備する。また、前記保持層が半導
体基板の表面に形成された絶縁体層からなる。
【０００８】
【作用】本発明によれば、ＳＯＩ基板の採用と、オフセ
ット層の最適化により、絶縁分離、耐圧およびオン抵抗
を同時に改善できる。例えば、本高耐圧ＭＯＳＦＥＴを
ハイサイド・スイッチングに用いても、オン抵抗を上げ
ること無く、高いドレイン耐圧を達成できる。また、ベ
ース層はイオン注入することにより独立的に形成される
ため、素子に高耐圧を持たせるためにオフセット層の不
純物濃度を低くする一方、所望のしきい値電圧に合わせ
てチャネル領域に不純物をイオン注入することができ
る。ベース層は、ＣＭＯＳＦＥＴを形成する際に必要と
なるイオン注入工程により形成することができるため、
本高耐圧ＭＯＳＦＥＴを、同じＩＣ中の論理回路等と同
時に作成することが可能となる。
ット層の最適化により、絶縁分離、耐圧およびオン抵抗
を同時に改善できる。例えば、本高耐圧ＭＯＳＦＥＴを
ハイサイド・スイッチングに用いても、オン抵抗を上げ
ること無く、高いドレイン耐圧を達成できる。また、ベ
ース層はイオン注入することにより独立的に形成される
ため、素子に高耐圧を持たせるためにオフセット層の不
純物濃度を低くする一方、所望のしきい値電圧に合わせ
てチャネル領域に不純物をイオン注入することができ
る。ベース層は、ＣＭＯＳＦＥＴを形成する際に必要と
なるイオン注入工程により形成することができるため、
本高耐圧ＭＯＳＦＥＴを、同じＩＣ中の論理回路等と同
時に作成することが可能となる。
【０００９】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の実施例に係る高耐圧ＭＯＳＦＥＴ
を示す断面図である。図中、２１は半導体基板を示して
おり、この半導体基板２１上には、保持層となる絶縁層
２２を介して、高抵抗のｐ型活性層２３が設けられてい
る。絶縁層２２及び活性層２３を有する基板２１は、例
えば、２枚のシリコン基板を貼り合わせて一方を研磨す
ることにより形成する。ｐ型活性層２３の表面には、第
１及び第２のｎ型オフセット層２７ａ、２７ｂが選択的
に形成されている。ｎ型オフセット層は、例えば、ドー
ズ量２〜３×１０12ｃｍ-2の条件でドナーとなるイオン
を注入した後、熱処理によって浅い拡散を行なって形成
する。
る。図１は、本発明の実施例に係る高耐圧ＭＯＳＦＥＴ
を示す断面図である。図中、２１は半導体基板を示して
おり、この半導体基板２１上には、保持層となる絶縁層
２２を介して、高抵抗のｐ型活性層２３が設けられてい
る。絶縁層２２及び活性層２３を有する基板２１は、例
えば、２枚のシリコン基板を貼り合わせて一方を研磨す
ることにより形成する。ｐ型活性層２３の表面には、第
１及び第２のｎ型オフセット層２７ａ、２７ｂが選択的
に形成されている。ｎ型オフセット層は、例えば、ドー
ズ量２〜３×１０12ｃｍ-2の条件でドナーとなるイオン
を注入した後、熱処理によって浅い拡散を行なって形成
する。
【００１０】ｎ型オフセット層２７ａ、２７ｂの表面に
は、ｎ+ 型ソース層２５及びｎ+ 型ドレイン層２６がそ
れぞれ選択的に形成されている。また、ｎ型オフセット
層２７ａに隣接してｐ型活性層２３には、パンチスール
ー防止用の低抵抗のｐ+ 型層２４が選択的に形成されて
いる。ｐ+ 型層２４およびｎ+ 型ソース層２５上にはソ
ース電極２８が設けられている。ｎ+ 型ドレイン層２６
上にはドレイン電極２９が設けられている。
は、ｎ+ 型ソース層２５及びｎ+ 型ドレイン層２６がそ
れぞれ選択的に形成されている。また、ｎ型オフセット
層２７ａに隣接してｐ型活性層２３には、パンチスール
ー防止用の低抵抗のｐ+ 型層２４が選択的に形成されて
いる。ｐ+ 型層２４およびｎ+ 型ソース層２５上にはソ
ース電極２８が設けられている。ｎ+ 型ドレイン層２６
上にはドレイン電極２９が設けられている。
【００１１】両ｎ型オフセット層２７ａ、２７ｂ間に亘
って、厚さ１５ｎｍ程度のゲート酸化膜３１を介してゲ
ート電極３０が設けられている。このゲート電極３０
は、ＬＯＣＯＳ（localized 0xidation of silicon）に
より形成された酸化膜３２上まで延びるフィールドプレ
ートを有する。このフィールドプレートはゲート部のド
レイン端における電界を弱める働きを行なっている。
って、厚さ１５ｎｍ程度のゲート酸化膜３１を介してゲ
ート電極３０が設けられている。このゲート電極３０
は、ＬＯＣＯＳ（localized 0xidation of silicon）に
より形成された酸化膜３２上まで延びるフィールドプレ
ートを有する。このフィールドプレートはゲート部のド
レイン端における電界を弱める働きを行なっている。
【００１２】ｎ型オフセット層２７ａ、２７ｂの間のｐ
型活性層２３の表面には、しきい値電圧Ｖthを制御する
ためのｐ+ 型ベース層３３が形成される。ｐ+ 型ベース
層３３はｐ型活性層２３よりも不純物濃度が高く、ま
た、オフセット層２７ａ、２７ｂよりも不純物濃度が高
い。
型活性層２３の表面には、しきい値電圧Ｖthを制御する
ためのｐ+ 型ベース層３３が形成される。ｐ+ 型ベース
層３３はｐ型活性層２３よりも不純物濃度が高く、ま
た、オフセット層２７ａ、２７ｂよりも不純物濃度が高
い。
【００１３】ｐ+ 型ベース層３３は、マスクを用いて、
酸化膜３２の開口部に中央にボロンをイオン注入するこ
とにより形成される。この際、ｐ+ 型ベース層３３は、
オフセット層２７ａ、２７ｂに接しないように位置が設
定される。ｐ+ 型ベース層３３は、ＣＭＯＳＦＥＴを形
成する際に必要となるイオン注入工程により形成するこ
とができるため、次に比較例として述べるような二重拡
散によりチャネル領域を形成する場合に比べてプロセス
が簡易なものとなる。
酸化膜３２の開口部に中央にボロンをイオン注入するこ
とにより形成される。この際、ｐ+ 型ベース層３３は、
オフセット層２７ａ、２７ｂに接しないように位置が設
定される。ｐ+ 型ベース層３３は、ＣＭＯＳＦＥＴを形
成する際に必要となるイオン注入工程により形成するこ
とができるため、次に比較例として述べるような二重拡
散によりチャネル領域を形成する場合に比べてプロセス
が簡易なものとなる。
【００１４】以下に、図１図示のＭＯＳＦＥＴの製造工
程の概要を順に述べる。まず、高抵抗ｐ型或いはｎ型活
性層２３を有するＳＯＩ基板に、パンチスルーを防止用
のｐ型層２４を形成する。次に、ゲートとなる部分にシ
リコン窒化膜を形成する。そして、オフセット層２７
ａ、２７ｂを形成するため、この窒化膜をマスクとし
て、燐をドーズ量が２〜３×１０12ｃｍ-2の条件で層２
３内に選択的にイオン注入する。次に、酸化膜３２の厚
さが約８００ｎｍとなるまでＬＯＣＯＳ処理を行う。こ
のときオフセット層２７ａ、２７ｂは１〜１．５μｍ程
度の深さまで拡散される。
程の概要を順に述べる。まず、高抵抗ｐ型或いはｎ型活
性層２３を有するＳＯＩ基板に、パンチスルーを防止用
のｐ型層２４を形成する。次に、ゲートとなる部分にシ
リコン窒化膜を形成する。そして、オフセット層２７
ａ、２７ｂを形成するため、この窒化膜をマスクとし
て、燐をドーズ量が２〜３×１０12ｃｍ-2の条件で層２
３内に選択的にイオン注入する。次に、酸化膜３２の厚
さが約８００ｎｍとなるまでＬＯＣＯＳ処理を行う。こ
のときオフセット層２７ａ、２７ｂは１〜１．５μｍ程
度の深さまで拡散される。
【００１５】次に、マスクを用いて酸化膜３２の開口部
中央を残してレジストを塗り、しきい値Ｖthを制御する
ためのボロンをドーズ量が１×１０13〜１×１０14ｃｍ
-2の条件でイオン注入する。次に、ゲート酸化膜が約１
５ｎｍの厚さになるまで酸化し、そして、ゲート電極３
０を堆積する。次に、ゲートのソース側端部をエッジと
してｎ+ ソース層２５を、またＬＯＣＯＳ酸化膜３２の
開口部を用いてｎ+ ドレイン層２６を自己整合的に拡散
形成する。次に、ソース及びドレイン電極２８、２９を
形成する。
中央を残してレジストを塗り、しきい値Ｖthを制御する
ためのボロンをドーズ量が１×１０13〜１×１０14ｃｍ
-2の条件でイオン注入する。次に、ゲート酸化膜が約１
５ｎｍの厚さになるまで酸化し、そして、ゲート電極３
０を堆積する。次に、ゲートのソース側端部をエッジと
してｎ+ ソース層２５を、またＬＯＣＯＳ酸化膜３２の
開口部を用いてｎ+ ドレイン層２６を自己整合的に拡散
形成する。次に、ソース及びドレイン電極２８、２９を
形成する。
【００１６】図２は、このように作成した素子の表面に
おける不純物濃度の分布を示す。本実施例では、耐圧が
６０Ｖ、オン抵抗が１００ｍΩ−ｍｍ2 、Ｖthが０．８
Ｖの特性が得られた。
おける不純物濃度の分布を示す。本実施例では、耐圧が
６０Ｖ、オン抵抗が１００ｍΩ−ｍｍ2 、Ｖthが０．８
Ｖの特性が得られた。
【００１７】図３は、図１図示実施例と比較するための
高耐圧ＭＯＳＦＥＴを示す断面図である。図４は、図３
図示の素子の表面における不純物濃度の分布を示す。図
３中、図１図示実施例の部分と対応する部分には同一符
号を付して説明を省略する。
高耐圧ＭＯＳＦＥＴを示す断面図である。図４は、図３
図示の素子の表面における不純物濃度の分布を示す。図
３中、図１図示実施例の部分と対応する部分には同一符
号を付して説明を省略する。
【００１８】この素子では、素子のしきい値電圧Ｖthの
制御を、図１図示実施例のｐ+ 型ベース層３３に代え、
ｐ型ベース層３６により行っている。この素子は所謂Ｄ
ＭＯＳ構造をなし、ｐ型ベース層３６及びｎ型ソース層
２５は、ゲート電極をマスクとして、二重拡散により自
己整合的に形成される。
制御を、図１図示実施例のｐ+ 型ベース層３３に代え、
ｐ型ベース層３６により行っている。この素子は所謂Ｄ
ＭＯＳ構造をなし、ｐ型ベース層３６及びｎ型ソース層
２５は、ゲート電極をマスクとして、二重拡散により自
己整合的に形成される。
【００１９】この比較例の素子では、同じＩＣ中の低耐
圧制御回路及び論理回路とは異なったプロセスで作成す
る必要があるため、素子の製造コストがかかる。また、
素子に高耐圧を持たせるためには、ｎ型オフセット層の
不純物濃度を低くしなければならない。しかし、オフセ
ット層の濃度がチャネル領域の濃度よりも低く設定され
ると、チャネル領域にイオン注入した不純物が後の熱拡
散の際に、ゲート以外の領域まで拡散し、ＭＯＳ動作を
阻害する原因となる。従って、不純物濃度が低いオフセ
ット層と不純物濃度が高いチャネル領域との組み合わせ
を得ることができない。
圧制御回路及び論理回路とは異なったプロセスで作成す
る必要があるため、素子の製造コストがかかる。また、
素子に高耐圧を持たせるためには、ｎ型オフセット層の
不純物濃度を低くしなければならない。しかし、オフセ
ット層の濃度がチャネル領域の濃度よりも低く設定され
ると、チャネル領域にイオン注入した不純物が後の熱拡
散の際に、ゲート以外の領域まで拡散し、ＭＯＳ動作を
阻害する原因となる。従って、不純物濃度が低いオフセ
ット層と不純物濃度が高いチャネル領域との組み合わせ
を得ることができない。
【００２０】これに対して、図１図示実施例では、チャ
ネル領域すなわちｐ+ 型ベース層３３はボロンがイオン
注入することにより独立的に形成される。従って、素子
に高耐圧を持たせるためにオフセット層の不純物濃度を
低くする一方、所望のしきい値電圧Ｖthに合わせてチャ
ネル領域に不純物をイオン注入することができる。
ネル領域すなわちｐ+ 型ベース層３３はボロンがイオン
注入することにより独立的に形成される。従って、素子
に高耐圧を持たせるためにオフセット層の不純物濃度を
低くする一方、所望のしきい値電圧Ｖthに合わせてチャ
ネル領域に不純物をイオン注入することができる。
【００２１】また、ｐ+ 型ベース層３３は、ＣＭＯＳＦ
ＥＴを形成する際に必要となるイオン注入工程により形
成することができるため、本高耐圧素子を、同じＩＣ中
の低耐圧制御回路及び論理回路と同時に作成することが
可能となる。
ＥＴを形成する際に必要となるイオン注入工程により形
成することができるため、本高耐圧素子を、同じＩＣ中
の低耐圧制御回路及び論理回路と同時に作成することが
可能となる。
【００２２】図１図示のＭＯＳＦＥＴにおける、オフセ
ット層２７ａ、２７ｂの拡散深さ及びドーズ量、更にｐ
型活性層２３の不純物濃度については、図５乃至図７図
示のデータを基に選択される。図５乃至図７においてａ
はオフセット層の拡散深さ、Ｌはオフセット層の横方向
長さを示す。
ット層２７ａ、２７ｂの拡散深さ及びドーズ量、更にｐ
型活性層２３の不純物濃度については、図５乃至図７図
示のデータを基に選択される。図５乃至図７においてａ
はオフセット層の拡散深さ、Ｌはオフセット層の横方向
長さを示す。
【００２３】図５は、拡散深さをパラメータとしたとき
のオフセット層へのドーズ量と耐圧との関係を示す特性
図である。この図５からドーズ量が３×１０12ｃｍ-2以
上になると耐圧は拡散深さによらずに急激に低下する。
また、拡散深さが１μｍ以下だと耐圧のピークも低く、
最適なドーズ量の領域も狭い。したがって、必要な耐圧
を得るためには少なくとも１μｍ、より好ましくは１．
５μｍ以上の拡散深さが望ましい。そして、ドーズ量が
２〜３×１０12ｃｍ-2の範囲にあれば、十分な耐圧を得
ることが可能である。
のオフセット層へのドーズ量と耐圧との関係を示す特性
図である。この図５からドーズ量が３×１０12ｃｍ-2以
上になると耐圧は拡散深さによらずに急激に低下する。
また、拡散深さが１μｍ以下だと耐圧のピークも低く、
最適なドーズ量の領域も狭い。したがって、必要な耐圧
を得るためには少なくとも１μｍ、より好ましくは１．
５μｍ以上の拡散深さが望ましい。そして、ドーズ量が
２〜３×１０12ｃｍ-2の範囲にあれば、十分な耐圧を得
ることが可能である。
【００２４】図６はドーズ量を２．７×１０12ｃｍ-2と
したときのオフセット層の拡散深さとオン抵抗との関係
を示す特性図である。この図６より拡散深さ１．５〜２
μｍまでは深くなるにつれてオン抵抗が減少するがそれ
以上になるとオン抵抗は増加することが分かる。
したときのオフセット層の拡散深さとオン抵抗との関係
を示す特性図である。この図６より拡散深さ１．５〜２
μｍまでは深くなるにつれてオン抵抗が減少するがそれ
以上になるとオン抵抗は増加することが分かる。
【００２５】以上の結果をまとめると、ｎ型オフセット
層２７ａ、２７ｂは、拡散深さが１〜２μｍ、ドーズ量
が２〜３×１０12ｃｍ-2であれば、オン抵抗および耐圧
の改善について両立できる。
層２７ａ、２７ｂは、拡散深さが１〜２μｍ、ドーズ量
が２〜３×１０12ｃｍ-2であれば、オン抵抗および耐圧
の改善について両立できる。
【００２６】図７は、ｐ型基板（ｐ型活性層２３）の濃
度をパラメータとしたきのオフセット層へのドーズ量と
耐圧との関係を示す特性図である。ドーズ量を増やして
いくと、大体２×１０12ｃｍ-2を越えると急速に耐圧は
低下する。ｐ型基板の濃度を上げていくと、耐圧が低下
するドーズ量を増やすことができ、オン抵抗の低減が図
れる。しかし、ｐ型基板の濃度が１×１０16ｃｍ-3越え
ると耐圧が低下するので、ｐ型基板の濃度は１×１０16
ｃｍ-3付近が良い。
度をパラメータとしたきのオフセット層へのドーズ量と
耐圧との関係を示す特性図である。ドーズ量を増やして
いくと、大体２×１０12ｃｍ-2を越えると急速に耐圧は
低下する。ｐ型基板の濃度を上げていくと、耐圧が低下
するドーズ量を増やすことができ、オン抵抗の低減が図
れる。しかし、ｐ型基板の濃度が１×１０16ｃｍ-3越え
ると耐圧が低下するので、ｐ型基板の濃度は１×１０16
ｃｍ-3付近が良い。
【００２７】このような条件設定によれば、ＳＯＩ基板
の採用と、ｎ型オフセット層２７ａ、２７ｂの最適化に
より、ハイサイド・スイッチングに用いても、オン抵抗
を上げること無く、高いドレイン耐圧を達成できる高耐
圧ＭＯＳＦＥＴが得られる。
の採用と、ｎ型オフセット層２７ａ、２７ｂの最適化に
より、ハイサイド・スイッチングに用いても、オン抵抗
を上げること無く、高いドレイン耐圧を達成できる高耐
圧ＭＯＳＦＥＴが得られる。
【００２８】
【発明の効果】以上詳述したように本発明によれば、高
耐圧で且つ所望のしきい値電圧を有し、しかも、論理回
路等と同じプロセスで作成することが可能な高耐圧ＭＯ
ＳＦＥＴ提供することが可能となる。また、ＳＯＩ基板
の採用と、オフセット層の最適化により、絶縁分離、耐
圧およびオン抵抗を同時に改善できる。
耐圧で且つ所望のしきい値電圧を有し、しかも、論理回
路等と同じプロセスで作成することが可能な高耐圧ＭＯ
ＳＦＥＴ提供することが可能となる。また、ＳＯＩ基板
の採用と、オフセット層の最適化により、絶縁分離、耐
圧およびオン抵抗を同時に改善できる。
【図１】本発明の実施例に係る高耐圧ＭＯＳＦＥＴを示
す断面図。
す断面図。
【図２】図１図示ＭＯＳＦＥＴの表面における不純物濃
度の分布を示す図。
度の分布を示す図。
【図３】比較例としての高耐圧ＭＯＳＦＥＴを示す断面
図。
図。
【図４】図３図示ＭＯＳＦＥＴの表面における不純物濃
度の分布を示す図。
度の分布を示す図。
【図５】オフセット層へのドーズ量と耐圧との関係を示
す特性図。
す特性図。
【図６】オフセット層の拡散深さとオン抵抗との関係を
示す特性図。
示す特性図。
【図７】ｐ型基板（活性層）の濃度をパラメータとした
きのオフセット層へのドーズ量と耐圧との関係を示す特
性図。
きのオフセット層へのドーズ量と耐圧との関係を示す特
性図。
２１…半導体基板 ２２…絶縁層（保持層） ２３…ｐ- 型活性層 ２４…ｐ+ 型層 ２５…ｎ+ 型ソース層 ２６…ｎ+ 型ドレイン層 ２７ａ、２７ｂ…ｎ型オフセット層 ２８…ソース電極 ２９…ドレイン電極 ３０…ゲート電極 ３１…ゲート酸化膜 ３３…ｐ+ 型ベース層
Claims (4)
- 【請求項１】絶縁体からなる保持層と、 前記保持層上に形成された第２導電型の半導体からなる
活性層と、 前記活性層の表面に形成された低抵抗で且つ第１導電型
のソース層及びドレイン層と、 前記ソース層及びドレイン層にそれぞれ接続されたソー
ス電極及びドレイン電極と、 前記ソース層及びドレイン層と接続され且つ前記保持層
に達しないように前記活性層の表面に形成された第１導
電型の第１及び第２オフセット層と、 前記第１及び第２オフセット層間で前記活性層の表面に
形成されたチャネル領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記ゲート絶縁膜下に位置し、前記第１及び第２オフセ
ット層と接触しないように前記活性層の表面に形成さ
れ、不純物濃度が前記第１及び第２オフセット層の不純
物濃度よりも高い第２導電型のベース層と、を具備する
高耐圧電界効果トランジスタ。 - 【請求項２】前記第１及び第２オフセット層が拡散によ
り形成され、前記活性層内への拡散深さが１〜２μｍ、
不純物のドーズ量が２〜３×１０12ｃｍ-2である請求項
１記載のトランジスタ。 - 【請求項３】前記ソース層に接続され且つ前記保持層に
到達するように前記活性層内に形成された低抵抗の第２
導電型の層を更に具備する請求項１記載のトランジス
タ。 - 【請求項４】前記保持層が半導体基板の表面に形成され
た絶縁体層からなる請求項１記載のトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03691194A JP3332114B2 (ja) | 1994-03-08 | 1994-03-08 | 高耐圧電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03691194A JP3332114B2 (ja) | 1994-03-08 | 1994-03-08 | 高耐圧電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07245410A true JPH07245410A (ja) | 1995-09-19 |
| JP3332114B2 JP3332114B2 (ja) | 2002-10-07 |
Family
ID=12482963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03691194A Expired - Fee Related JP3332114B2 (ja) | 1994-03-08 | 1994-03-08 | 高耐圧電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3332114B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294818B1 (en) | 1996-01-22 | 2001-09-25 | Fuji Electric Co., Ltd. | Parallel-stripe type semiconductor device |
| US6566709B2 (en) | 1996-01-22 | 2003-05-20 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2011049456A (ja) * | 2009-08-28 | 2011-03-10 | Tokai Rika Co Ltd | 高耐圧半導体装置及びその製造方法 |
-
1994
- 1994-03-08 JP JP03691194A patent/JP3332114B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294818B1 (en) | 1996-01-22 | 2001-09-25 | Fuji Electric Co., Ltd. | Parallel-stripe type semiconductor device |
| US6566709B2 (en) | 1996-01-22 | 2003-05-20 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6627948B1 (en) | 1996-01-22 | 2003-09-30 | Fuji Electric Co., Ltd. | Vertical layer type semiconductor device |
| US6700157B2 (en) | 1996-01-22 | 2004-03-02 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6720615B2 (en) | 1996-01-22 | 2004-04-13 | Fuji Electric Co., Ltd. | Vertical-type MIS semiconductor device |
| US6724040B2 (en) | 1996-01-22 | 2004-04-20 | Fuji Electric Co., Ltd. | Semiconductor device |
| US6734496B2 (en) | 1996-01-22 | 2004-05-11 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP2005260055A (ja) * | 2004-03-12 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US7196393B2 (en) | 2004-03-12 | 2007-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a high voltage transistor |
| JP4711636B2 (ja) * | 2004-03-12 | 2011-06-29 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2011049456A (ja) * | 2009-08-28 | 2011-03-10 | Tokai Rika Co Ltd | 高耐圧半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3332114B2 (ja) | 2002-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5171699A (en) | Vertical DMOS transistor structure built in an N-well CMOS-based BiCMOS process and method of fabrication | |
| KR100223098B1 (ko) | Bicmos 디바이스 및 그 제조방법 | |
| US5688722A (en) | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough | |
| JP4145364B2 (ja) | Ｄｍｏｓ構造及びその製造方法 | |
| US5506158A (en) | BiCMOS process with surface channel PMOS transistor | |
| JPH0846200A (ja) | 集積化構造のｍｏｓ技術高速電力装置及びその製造方法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| US5589702A (en) | High value gate leakage resistor | |
| EP0187260A2 (en) | Process for fabricating a semiconductor integrated circuit device having MISFETs | |
| JP3485491B2 (ja) | 絶縁ゲート型半導体装置及びその製造方法 | |
| JP2001308321A (ja) | 半導体装置とその製造方法 | |
| US4517731A (en) | Double polysilicon process for fabricating CMOS integrated circuits | |
| US5238857A (en) | Method of fabricating a metal-oxide-semiconductor device having a semiconductor on insulator (SOI) structure | |
| JP3217554B2 (ja) | 高耐圧半導体装置 | |
| US6218712B1 (en) | Semiconductor device and method of manufacturing same | |
| US6025238A (en) | Semiconductor device having an nitrogen-rich punchthrough region and fabrication thereof | |
| JP3332114B2 (ja) | 高耐圧電界効果トランジスタ | |
| US7335549B2 (en) | Semiconductor device and method for fabricating the same | |
| US6100148A (en) | Semiconductor device having a liner defining the depth of an active region, and fabrication thereof | |
| US5977602A (en) | Semiconductor device having an oxygen-rich punchthrough region extending through the length of the active region | |
| US6110767A (en) | Reversed MOS | |
| EP0206481A2 (en) | Semiconductor device having a multi-layered wiring | |
| JP3132455B2 (ja) | 半導体装置の製造方法 | |
| JP3714757B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH0964193A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080726 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090726 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20090726 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100726 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |