JPH0846200A - 集積化構造のｍｏｓ技術高速電力装置及びその製造方法 - Google Patents
集積化構造のｍｏｓ技術高速電力装置及びその製造方法Info
- Publication number
- JPH0846200A JPH0846200A JP7178714A JP17871495A JPH0846200A JP H0846200 A JPH0846200 A JP H0846200A JP 7178714 A JP7178714 A JP 7178714A JP 17871495 A JP17871495 A JP 17871495A JP H0846200 A JPH0846200 A JP H0846200A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductivity type
- power device
- speed power
- technology high
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 40
- 229920005591 polysilicon Polymers 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims abstract description 19
- 229910021332 silicide Inorganic materials 0.000 claims description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 30
- 210000000746 body region Anatomy 0.000 claims description 29
- 239000002019 doping agent Substances 0.000 claims description 29
- 239000010941 cobalt Substances 0.000 claims description 16
- 229910017052 cobalt Inorganic materials 0.000 claims description 16
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 10
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 9
- 239000000470 constituent Substances 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 33
- 239000002184 metal Substances 0.000 abstract description 33
- 238000009413 insulation Methods 0.000 abstract 3
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000005468 ion implantation Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 5
- 238000010884 ion-beam technique Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 241000317173 Perla Species 0.000 description 1
- 241001455617 Sula Species 0.000 description 1
- 241000492507 Sulla Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- GPTONYMQFTZPKC-UHFFFAOYSA-N sulfamethoxydiazine Chemical compound N1=CC(OC)=CN=C1NS(=O)(=O)C1=CC=C(N)C=C1 GPTONYMQFTZPKC-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Thyristors (AREA)
Abstract
(57)【要約】
【目的】 ゲート金属指状部の本数を増大させる必要な
くゲート直列抵抗を減少せしめうる集積化構造のＭＯＳ
技術電力装置を提供する。 【構成】 少量にドーピングされた第１導電型半導体層
１内に形成された複数の基本構成要素の機能ユニットを
具え、これら機能ユニットは、ポリシリコン層５を有す
る導電性の絶縁ゲート層８によって被覆された第２導電
型のチャネル領域６を有している集積化構造のＭＯＳ技
術高速電力装置において、前記の導電性の絶縁ゲート層
８が、前記のポリシリコン層５の抵抗率よりも著しく低
い抵抗率を有しこのポリシリコン層５上に重畳された高
導電性層９をも具えており、これにより、ポリシリコン
層５により導入される抵抗が前記の高導電性層９により
導入される抵抗で分路され、導電性の絶縁ゲート層８の
全抵抗率が低くされている。
くゲート直列抵抗を減少せしめうる集積化構造のＭＯＳ
技術電力装置を提供する。 【構成】 少量にドーピングされた第１導電型半導体層
１内に形成された複数の基本構成要素の機能ユニットを
具え、これら機能ユニットは、ポリシリコン層５を有す
る導電性の絶縁ゲート層８によって被覆された第２導電
型のチャネル領域６を有している集積化構造のＭＯＳ技
術高速電力装置において、前記の導電性の絶縁ゲート層
８が、前記のポリシリコン層５の抵抗率よりも著しく低
い抵抗率を有しこのポリシリコン層５上に重畳された高
導電性層９をも具えており、これにより、ポリシリコン
層５により導入される抵抗が前記の高導電性層９により
導入される抵抗で分路され、導電性の絶縁ゲート層８の
全抵抗率が低くされている。
Description
【０００１】
【発明の属する技術分野】本発明は、集積化構造のＭＯ
Ｓ技術高速電力装置、例えば電力ＭＯＳＦＥＴ又は集積
化ゲートバイポーラトランジスタ（ＩＧＢＴ）及びその
製造方法に関するものである。
Ｓ技術高速電力装置、例えば電力ＭＯＳＦＥＴ又は集積
化ゲートバイポーラトランジスタ（ＩＧＢＴ）及びその
製造方法に関するものである。
【０００２】例えば、２ＭＨｚまでの周波数が一般的で
ある零交差スイッチ（ＺＣＳ）電源の分野においては、
ＭＯＳ技術高速（すなわち少スイッチング時間）電力装
置が必要とされていることが知られている。
ある零交差スイッチ（ＺＣＳ）電源の分野においては、
ＭＯＳ技術高速（すなわち少スイッチング時間）電力装
置が必要とされていることが知られている。
【０００３】
【従来の技術】ＭＯＳ技術の電力装置チップは極めて多
数の基本構成要素のバーチカルＭＯＳＦＥＴユニットの
マトリックスを有しており、これらユニットは電力装置
の全電流に個別に寄与する。基本構成要素のユニットは
代表的に、Ｎ導電型でわずかにドーピングされた半導体
層中に形成されたＰ導電型の本体領域を有する多角形平
面のセルである。本体領域は、Ｎ導電型の層の表面上で
網目を形成する絶縁ゲート層、すなわち薄肉酸化物層及
びポリシリコン層によって被覆されているチャネル領域
を有している。この本体領域内にＮ導電型の環状ソース
領域が形成されている。チップの表面には絶縁材料層が
被覆されている。
数の基本構成要素のバーチカルＭＯＳＦＥＴユニットの
マトリックスを有しており、これらユニットは電力装置
の全電流に個別に寄与する。基本構成要素のユニットは
代表的に、Ｎ導電型でわずかにドーピングされた半導体
層中に形成されたＰ導電型の本体領域を有する多角形平
面のセルである。本体領域は、Ｎ導電型の層の表面上で
網目を形成する絶縁ゲート層、すなわち薄肉酸化物層及
びポリシリコン層によって被覆されているチャネル領域
を有している。この本体領域内にＮ導電型の環状ソース
領域が形成されている。チップの表面には絶縁材料層が
被覆されている。
【０００４】ゲート金属パッドに接続された幅狭のゲー
ト金属（アルミニウム）指状部はチップの表面上を延在
して絶縁材料層中の接点窓を経て下側のポリシリコンゲ
ート層に接触しており、これら指状部は、同じく絶縁材
料層中の窓を経てすべての基本構成要素のセルのソース
領域及び本体領域に接触している幅広のソース金属指状
部と指合している。ゲート金属指状部は互いに約１ｍｍ
だけ離間している。この離間距離は約６０個の基本構成
素子のセルに対応する。
ト金属（アルミニウム）指状部はチップの表面上を延在
して絶縁材料層中の接点窓を経て下側のポリシリコンゲ
ート層に接触しており、これら指状部は、同じく絶縁材
料層中の窓を経てすべての基本構成要素のセルのソース
領域及び本体領域に接触している幅広のソース金属指状
部と指合している。ゲート金属指状部は互いに約１ｍｍ
だけ離間している。この離間距離は約６０個の基本構成
素子のセルに対応する。
【０００５】ポリシリコンの抵抗率（５０Ω／□）はア
ルミニウムの抵抗率（１０-3Ω／□）に比べて高い為、
ゲート金属パッドとセルとの間にゲート抵抗が導入され
る。このような抵抗は基本構成要素のセルの入力キャパ
シタンスと相俟ってＲＣ回路を構成し、これは電力装置
の速度に影響を及ぼす主たるパラメータの１つである。
ルミニウムの抵抗率（１０-3Ω／□）に比べて高い為、
ゲート金属パッドとセルとの間にゲート抵抗が導入され
る。このような抵抗は基本構成要素のセルの入力キャパ
シタンスと相俟ってＲＣ回路を構成し、これは電力装置
の速度に影響を及ぼす主たるパラメータの１つである。
【０００６】この問題に対する簡単な解決策はゲート金
属指状部の本数を増やすこと、従ってこれら指状部間の
間隔を減少させることにある。必要に応じ１つの基本構
成要素のセル当り１つのゲート金属指状部を設けること
ができる。このようにすれば、基本構成要素のセルのゲ
ート抵抗は明らかに減少するも、多量のチップ面積が必
要となる。実際にはソース金属指状部が基本構成要素の
セル上に延在し、ゲート金属指状部の下側に基本構成要
素のセルを集積化できない。更に、ソース金属指状部の
幅は減少せしめる必要があり、それらの個数を対応して
増大させる必要があり、その結果ソース電流分布の均一
性が減少する。
属指状部の本数を増やすこと、従ってこれら指状部間の
間隔を減少させることにある。必要に応じ１つの基本構
成要素のセル当り１つのゲート金属指状部を設けること
ができる。このようにすれば、基本構成要素のセルのゲ
ート抵抗は明らかに減少するも、多量のチップ面積が必
要となる。実際にはソース金属指状部が基本構成要素の
セル上に延在し、ゲート金属指状部の下側に基本構成要
素のセルを集積化できない。更に、ソース金属指状部の
幅は減少せしめる必要があり、それらの個数を対応して
増大させる必要があり、その結果ソース電流分布の均一
性が減少する。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ゲー
ト金属指状部の本数を増大させる必要なくゲート直列抵
抗を減少せしめうる集積化構造のＭＯＳ技術電力装置を
提供せんとするにある。
ト金属指状部の本数を増大させる必要なくゲート直列抵
抗を減少せしめうる集積化構造のＭＯＳ技術電力装置を
提供せんとするにある。
【０００８】
【課題を解決するための手段】本発明は、少量にドーピ
ングされた第１導電型半導体層内に形成された複数の基
本構成要素の機能ユニットを具え、これら機能ユニット
は、ポリシリコン層を有する導電性の絶縁ゲート層によ
って被覆された第２導電型のチャネル領域を有している
集積化構造のＭＯＳ技術高速電力装置において、前記の
導電性の絶縁ゲート層が、前記のポリシリコン層の抵抗
率よりも著しく低い抵抗率を有しこのポリシリコン層上
に重畳された高導電性層をも具えており、これにより、
ポリシリコン層により導入される抵抗が前記の高導電性
層により導入される抵抗で分路され、導電性の絶縁ゲー
ト層の全抵抗率が低くされていることを特徴とする。
ングされた第１導電型半導体層内に形成された複数の基
本構成要素の機能ユニットを具え、これら機能ユニット
は、ポリシリコン層を有する導電性の絶縁ゲート層によ
って被覆された第２導電型のチャネル領域を有している
集積化構造のＭＯＳ技術高速電力装置において、前記の
導電性の絶縁ゲート層が、前記のポリシリコン層の抵抗
率よりも著しく低い抵抗率を有しこのポリシリコン層上
に重畳された高導電性層をも具えており、これにより、
ポリシリコン層により導入される抵抗が前記の高導電性
層により導入される抵抗で分路され、導電性の絶縁ゲー
ト層の全抵抗率が低くされていることを特徴とする。
【０００９】本発明の好適な解決策によれば、前記の高
導電性層を珪化物層、好ましくは珪化コバルトとする。
導電性層を珪化物層、好ましくは珪化コバルトとする。
【００１０】珪化物の抵抗率はポリシリコン抵抗率より
も約１桁低い為、ゲート金属指状部の本数を増大させな
くても基本構成要素のユニットのゲート抵抗値を減少さ
せることができる。
も約１桁低い為、ゲート金属指状部の本数を増大させな
くても基本構成要素のユニットのゲート抵抗値を減少さ
せることができる。
【００１１】
【発明の実施の形態】本発明の特徴を２つの特定の実施
例の説明により明らかとするも、本発明はこれらの実施
例に限定されるものではない。
例の説明により明らかとするも、本発明はこれらの実施
例に限定されるものではない。
【００１２】図１はＭＯＳ技術による電力装置チップ、
例えば電力ＭＯＳＦＥＴを簡単に示す平面図であり、互
いに指合させたそれぞれの金属指状部１００及び１０１
を有する２つの金属電極Ｓ及びＧがこのチップの表面上
に設けられ、電力装置のゲート電極を構成する電極Ｇの
指状部１０１は、電力装置のソース電極を構成する電極
Ｓの指状部１００よりも著しく幅狭となっている。
例えば電力ＭＯＳＦＥＴを簡単に示す平面図であり、互
いに指合させたそれぞれの金属指状部１００及び１０１
を有する２つの金属電極Ｓ及びＧがこのチップの表面上
に設けられ、電力装置のゲート電極を構成する電極Ｇの
指状部１０１は、電力装置のソース電極を構成する電極
Ｓの指状部１００よりも著しく幅狭となっている。
【００１３】電力ＭＯＳＦＥＴは基本構成要素の機能ユ
ニット（セル）のマトリックスより成っており、各機能
ユニットは電力装置の全電流にそれぞれ部分的に寄与す
る基本構成要素のバーチカルＭＯＳＦＥＴを表わす。
ニット（セル）のマトリックスより成っており、各機能
ユニットは電力装置の全電流にそれぞれ部分的に寄与す
る基本構成要素のバーチカルＭＯＳＦＥＴを表わす。
【００１４】図２は本発明の第１実施例による電力ＭＯ
ＳＦＥＴを示す断面図であり、基本構成要素の機能ユニ
ットはＮ+ 基板２上に重畳されたＮ- 層１内に形成され
たＰ型本体領域３０を有する。この本体領域３０は代表
的に多角形平面、例えば四角形平面を有し、この本体領
域はＰ+ の深い中央本体領域３と横方向のＰ- のチャネ
ル領域６とを具えており、本体領域３０内には環状のＮ
+ ソース領域７が設けられている。薄肉の酸化物層４上
に重畳されたポリシリコン層５を有する絶縁ゲート層８
によりＮ- 層１の表面を被覆しており、この絶縁ゲート
層８が基本構成要素の機能ユニットのＰ- チャネル領域
６上に延在する。又、この絶縁ゲート層８はポリシリコ
ン層５を被覆する珪化物層９、例えば珪化コバルトを有
し、この珪化物層９には誘電体層１０が被覆されてい
る。誘電体層１０には、ソース電極Ｓの金属指状部１０
０を基本構成要素のすべての機能ユニットのＮ+ ソース
領域７及びＰ+ の深い中央本体領域３と接触させるため
に接点窓１１があけられている。誘電体層１０には更
に、ゲート電極Ｇの金属指状部１０１を珪化物層９に接
触させるための他の接点窓１２もあけられている。
ＳＦＥＴを示す断面図であり、基本構成要素の機能ユニ
ットはＮ+ 基板２上に重畳されたＮ- 層１内に形成され
たＰ型本体領域３０を有する。この本体領域３０は代表
的に多角形平面、例えば四角形平面を有し、この本体領
域はＰ+ の深い中央本体領域３と横方向のＰ- のチャネ
ル領域６とを具えており、本体領域３０内には環状のＮ
+ ソース領域７が設けられている。薄肉の酸化物層４上
に重畳されたポリシリコン層５を有する絶縁ゲート層８
によりＮ- 層１の表面を被覆しており、この絶縁ゲート
層８が基本構成要素の機能ユニットのＰ- チャネル領域
６上に延在する。又、この絶縁ゲート層８はポリシリコ
ン層５を被覆する珪化物層９、例えば珪化コバルトを有
し、この珪化物層９には誘電体層１０が被覆されてい
る。誘電体層１０には、ソース電極Ｓの金属指状部１０
０を基本構成要素のすべての機能ユニットのＮ+ ソース
領域７及びＰ+ の深い中央本体領域３と接触させるため
に接点窓１１があけられている。誘電体層１０には更
に、ゲート電極Ｇの金属指状部１０１を珪化物層９に接
触させるための他の接点窓１２もあけられている。
【００１５】基本構成要素の機能ユニットはソース電極
の金属指状部１００の下側に存在するもゲート電極の金
属指状部１０１の下側には存在せず、ゲート電極の金属
指状部１０１の幅は、互いに隣接する基本構成要素の機
能ユニット間のピッチよりも広いことに注意すべきであ
る。このことは、ゲート電極の各金属指状部１０１が本
質的に活性チップ領域にむだを生じせしめることを意味
し、従ってゲート電極の金属指状部の本数を最少にする
必要がある。ゲート電極の金属指状部１０１は一般に約
６０個の基本構成要素の機能素子に対応する約１ｍｍの
間隔を有する。しかし、従来の構造では、このようにす
ることによりポリシリコンの抵抗率（５０Ω／□）の為
に且つ（約１Ω／□の抵抗率を有する）珪化物層９を用
いる為に比較的高いゲート抵抗を導入する。このゲート
抵抗は、１つの基本構成要素の機能ユニット当りゲート
電極の１つの金属指状部が設けられている場合とほぼ同
じである。コバルトの代りに他の元素、例えばチタンや
タングステンを用いることができる。珪化チタンや珪化
タングステンは低抵抗率の特徴に関して珪化コバルトと
同様であるが、高温度での安定性に欠ける。
の金属指状部１００の下側に存在するもゲート電極の金
属指状部１０１の下側には存在せず、ゲート電極の金属
指状部１０１の幅は、互いに隣接する基本構成要素の機
能ユニット間のピッチよりも広いことに注意すべきであ
る。このことは、ゲート電極の各金属指状部１０１が本
質的に活性チップ領域にむだを生じせしめることを意味
し、従ってゲート電極の金属指状部の本数を最少にする
必要がある。ゲート電極の金属指状部１０１は一般に約
６０個の基本構成要素の機能素子に対応する約１ｍｍの
間隔を有する。しかし、従来の構造では、このようにす
ることによりポリシリコンの抵抗率（５０Ω／□）の為
に且つ（約１Ω／□の抵抗率を有する）珪化物層９を用
いる為に比較的高いゲート抵抗を導入する。このゲート
抵抗は、１つの基本構成要素の機能ユニット当りゲート
電極の１つの金属指状部が設けられている場合とほぼ同
じである。コバルトの代りに他の元素、例えばチタンや
タングステンを用いることができる。珪化チタンや珪化
タングステンは低抵抗率の特徴に関して珪化コバルトと
同様であるが、高温度での安定性に欠ける。
【００１６】図２に示す電力ＭＯＳＦＥＴ構造を製造す
る処理では、Ｎ+ 半導体基板２上にＮ- 半導体層１をエ
ピタキシアル成長させる。
る処理では、Ｎ+ 半導体基板２上にＮ- 半導体層１をエ
ピタキシアル成長させる。
【００１７】次に、多量のドーズ量のＰ型ドーパントを
マスクによってＮ- 層１の選択領域中にイオン注入し、
次に、このドーパントを熱処理により拡散させてＰ+ の
深い中央本体領域３を形成する。
マスクによってＮ- 層１の選択領域中にイオン注入し、
次に、このドーパントを熱処理により拡散させてＰ+ の
深い中央本体領域３を形成する。
【００１８】次に、Ｎ- 層１の表面上に薄肉の酸化物層
４を熱成長させ、この薄肉の酸化物層４上にポリシリコ
ン層５を堆積する。次に、ポリシリコン層５及び薄肉の
酸化物層４を選択的に除去して周囲が中央本体領域３を
囲む窓１０２をあける。
４を熱成長させ、この薄肉の酸化物層４上にポリシリコ
ン層５を堆積する。次に、ポリシリコン層５及び薄肉の
酸化物層４を選択的に除去して周囲が中央本体領域３を
囲む窓１０２をあける。
【００１９】次に、ポリシリコン層５をマスクとして用
いて少量のドーズ量のＰ型ドーパントをイオン注入し、
次に熱処理によりこのドーパントを拡散させて薄肉の酸
化物層４の下側まで延在するＰ- チャネル領域６を形成
する。チャネル領域６と深い中央本体領域３とが基本構
成要素の機能ユニットの本体領域３０を構成する。
いて少量のドーズ量のＰ型ドーパントをイオン注入し、
次に熱処理によりこのドーパントを拡散させて薄肉の酸
化物層４の下側まで延在するＰ- チャネル領域６を形成
する。チャネル領域６と深い中央本体領域３とが基本構
成要素の機能ユニットの本体領域３０を構成する。
【００２０】次に、深い中央本体領域３である中央部分
をホトレジストでマスクして多量のドーズ量のＮ型ドー
パントを基本構成要素の機能ユニットの本体領域内に選
択的にイオン注入する。次に、このドーパントを熱処理
により拡散させて環状のソース領域７を形成する。
をホトレジストでマスクして多量のドーズ量のＮ型ドー
パントを基本構成要素の機能ユニットの本体領域内に選
択的にイオン注入する。次に、このドーパントを熱処理
により拡散させて環状のソース領域７を形成する。
【００２１】これまでの処理は全体的に通常のものであ
る。上述した熱処理中、チップの全表面上に酸化物層８
０が成長される（図３）。この酸化物層８０上にホトレ
ジスト層（図示せず）を堆積し、このホトレジスト層を
ポリシリコン層５上で選択的に除去して酸化物層８０の
後のエッチングに対するマスクを形成する。このエッチ
ングにより酸化物層８０をポリシリコン層５から選択的
に除去する（図４）。
る。上述した熱処理中、チップの全表面上に酸化物層８
０が成長される（図３）。この酸化物層８０上にホトレ
ジスト層（図示せず）を堆積し、このホトレジスト層を
ポリシリコン層５上で選択的に除去して酸化物層８０の
後のエッチングに対するマスクを形成する。このエッチ
ングにより酸化物層８０をポリシリコン層５から選択的
に除去する（図４）。
【００２２】次に、チップの全表面上にコバルトの層を
堆積し、次に、これを約５００℃の温度で熱処理する。
コバルトはポリシリコン層５上で反応して珪化コバルト
（ＣｏＳｉ）層９を形成する。次に、酸化物層８０上の
珪化コバルト層を除去する（図５及び６）。
堆積し、次に、これを約５００℃の温度で熱処理する。
コバルトはポリシリコン層５上で反応して珪化コバルト
（ＣｏＳｉ）層９を形成する。次に、酸化物層８０上の
珪化コバルト層を除去する（図５及び６）。
【００２３】次に、チップの全表面上に絶縁材料層１０
を堆積し、基本構成要素の機能ユニット上及び珪化物層
９上でそれぞれこの層に接点窓１１及び１２をあける
（図２）。
を堆積し、基本構成要素の機能ユニット上及び珪化物層
９上でそれぞれこの層に接点窓１１及び１２をあける
（図２）。
【００２４】次に、絶縁材料層１０上に金属層を堆積
し、この金属層を選択的にエッチングしてゲート電極の
金属指状部１０１とソース電極の金属指状部１００とを
形成する。
し、この金属層を選択的にエッチングしてゲート電極の
金属指状部１０１とソース電極の金属指状部１００とを
形成する。
【００２５】上述した処理によっては集積化規模を極め
て高くすることができない。その理由は実際に、ホトリ
ソグラフマスクを数回必要とし、位置決め規則を考慮す
る必要性により、機能ユニットの寸法を小さくするのを
阻止する為である。この理由で、上述した処理は、機能
ユニットの寸法が本質的に大きい（５００Ｖまでの電圧
を伴なう分野に対し設計した）高電圧ＭＯＳ技術電力装
置を製造するのに適したものである。
て高くすることができない。その理由は実際に、ホトリ
ソグラフマスクを数回必要とし、位置決め規則を考慮す
る必要性により、機能ユニットの寸法を小さくするのを
阻止する為である。この理由で、上述した処理は、機能
ユニットの寸法が本質的に大きい（５００Ｖまでの電圧
を伴なう分野に対し設計した）高電圧ＭＯＳ技術電力装
置を製造するのに適したものである。
【００２６】集積化規模を極めて高くしうる本発明の第
２実施例による高速ＭＯＳ技術電力装置を得るのに適し
た製造処理を図７〜１３に示す。Ｎ+ 基板２上にＮ- 半
導体層１をエピタキシアル成長させる。
２実施例による高速ＭＯＳ技術電力装置を得るのに適し
た製造処理を図７〜１３に示す。Ｎ+ 基板２上にＮ- 半
導体層１をエピタキシアル成長させる。
【００２７】次に、Ｎ- 層１の表面上に薄肉酸化物層４
を熱成長させ、この薄肉酸化物層４上にポリシリコン層
５を堆積する。このポリシリコン層５上にはコバルト層
を堆積し、次にチップを約５００℃の温度で熱処理し、
これによりコバルトをポリシリコンと反応させて珪化コ
バルト層９を形成する。次に、珪化コバルト層９上に他
の酸化物層１５を形成する（図７）。
を熱成長させ、この薄肉酸化物層４上にポリシリコン層
５を堆積する。このポリシリコン層５上にはコバルト層
を堆積し、次にチップを約５００℃の温度で熱処理し、
これによりコバルトをポリシリコンと反応させて珪化コ
バルト層９を形成する。次に、珪化コバルト層９上に他
の酸化物層１５を形成する（図７）。
【００２８】次に、酸化物層１５、珪化コバルト層９、
ポリシリコン層５及び薄肉酸化物層４を選択的に除去し
て、縦方向（図１３のＹ方向）に沿う２つの長い縁部１
７と横方向（図１３のＸ方向）に沿う２つの短い縁部１
８とを有するほぼ長方形の窓１６をあけ、これによりＮ
- 層１の非被覆表面ストライプ１９を得る（図８及び１
３）。この工程は、酸化物層１５にホトレジスト（図示
せず）を被覆し、酸化物層１５のうち、ホトレジスト材
料に対するよりも二酸化珪素、珪化物及びポリシリコン
に向う高選択性を有する腐食剤の作用を受けるべき領域
からこのホトレジストを除去することによりそれ自体既
知の方法で行なう。窓１６、従って非被覆表面ストライ
プ１９はＸ方向におけるよりもＹ方向においてより一層
（少なくとも２桁相違するように）細長となる。
ポリシリコン層５及び薄肉酸化物層４を選択的に除去し
て、縦方向（図１３のＹ方向）に沿う２つの長い縁部１
７と横方向（図１３のＸ方向）に沿う２つの短い縁部１
８とを有するほぼ長方形の窓１６をあけ、これによりＮ
- 層１の非被覆表面ストライプ１９を得る（図８及び１
３）。この工程は、酸化物層１５にホトレジスト（図示
せず）を被覆し、酸化物層１５のうち、ホトレジスト材
料に対するよりも二酸化珪素、珪化物及びポリシリコン
に向う高選択性を有する腐食剤の作用を受けるべき領域
からこのホトレジストを除去することによりそれ自体既
知の方法で行なう。窓１６、従って非被覆表面ストライ
プ１９はＸ方向におけるよりもＹ方向においてより一層
（少なくとも２桁相違するように）細長となる。
【００２９】次に、（図７〜１２の平面のように）スト
ライプ１９に対し直交する平面内に位置し、Ｎ- 層１の
表面に対し直角な方向Ｔに対し角度Ａ１で傾斜した方向
に沿って高ドーズ量のＮ型ドーパントをＮ- 層１内に選
択的にイオン注入する。この傾斜角Ａ１は層１５，９，
５及び４の全厚さに応じて４５°〜６０°の範囲の値に
することができる。これらの層は、ドーパントを窓１６
の２つの縁部のうちの一方の付近の領域及び薄肉酸化物
層４の下側の領域のみにイオン注入させるイオン注入マ
スクとして作用し、ストライプ１９の真中を遮蔽する。
従って、各非被覆表面ストライプ１９の内部で、窓１６
の前記の縁部に沿って延在するＮ+ ストライプ７が形成
される（図９）。
ライプ１９に対し直交する平面内に位置し、Ｎ- 層１の
表面に対し直角な方向Ｔに対し角度Ａ１で傾斜した方向
に沿って高ドーズ量のＮ型ドーパントをＮ- 層１内に選
択的にイオン注入する。この傾斜角Ａ１は層１５，９，
５及び４の全厚さに応じて４５°〜６０°の範囲の値に
することができる。これらの層は、ドーパントを窓１６
の２つの縁部のうちの一方の付近の領域及び薄肉酸化物
層４の下側の領域のみにイオン注入させるイオン注入マ
スクとして作用し、ストライプ１９の真中を遮蔽する。
従って、各非被覆表面ストライプ１９の内部で、窓１６
の前記の縁部に沿って延在するＮ+ ストライプ７が形成
される（図９）。
【００３０】方向Ｔを中心として傾斜角Ａ１とほぼ対称
的な傾斜角でのドーパントイオンビームを用いて前の工
程を繰返して前と同様に窓１６の反対側の縁部１７に沿
う他のＮ+ ストライプ７を形成する。
的な傾斜角でのドーパントイオンビームを用いて前の工
程を繰返して前と同様に窓１６の反対側の縁部１７に沿
う他のＮ+ ストライプ７を形成する。
【００３１】ドーパントイオンビームの傾斜角を０°〜
６０°の範囲内で微細制御しうるイオン注入装置は市販
されている為、Ｎ+ ソース領域７のＸ方向に沿う寸法に
関する許容誤差は酸化物層１５及び絶縁ゲート層８の全
厚さの許容誤差にほぼ依存する。成長される或いは堆積
される層の厚さに関する許容誤差はホトリソグラフマス
ク間の位置決め許容誤差よりも著しく小さいことが知ら
れている。実際、現在のホトリソグラフ装置において、
２つのマスクを位置決めする必要がある場合、約０．２
μｍの許容誤差を考慮する必要があるも、５００オング
ストロームの厚さの層に対し２〜３％の厚さの許容誤差
が容易に達成される。この技術はソース領域７のＸ方向
に沿う寸法を減少させる。
６０°の範囲内で微細制御しうるイオン注入装置は市販
されている為、Ｎ+ ソース領域７のＸ方向に沿う寸法に
関する許容誤差は酸化物層１５及び絶縁ゲート層８の全
厚さの許容誤差にほぼ依存する。成長される或いは堆積
される層の厚さに関する許容誤差はホトリソグラフマス
ク間の位置決め許容誤差よりも著しく小さいことが知ら
れている。実際、現在のホトリソグラフ装置において、
２つのマスクを位置決めする必要がある場合、約０．２
μｍの許容誤差を考慮する必要があるも、５００オング
ストロームの厚さの層に対し２〜３％の厚さの許容誤差
が容易に達成される。この技術はソース領域７のＸ方向
に沿う寸法を減少させる。
【００３２】ホトレジストマスク（図示せず）は、非被
覆表面ストライプ１９のうち、窓１６の短い縁部１８に
近接する領域内にドーパントが注入されるのを阻止す
る。従って、Ｎ+ ソース領域７は窓１６の縁部１７の全
長に亘って延在しない（図１３）。
覆表面ストライプ１９のうち、窓１６の短い縁部１８に
近接する領域内にドーパントが注入されるのを阻止す
る。従って、Ｎ+ ソース領域７は窓１６の縁部１７の全
長に亘って延在しない（図１３）。
【００３３】次に、前記の直交する平面内に位置し、方
向Ｔに対しＡ２の傾斜角を成す方向に沿って硼素のよう
なＰ型ドーパントをＮ- 層１中にイオン注入する。この
場合、傾斜角はイオン注入エネルギーと相俟ってドーパ
ントを窓１６の一方の縁部１７の下側でＮ+ 領域７より
も一層侵入させるように選択する。適切な角度は３５°
〜６０°の範囲内、好ましくは４５°にすることができ
る。これにより、各非被覆表面ストライプ１９におい
て、縁部１７の一方に沿って延在するＰ- 型ストライプ
６がＮ+ ストライプ７を囲んで形成され、薄肉酸化物層
４の下側で基本構成要素のＭＯＳＦＥＴのチャネル領域
を形成するように延在する（図９）。イオン注入ドーズ
量は一般に少なく、電力ＭＯＳＦＥＴの所望しきい値電
圧に依存する。イオン注入エネルギーはＮ+ ソース領域
７のイオン注入に用いたエネルギーよりも高くする必要
がある。
向Ｔに対しＡ２の傾斜角を成す方向に沿って硼素のよう
なＰ型ドーパントをＮ- 層１中にイオン注入する。この
場合、傾斜角はイオン注入エネルギーと相俟ってドーパ
ントを窓１６の一方の縁部１７の下側でＮ+ 領域７より
も一層侵入させるように選択する。適切な角度は３５°
〜６０°の範囲内、好ましくは４５°にすることができ
る。これにより、各非被覆表面ストライプ１９におい
て、縁部１７の一方に沿って延在するＰ- 型ストライプ
６がＮ+ ストライプ７を囲んで形成され、薄肉酸化物層
４の下側で基本構成要素のＭＯＳＦＥＴのチャネル領域
を形成するように延在する（図９）。イオン注入ドーズ
量は一般に少なく、電力ＭＯＳＦＥＴの所望しきい値電
圧に依存する。イオン注入エネルギーはＮ+ ソース領域
７のイオン注入に用いたエネルギーよりも高くする必要
がある。
【００３４】方向Ｔを中心として傾斜角Ａ２とほぼ対称
的な傾斜角でのドーパントイオンビームを用いて前の工
程を繰返して前と同様に各窓１６の反対側の縁部に沿う
他のＰ- 型ストライプ６を形成する。
的な傾斜角でのドーパントイオンビームを用いて前の工
程を繰返して前と同様に各窓１６の反対側の縁部に沿う
他のＰ- 型ストライプ６を形成する。
【００３５】Ｐ- 領域６は、Ｎ+ ソース領域７と相違し
て、非被覆表面ストライプ１９の全長に亘って延在す
る。窓１６の短い縁部１９付近にＮ+ ソース領域７が存
在しないことによりチャネルの短絡が生じるのを阻止す
る（その理由は、実際に、窓１６の短い縁部の下側にチ
ャネル領域が設けられない為である。ソース領域７が非
被覆表面ストライプ１９の全長に亘って延在する場合に
は、これらソース領域がＮ- 層１と直接接触してしま
い、従ってソース−ドレイン短絡を生ぜしめる）。
て、非被覆表面ストライプ１９の全長に亘って延在す
る。窓１６の短い縁部１９付近にＮ+ ソース領域７が存
在しないことによりチャネルの短絡が生じるのを阻止す
る（その理由は、実際に、窓１６の短い縁部の下側にチ
ャネル領域が設けられない為である。ソース領域７が非
被覆表面ストライプ１９の全長に亘って延在する場合に
は、これらソース領域がＮ- 層１と直接接触してしま
い、従ってソース−ドレイン短絡を生ぜしめる）。
【００３６】次に、層１５，９，５及び４をマスクとし
て作用させて高ドーズ量のＰ型ドーパントを比較的高い
エネルギー（１００ＫｅＶ以上）で前記の直角な方向Ｔ
に沿ってイオン注入させ、このイオン注入後に、窓１６
の縁部１７及び１８とほぼ自己整合されるＰ+ の深い中
央本体領域３が形成されるようにする（図１１）。従っ
て、このＰ+ の深い中央本体領域３はすべてのＮ+ ソー
ス領域７の下側に延在する。これらＮ+ ソース領域７も
その形成方法に応じて窓１６の長い縁部１７と自己整合
される（図１１）。イオン注入エネルギーは、ソース領
域７の直下にドーパント濃度のピークが位置するように
選択し、ドーパントドーズ量は表面におけるドーパント
濃度が１０18原子／ｃｍ3 程度となるように選択する。
て作用させて高ドーズ量のＰ型ドーパントを比較的高い
エネルギー（１００ＫｅＶ以上）で前記の直角な方向Ｔ
に沿ってイオン注入させ、このイオン注入後に、窓１６
の縁部１７及び１８とほぼ自己整合されるＰ+ の深い中
央本体領域３が形成されるようにする（図１１）。従っ
て、このＰ+ の深い中央本体領域３はすべてのＮ+ ソー
ス領域７の下側に延在する。これらＮ+ ソース領域７も
その形成方法に応じて窓１６の長い縁部１７と自己整合
される（図１１）。イオン注入エネルギーは、ソース領
域７の直下にドーパント濃度のピークが位置するように
選択し、ドーパントドーズ量は表面におけるドーパント
濃度が１０18原子／ｃｍ3 程度となるように選択する。
【００３７】この時点で、高温度短持続時間の熱処理工
程を行なって、ドーパントを活性化するとともに注入さ
れたドーパントにより生ぜしめられた欠陥を部分的に排
除する。このような工程は高速加熱アニーリング装置
（ＲＴＡ）で行ない、この工程により著しいドーパント
の再分布を生ぜしめないように、従って種々の半導体領
域のドーピングプロファイル及び寸法に影響を及ぼさな
いようにする。
程を行なって、ドーパントを活性化するとともに注入さ
れたドーパントにより生ぜしめられた欠陥を部分的に排
除する。このような工程は高速加熱アニーリング装置
（ＲＴＡ）で行ない、この工程により著しいドーパント
の再分布を生ぜしめないように、従って種々の半導体領
域のドーピングプロファイル及び寸法に影響を及ぼさな
いようにする。
【００３８】次に、低温度（３００〜４００℃）でのＣ
ＶＤ堆積により窓１６の縁部１７及び１８に沿って酸化
物側壁スペーサ５０を形成する。
ＶＤ堆積により窓１６の縁部１７及び１８に沿って酸化
物側壁スペーサ５０を形成する。
【００３９】次に、酸化物層１５に接点窓１２をあけて
珪化物層９を露出させる（図１２）。
珪化物層９を露出させる（図１２）。
【００４０】次に、酸化物層１５上に金属層を堆積し、
この金属層を選択的にエッチングして（接点窓１２を経
て珪化物層９に接触する）ゲート電極の金属指状部１０
１と、ソース電極の金属指状部１００とを形成する。
この金属層を選択的にエッチングして（接点窓１２を経
て珪化物層９に接触する）ゲート電極の金属指状部１０
１と、ソース電極の金属指状部１００とを形成する。
【００４１】従来の処理では４つのマスクを必要として
いたのに対し、上述した処理では１つのマスクのみを必
要とするだけであること明らかである。このようにして
得られた集積化構造は窓１６の縁部１７及び１８と自己
整合されている。
いたのに対し、上述した処理では１つのマスクのみを必
要とするだけであること明らかである。このようにして
得られた集積化構造は窓１６の縁部１７及び１８と自己
整合されている。
【００４２】上述した工程の順序は構造結果に影響を及
ぼすことなく変えることができ、正確に言えば、ソース
領域、チャネル領域及び深い中央本体領域を形成するイ
オン注入工程を互いに入れかえることができる。従っ
て、例えば、最初に深い中央本体領域３を形成し、次に
チャネル領域６を形成し、最後にソース領域７を形成す
ることができる。
ぼすことなく変えることができ、正確に言えば、ソース
領域、チャネル領域及び深い中央本体領域を形成するイ
オン注入工程を互いに入れかえることができる。従っ
て、例えば、最初に深い中央本体領域３を形成し、次に
チャネル領域６を形成し、最後にソース領域７を形成す
ることができる。
【００４３】本発明はＩＧＢＴにも同様に適用でき、こ
の場合基板２の導電型を相違させるだけである。
の場合基板２の導電型を相違させるだけである。
【図１】ＭＯＳ技術の電力装置チップを示す平面図であ
る。
る。
【図２】図１のチップのII−II線上を断面とする断面図
であって、本発明の第１実施例によるＭＯＳ技術電力装
置の集積化構造を示す断面図である。
であって、本発明の第１実施例によるＭＯＳ技術電力装
置の集積化構造を示す断面図である。
【図３】図２の集積化構造の製造処理の一中間工程を示
す断面図である。
す断面図である。
【図４】図２の集積化構造の製造処理の他の一中間工程
を示す断面図である。
を示す断面図である。
【図５】図２の集積化構造の製造処理の更に他の一中間
工程を示す断面図である。
工程を示す断面図である。
【図６】図５に示す構造の平面図である。
【図７】本発明の第２実施例によるＭＯＳ技術電力装置
の集積化構造を得るのに適した他の製造処理の一中間工
程を示す断面図である。
の集積化構造を得るのに適した他の製造処理の一中間工
程を示す断面図である。
【図８】第２実施例の他の一中間工程を示す断面図であ
る。
る。
【図９】第２実施例の更に他の一中間工程を示す断面図
である。
である。
【図１０】第２実施例の更に他の一中間工程を示す断面
図である。
図である。
【図１１】第２実施例の更に他の一中間工程を示す断面
図である。
図である。
【図１２】第２実施例の更に他の一中間工程を示す断面
図である。
図である。
【図１３】図１１に示す構造の平面図である。
１ Ｎ- 層 ２ Ｎ+ 基板 ３ Ｐ+ の深い中央本体領域 ４，１５ 酸化物層 ５ ポリシリコン層 ６ Ｐ- チャネル領域 ７ 環状Ｎ+ ソース領域 ８ 絶縁ゲート層 ９ 珪化物層 １０ 誘電体層 １１，１２ 接点窓 １６ 窓 １７ 縁部 １９ 非被覆表面ストライプ ３０ 本体領域 ５０ 酸化物側壁スペーサ ８０ 酸化物層 １００，１０１ 金属指状部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/74 Ｎ 29/78 ３０１ Ｗ 9055−4Ｍ ６５５ Ｇ (71)出願人 591063888 コンソルツィオ ペル ラ リセルカ ス ーラ マイクロエレットロニカ ネル メ ッツォジオルノ ＣＯＮＳＯＲＺＩＯ ＰＥＲ ＬＡ ＲＩ ＣＥＲＣＡ ＳＵＬＬＡ ＭＩＣＲＯＥＬ ＥＴＴＲＯＮＩＣＡ ＮＥＬ ＭＥＺＺＯ ＧＩＯＲＮＯ イタリア国 カターニア 95121 カター ニアストラダーレ プリモソーレ 50 (72)発明者 ジュセッペ フェルラ イタリア国 95126 カターニア ヴィア アチカステーロ 12 (72)発明者 フェルッチオ フリシナ イタリア国 カターニア 95030 サンタ ガタ リ バッティアティ ヴィア トレ トーリ（番地なし)
Claims (17)
- 【請求項１】 少量にドーピングされた第１導電型半導
体層（１）内に形成された複数の基本構成要素の機能ユ
ニットを具え、これら機能ユニットは、ポリシリコン層
（５）を有する導電性の絶縁ゲート層（８）によって被
覆された第２導電型のチャネル領域（６）を有している
集積化構造のＭＯＳ技術高速電力装置において、 前記の導電性の絶縁ゲート層（８）が、前記のポリシリ
コン層（５）の抵抗率よりも著しく低い抵抗率を有しこ
のポリシリコン層（５）上に重畳された高導電性層
（９）をも具えており、これにより、ポリシリコン層
（５）により導入される抵抗が前記の高導電性層（９）
により導入される抵抗で分路され、導電性の絶縁ゲート
層（８）の全抵抗率が低くされていることを特徴とする
ＭＯＳ技術高速電力装置。 - 【請求項２】 請求項１に記載のＭＯＳ技術高速電力装
置において、前記の高導電性層（９）が珪化物層である
ことを特徴とするＭＯＳ技術高速電力装置。 - 【請求項３】 請求項２に記載のＭＯＳ技術高速電力装
置において、前記の珪化物層（９）が珪化コバルト層で
あることを特徴とするＭＯＳ技術高速電力装置。 - 【請求項４】 請求項１〜３のいずれか一項に記載のＭ
ＯＳ技術高速電力装置において、前記の基本構成要素の
機能ユニットは、第２導電型の多角形本体領域（３０）
を有する多角形平面の基本構成要素のセルとなってお
り、この本体領域は、多量にドーピングされた深い中央
の本体領域（３）と、少量にドーピングされた横方向の
チャネル領域（６）と、この本体領域（３０）の内部に
位置し多量にドーピングされた環状のソース領域（７）
とを有していることを特徴とするＭＯＳ技術高速電力装
置。 - 【請求項５】 請求項１〜３のいずれか一項に記載のＭ
ＯＳ技術高速電力装置において、各基本構成要素の機能
ユニットが、 − ２つの長辺と２つの短辺とを有する第２導電型の多
量にドーピングされた深い本体領域（３）と、 − 前記の深い本体領域（３）の２つの長辺に沿う第２
導電型の２つの細長状チャネル領域（６）と、 − 前記の２つの長辺に沿って前記の深い本体領域
（３）内に形成された第１導電型の２つの細長状ソース
領域（７）とを具えていることを特徴とするＭＯＳ技術
高速電力装置。 - 【請求項６】 請求項１〜５のいずれか一項に記載のＭ
ＯＳ技術高速電力装置において、前記の半導体材料層
（１）は、多量にドーピングされた半導体基板（２）上
に形成され少量にドーピングされたエピタキシアル層で
あることを特徴とするＭＯＳ技術高速電力装置。 - 【請求項７】 請求項６に記載のＭＯＳ技術高速電力装
置において、前記の半導体基板（２）が第１導電型であ
り、前記の電力装置が電力ＭＯＳＦＥＴであることを特
徴とするＭＯＳ技術高速電力装置。 - 【請求項８】 請求項６に記載のＭＯＳ技術高速電力装
置において、前記の半導体基板（２）を第２導電型と
し、前記の電力装置を絶縁ゲートバイポーラトランジス
タとしたことを特徴とするＭＯＳ技術高速電力装置。 - 【請求項９】 請求項１〜８のいずれか一項に記載のＭ
ＯＳ技術高速電力装置において、前記の第１導電型をＮ
導電型とし、前記の第２導電型をＰ導電型としたことを
特徴とするＭＯＳ技術高速電力装置。 - 【請求項１０】 請求項１〜８のいずれか一項に記載の
ＭＯＳ技術高速電力装置において、前記の第１導電型を
Ｐ導電型とし、前記の第２導電型をＮ導電型としたこと
を特徴とするＭＯＳ技術高速電力装置。 - 【請求項１１】 少量にドーピングされた第１導電型の
半導体材料層（１）内に形成された複数の基本構成要素
の機能ユニットを有する集積化構造のＭＯＳ技術高速電
力装置であって、基本構成要素の機能ユニットは、半導
体材料層（１）上に薄肉酸化物層（４）を成長させ、こ
の薄肉酸化物層（４）上にポリシリコン層（５）を堆積
することにより形成された導電性の絶縁ゲート層（８）
によって被覆された第２導電型のチャネル領域（６）を
有している当該ＭＯＳ技術高速電力装置を製造するに当
り、前記のポリシリコン層（５）上に更に珪化物層
（９）を形成することを特徴とするＭＯＳ技術高速電力
装置の製造方法。 - 【請求項１２】 請求項１１に記載のＭＯＳ技術高速電
力装置の製造方法において、 ａ）多量のドーズ量で第２導電型の第１ドーパントを半
導体材料層（１）内に選択的にイオン注入するとともに
熱拡散させて多量にドーピングされた複数個の深い本体
領域（３）を形成し、 ｂ）半導体材料層（１）の表面上に薄肉の酸化物層
（４）を成長させ、この薄肉の酸化物層（４）上にポリ
シリコン層（５）を堆積させ、 ｃ）各深い本体領域（３）を中心としてポリシリコン層
（５）及び薄肉の酸化物層（４）を選択的に除去し、 ｄ）ポリシリコン層（５）をマスクとして用いて少量の
ドーズ量で第２導電型の第２ドーパントをイオン注入す
るとともに熱拡散させて、薄肉酸化物層（４）の下側に
延在するチャネル領域（６）を形成し、 ｅ）多量のドーズ量で第１導電型の第３ドーパントを選
択的にイオン注入するとともに熱拡散させて、多量にド
ーピングされたソース領域（７）を形成し、 ｆ）ポリシリコン層（５）上に珪化物層（９）を形成す
ることを特徴とするＭＯＳ技術高速電力装置の製造方
法。 - 【請求項１３】 請求項１２に記載のＭＯＳ技術高速電
力装置の製造方法において、前記の珪化物層（９）を珪
化コバルト層とすることを特徴とするＭＯＳ技術高速電
力装置の製造方法。 - 【請求項１４】 請求項１１に記載のＭＯＳ技術高速電
力装置の製造方法において、 ａ）半導体材料層（１）の表面上に薄肉酸化物層（４）
を成長させ、この薄肉酸化物層（４）上にポリシリコン
層（５）を堆積し、このポリシリコン層（５）上に珪化
物層（９）を形成し、この珪化物層に絶縁材料層（１
５）を被覆し、 ｂ）絶縁材料層（１５）、珪化物層（９）、ポリシリコ
ン層（５）及び薄肉酸化物層（４）を選択的に除去し
て、半導体材料層（１）のそれぞれの非被覆表面ストラ
イプ（１９）の範囲を定める２つの長い縁部（１７）及
び２つの短い縁部（１８）を有する複数の細長状窓（１
６）を形成し、 ｃ）半導体材料層（１）の表面に対し直角で前記の細長
状窓（１６）を横切る平面内に位置する２つの方向であ
って、これら２つの方向は半導体材料層（１）の表面に
対し垂直な方向（Ｔ）を中心として規定の第１の角度
（Ａ１）でほぼ対称的に傾斜しており、この第１の角度
（Ａ１）は薄肉酸化物層（４）、ポリシリコン層
（５）、珪化物層（９）及び絶縁材料層（１５）の全厚
さに応じて第１導電型の第１ドーパントが前記の非被覆
表面ストライプ（１９）の中央ストライプに注入されな
いようにする角度であるこれら２つの方向に沿って第１
導電型の第１ドーパントを高ドーズ量でイオン注入し、
これにより、各細長状窓（１６）の前記の２つの長い縁
部（１７）に沿って存在するとともに前記の中央ストラ
イプにより分離された第１導電型で多量にドーピングさ
れた細長状ソース領域（７）の対を形成し、 ｄ）前記の平面内に位置し前記の垂直な方向（Ｔ）を中
心として規定の第２の角度（Ａ２）でほぼ対称的に傾斜
した２方向に沿って第２導電型の第２ドーパントを低ド
ーズ量でイオン注入し、これにより、第２導電型のドー
ピングされた領域を形成し、各領域が各細長状窓（１
６）の２つの長い縁部（１７）の下側で延在する２つの
少量ドーピングの細長状チャネル領域（６）を有するよ
うにし、 ｅ）絶縁材料層（１５）をマスクとして作用させて、前
記の垂直な方向（Ｔ）にほぼ沿って第２導電型のドーパ
ントを高ドーズ量でイオン注入し、これにより、細長状
窓（１５）の縁部（１７，１８）とほぼ整合された多量
にドーピングされた領域（３）を形成することを特徴と
するＭＯＳ技術高速電力装置の製造方法。 - 【請求項１５】 請求項１４に記載のＭＯＳ技術高速電
力装置の製造方法において、前記の珪化物層（９）を珪
化コバルトとすることを特徴とするＭＯＳ技術高速電力
装置の製造方法。 - 【請求項１６】 請求項１４に記載のＭＯＳ技術高速電
力装置の製造方法において、前記の規定の第１の角度
（Ａ１）を４５°〜６０°の範囲内で選択することを特
徴とするＭＯＳ技術高速電力装置の製造方法。 - 【請求項１７】 請求項１４に記載のＭＯＳ技術高速電
力装置の製造方法において、前記の規定の第２の角度
（Ａ２）を３５°〜６０°の範囲内で選択することを特
徴とするＭＯＳ技術高速電力装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP94830355A EP0693773B1 (en) | 1994-07-14 | 1994-07-14 | VDMOS power device and manufacturing process thereof |
| IT94830355:7 | 1994-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846200A true JPH0846200A (ja) | 1996-02-16 |
| JP2987086B2 JP2987086B2 (ja) | 1999-12-06 |
Family
ID=8218492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178714A Expired - Lifetime JP2987086B2 (ja) | 1994-07-14 | 1995-07-14 | 集積化構造のｍｏｓ技術高速電力装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5883412A (ja) |
| EP (2) | EP0693773B1 (ja) |
| JP (1) | JP2987086B2 (ja) |
| DE (1) | DE69434268T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080268A (ja) * | 2004-09-09 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法、及び半導体装置 |
| JP2007258313A (ja) * | 2006-03-22 | 2007-10-04 | Seiko Npc Corp | 半導体装置の製造方法及び半導体装置 |
| WO2019017076A1 (ja) * | 2017-07-18 | 2019-01-24 | 株式会社日立パワーデバイス | 半導体装置およびその製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69631524T2 (de) * | 1996-07-05 | 2004-10-07 | St Microelectronics Srl | Asymmetrische MOS-Technologie-Leistungsanordnung |
| US6025231A (en) * | 1997-02-18 | 2000-02-15 | Texas Instruments Incorporated | Self aligned DMOS transistor and method of fabrication |
| JPH1154746A (ja) | 1997-07-31 | 1999-02-26 | Toyota Motor Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| US6087697A (en) * | 1997-10-31 | 2000-07-11 | Stmicroelectronics, Inc. | Radio frequency power MOSFET device having improved performance characteristics |
| JP2001111040A (ja) * | 1999-10-13 | 2001-04-20 | Oki Electric Ind Co Ltd | 電界効果トランジスタの製造方法 |
| ITMI20012284A1 (it) * | 2001-10-30 | 2003-04-30 | St Microelectronics Srl | Metodo per il perfezionamento della connessione elettrica tra un dispositivo elettronico di potenza ed il suo package |
| US20030116552A1 (en) * | 2001-12-20 | 2003-06-26 | Stmicroelectronics Inc. | Heating element for microfluidic and micromechanical applications |
| ITMI20042243A1 (it) * | 2004-11-19 | 2005-02-19 | St Microelectronics Srl | Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione |
| US7875936B2 (en) | 2004-11-19 | 2011-01-25 | Stmicroelectronics, S.R.L. | Power MOS electronic device and corresponding realizing method |
| KR100629605B1 (ko) * | 2004-12-31 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 엘디모스 채널 형성 방법 |
| US7736984B2 (en) * | 2005-09-23 | 2010-06-15 | Semiconductor Components Industries, Llc | Method of forming a low resistance semiconductor contact and structure therefor |
| US20110062489A1 (en) * | 2009-09-11 | 2011-03-17 | Disney Donald R | Power device with self-aligned silicide contact |
| CN101944528B (zh) * | 2010-06-29 | 2013-05-01 | 王立模 | Mos栅基极开关四极管 |
| CN103681842A (zh) * | 2012-09-14 | 2014-03-26 | 北大方正集团有限公司 | 一种vdmos管以及vdmos管的制造方法 |
| CN102903746B (zh) | 2012-11-07 | 2015-06-03 | 东南大学 | 一种大电流密度的横向超薄绝缘栅双极型晶体管 |
| US10622368B2 (en) | 2015-06-24 | 2020-04-14 | Sandisk Technologies Llc | Three-dimensional memory device with semicircular metal-semiconductor alloy floating gate electrodes and methods of making thereof |
| DE102017110536B4 (de) * | 2017-05-15 | 2022-06-30 | Infineon Technologies Ag | Halbleitervorrichtung mit breiter Bandlücke, die Gatefinger zwischen Bondpads enthält, und Halbleitermodul |
| US10256247B1 (en) | 2018-02-08 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device with silicided word lines, air gap layers and discrete charge storage elements, and method of making thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH0382043A (ja) * | 1989-06-01 | 1991-04-08 | General Electric Co <Ge> | ゲート面積抵抗およオーム接触抵抗の低い電力用電界効果デバイスとその製造方法 |
| JPH04305978A (ja) * | 1989-12-29 | 1992-10-28 | Sgs Thomson Microelettronica Spa | 電力用ｍｏｓ半導体デバイスの製造方法 |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IE39611B1 (en) * | 1973-08-14 | 1978-11-22 | Siemens Ag | Improvements in or relating to two-phase charge coupled devices |
| US4680853A (en) * | 1980-08-18 | 1987-07-21 | International Rectifier Corporation | Process for manufacture of high power MOSFET with laterally distributed high carrier density beneath the gate oxide |
| US4412242A (en) * | 1980-11-17 | 1983-10-25 | International Rectifier Corporation | Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions |
| US4417385A (en) * | 1982-08-09 | 1983-11-29 | General Electric Company | Processes for manufacturing insulated-gate semiconductor devices with integral shorts |
| IT1213234B (it) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | Procedimento perfezionato per la fabbricazione di dispositivi a semiconduttore dmos. |
| US4816882A (en) * | 1986-03-10 | 1989-03-28 | Siliconix Incorporated | Power MOS transistor with equipotential ring |
| US4920388A (en) * | 1987-02-17 | 1990-04-24 | Siliconix Incorporated | Power transistor with integrated gate resistor |
| US5173435A (en) * | 1987-11-11 | 1992-12-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| US4916509A (en) * | 1987-11-13 | 1990-04-10 | Siliconix Incorporated | Method for obtaining low interconnect resistance on a grooved surface and the resulting structure |
| EP0332822A1 (de) * | 1988-02-22 | 1989-09-20 | Asea Brown Boveri Ag | Feldeffektgesteuertes, bipolares Leistungshalbleiter-Bauelement sowie Verfahren zu seiner Herstellung |
| DE58909474D1 (de) * | 1988-02-24 | 1995-11-30 | Siemens Ag | Verfahren zur Herstellung eines durch Feldeffekt steuerbaren Bipolartransistors. |
| US5248891A (en) * | 1988-03-25 | 1993-09-28 | Hiroshi Takato | High integration semiconductor device |
| JP2675572B2 (ja) * | 1988-03-31 | 1997-11-12 | 株式会社東芝 | 半導体集積回路の製造方法 |
| US4998151A (en) * | 1989-04-13 | 1991-03-05 | General Electric Company | Power field effect devices having small cell size and low contact resistance |
| US5119153A (en) * | 1989-09-05 | 1992-06-02 | General Electric Company | Small cell low contact resistance rugged power field effect devices and method of fabrication |
| US5234851A (en) * | 1989-09-05 | 1993-08-10 | General Electric Company | Small cell, low contact assistance rugged power field effect devices and method of fabrication |
| US5326824A (en) * | 1990-05-18 | 1994-07-05 | Mitsui Toatsu Chemicals, Incorporated | Syndiotactic propylene copolymer, method for preparing same, and its use |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| JPH0465132A (ja) * | 1990-07-05 | 1992-03-02 | Oki Electric Ind Co Ltd | 二重拡散型ｍｏｓ ｆｅｔの製造方法 |
| US5047833A (en) * | 1990-10-17 | 1991-09-10 | International Rectifier Corporation | Solderable front metal contact for MOS devices |
| US5404040A (en) * | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
| JP3104271B2 (ja) * | 1991-03-27 | 2000-10-30 | 松下電器産業株式会社 | イオン注入を用いた半導体装置の製造方法 |
| US5183769A (en) * | 1991-05-06 | 1993-02-02 | Motorola, Inc. | Vertical current flow semiconductor device utilizing wafer bonding |
| JP3216206B2 (ja) * | 1992-03-30 | 2001-10-09 | 株式会社デンソー | 半導体装置及びその製造方法 |
| JP2984478B2 (ja) * | 1992-08-15 | 1999-11-29 | 株式会社東芝 | 伝導度変調型半導体装置及びその製造方法 |
| US5240874A (en) * | 1992-10-20 | 1993-08-31 | Micron Semiconductor, Inc. | Semiconductor wafer processing method of forming channel stops and method of forming SRAM circuitry |
| US5486715A (en) * | 1993-10-15 | 1996-01-23 | Ixys Corporation | High frequency MOS device |
| EP0696054B1 (en) * | 1994-07-04 | 2002-02-20 | STMicroelectronics S.r.l. | Process for the manufacturing of high-density MOS-technology power devices |
-
1994
- 1994-07-14 EP EP94830355A patent/EP0693773B1/en not_active Expired - Lifetime
- 1994-07-14 EP EP03025806A patent/EP1408542A3/en not_active Withdrawn
- 1994-07-14 DE DE69434268T patent/DE69434268T2/de not_active Expired - Lifetime
-
1995
- 1995-07-13 US US08/502,240 patent/US5883412A/en not_active Expired - Lifetime
- 1995-07-14 JP JP7178714A patent/JP2987086B2/ja not_active Expired - Lifetime
-
1997
- 1997-03-04 US US08/813,009 patent/US5933734A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
| JPH0382043A (ja) * | 1989-06-01 | 1991-04-08 | General Electric Co <Ge> | ゲート面積抵抗およオーム接触抵抗の低い電力用電界効果デバイスとその製造方法 |
| JPH04305978A (ja) * | 1989-12-29 | 1992-10-28 | Sgs Thomson Microelettronica Spa | 電力用ｍｏｓ半導体デバイスの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006080268A (ja) * | 2004-09-09 | 2006-03-23 | Oki Electric Ind Co Ltd | 半導体装置の製造方法、及び半導体装置 |
| JP2007258313A (ja) * | 2006-03-22 | 2007-10-04 | Seiko Npc Corp | 半導体装置の製造方法及び半導体装置 |
| WO2019017076A1 (ja) * | 2017-07-18 | 2019-01-24 | 株式会社日立パワーデバイス | 半導体装置およびその製造方法 |
| JP2019021761A (ja) * | 2017-07-18 | 2019-02-07 | 株式会社 日立パワーデバイス | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0693773A1 (en) | 1996-01-24 |
| DE69434268D1 (de) | 2005-03-17 |
| EP0693773B1 (en) | 2005-02-09 |
| EP1408542A3 (en) | 2009-01-21 |
| US5933734A (en) | 1999-08-03 |
| EP1408542A2 (en) | 2004-04-14 |
| US5883412A (en) | 1999-03-16 |
| DE69434268T2 (de) | 2006-01-12 |
| JP2987086B2 (ja) | 1999-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0846200A (ja) | 集積化構造のｍｏｓ技術高速電力装置及びその製造方法 | |
| US4384301A (en) | High performance submicron metal-oxide-semiconductor field effect transistor device structure | |
| US4466176A (en) | Process for manufacturing insulated-gate semiconductor devices with integral shorts | |
| US6369425B1 (en) | High-density power device | |
| US6372557B1 (en) | Method of manufacturing a lateral fet having source contact to substrate with low resistance | |
| US4798810A (en) | Method for manufacturing a power MOS transistor | |
| US5933733A (en) | Zero thermal budget manufacturing process for MOS-technology power devices | |
| US9837358B2 (en) | Source-gate region architecture in a vertical power semiconductor device | |
| US5663079A (en) | Method of making increased density MOS-gated semiconductor devices | |
| US4922315A (en) | Control gate lateral silicon-on-insulator bipolar transistor | |
| KR950002274B1 (ko) | 샐로우 접합을 갖는 mos vlsi장치 및 그 제조방법 | |
| JP2000332246A (ja) | 自己整列トレンチを有するｍｏｓゲートデバイスを形成するプロセス | |
| US4809047A (en) | Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short | |
| EP0073697A2 (en) | Method of forming a metal semiconductor field effect transistor | |
| US5801086A (en) | Process for formation of contact conductive layer in a semiconductor device | |
| EP0273047B1 (en) | Bidirectional vertical power mos device and fabrication method | |
| US6218712B1 (en) | Semiconductor device and method of manufacturing same | |
| US5804476A (en) | Method of forming BiCMOS devices having mosfet and bipolar sections therein | |
| US4675713A (en) | MOS transistor | |
| JPH0766395A (ja) | 絶縁ゲート制御半導体装置とその製造方法 | |
| US4700460A (en) | Method for fabricating bidirectional vertical power MOS device | |
| JP3332114B2 (ja) | 高耐圧電界効果トランジスタ | |
| JPH1131665A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0555583A (ja) | 絶縁ゲート型バイポーラトランジスタの製造方法 | |
| JPH0363210B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081001 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091001 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101001 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111001 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121001 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131001 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |