JP3104271B2 - イオン注入を用いた半導体装置の製造方法 - Google Patents
イオン注入を用いた半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は超高密度の半導体装置に
おいて欠陥の除去あるいは欠陥の発生、成長を抑えるた
めに、イオン注入を用いる製造方法に関するものであ
る。
おいて欠陥の除去あるいは欠陥の発生、成長を抑えるた
めに、イオン注入を用いる製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、半導体装置の製法において素子の
密度が高くなったためにストレスが増大して極めて欠陥
の成長が起こり易い状態になっている。図１９に示す電
界効果型（ＭＯＳ）トランジスタを一例として従来の半
導体装置の欠陥発生について説明する。
密度が高くなったためにストレスが増大して極めて欠陥
の成長が起こり易い状態になっている。図１９に示す電
界効果型（ＭＯＳ）トランジスタを一例として従来の半
導体装置の欠陥発生について説明する。
【０００３】図１９（ａ）において、Ｐ型の単結晶半導
体基板105上にはゲート用のシリコン酸化膜112を介して
ゲート電極となるポリシリコン膜130、ＬＤＤ（lightly
doped drain）構造を形成するためのサイドウオール
酸化膜142が形成されている。Ｐ型の単結晶半導体基板1
05中には、イオン注入法によるヒ素イオンビーム300に
よってソース・ドレインとなる半導体領域161が形成さ
れている。この時、同時にシリコン基板105内に注入ダ
メージによって微細な欠陥を含んだ非晶質領域171が形
成される。図示されているように従来の垂直に近い注入
において形成された非晶質領域の形状（ソース・ドレイ
ンのエッジの形状）が逆テーパ状（鋭角状）になること
が注目すべき特徴である。
体基板105上にはゲート用のシリコン酸化膜112を介して
ゲート電極となるポリシリコン膜130、ＬＤＤ（lightly
doped drain）構造を形成するためのサイドウオール
酸化膜142が形成されている。Ｐ型の単結晶半導体基板1
05中には、イオン注入法によるヒ素イオンビーム300に
よってソース・ドレインとなる半導体領域161が形成さ
れている。この時、同時にシリコン基板105内に注入ダ
メージによって微細な欠陥を含んだ非晶質領域171が形
成される。図示されているように従来の垂直に近い注入
において形成された非晶質領域の形状（ソース・ドレイ
ンのエッジの形状）が逆テーパ状（鋭角状）になること
が注目すべき特徴である。
【０００４】その非晶質領域171が熱処理によって再結
晶成長するとき、図１９（ｂ）に示すように半導体基板
105の下側（内部）から上向き204に成長するものと、横
方向202に成長する２種類の垂直の方向からの結晶成長
が起こる。そのために最後に双方から衝突して当たる部
分にボイド（コーナー欠陥）210なる結晶の不連続が発
生して欠陥が形成される。さらにこの欠陥領域に何等か
のストレスがかかったときこのボイド210から欠陥の成
長が生じる。この部分にボイドができることについては
田村らによってニュークリア インスツルメント アンド
メソッド（Nuclear Instruments and Methods）Ｂ３７
／３８（１９８９）ｐ．３２９において報告されてい
る。
晶成長するとき、図１９（ｂ）に示すように半導体基板
105の下側（内部）から上向き204に成長するものと、横
方向202に成長する２種類の垂直の方向からの結晶成長
が起こる。そのために最後に双方から衝突して当たる部
分にボイド（コーナー欠陥）210なる結晶の不連続が発
生して欠陥が形成される。さらにこの欠陥領域に何等か
のストレスがかかったときこのボイド210から欠陥の成
長が生じる。この部分にボイドができることについては
田村らによってニュークリア インスツルメント アンド
メソッド（Nuclear Instruments and Methods）Ｂ３７
／３８（１９８９）ｐ．３２９において報告されてい
る。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな従来の注入方法においてはボイド210が形成される
ことにより、どうしても結晶欠陥の発生率が大きくな
り、結晶欠陥が精密な素子のＰＮ接合部にまで伸びて欠
陥に敏感なＰＮ接合領域を横切ってしまうために種々の
異常電流（逆方向リーク電流、順方向再結合電流等）が
流れるという問題があった。すなわち、ＰＮ接合部ある
いはその近傍に欠陥が存在すると、ＰＮ接合に印加され
た電圧の極性したがって、順方向あるいは逆方向の異常
電流が流れる。このために良好な素子特性が期待できな
いので良品部留が著しく低下している。 このときの素
子はＭＯＳのソース・ドレイン接合とは限らず、バイポ
ーラ素子等においてもマスクを用いて高濃度のイオン注
入をおこない非晶質領域が形成されるときには必ず問題
となる。例えば、縦型バイポーラＮＰＮトランジスタの
外部ベースを形成するための高濃度のイオン注入により
形成された非晶質領域を熱処理にて再結晶化した場合、
外部ベース領域にストレス性の欠陥が生じ易い。このよ
うな欠陥が存在すると、この近傍に形成されるエミッタ
・ベース接合部の異常拡散が誘起される。これを防止す
るには、この外部ベースとなる非晶質半導体領域を結晶
欠陥のない正常な単結晶半導体領域へ転化させ、エミッ
タの異常拡散を抑えることが好ましい。
うな従来の注入方法においてはボイド210が形成される
ことにより、どうしても結晶欠陥の発生率が大きくな
り、結晶欠陥が精密な素子のＰＮ接合部にまで伸びて欠
陥に敏感なＰＮ接合領域を横切ってしまうために種々の
異常電流（逆方向リーク電流、順方向再結合電流等）が
流れるという問題があった。すなわち、ＰＮ接合部ある
いはその近傍に欠陥が存在すると、ＰＮ接合に印加され
た電圧の極性したがって、順方向あるいは逆方向の異常
電流が流れる。このために良好な素子特性が期待できな
いので良品部留が著しく低下している。 このときの素
子はＭＯＳのソース・ドレイン接合とは限らず、バイポ
ーラ素子等においてもマスクを用いて高濃度のイオン注
入をおこない非晶質領域が形成されるときには必ず問題
となる。例えば、縦型バイポーラＮＰＮトランジスタの
外部ベースを形成するための高濃度のイオン注入により
形成された非晶質領域を熱処理にて再結晶化した場合、
外部ベース領域にストレス性の欠陥が生じ易い。このよ
うな欠陥が存在すると、この近傍に形成されるエミッタ
・ベース接合部の異常拡散が誘起される。これを防止す
るには、この外部ベースとなる非晶質半導体領域を結晶
欠陥のない正常な単結晶半導体領域へ転化させ、エミッ
タの異常拡散を抑えることが好ましい。
【０００６】一方、このような結晶欠陥が形成された場
合、さらに２次的な接合の結晶性の劣化が生じ易い。外
部ベースあるいはソース・ドレイン領域を形成したの
ち、ベース用の電極開口あるいはソース・ドレイン用の
電極開口を形成し、この開口の半導体表面をシリサイド
化（一般的には金属と半導体との合金化）する電極配線
技術が盛んに開発されている。外部ベースあるいはソー
ス・ドレイン領域に熱処理中の固相エピタキシャル成長
による再結晶化によつて発生した欠陥あるいは欠陥の核
等の欠陥領域自体が電気的リークを生じさせなくても、
シリサイド化のストレスによってシリサイドの金属原子
がこの欠陥領域を異常拡散するため、近傍にあるベース
・エミッタ接合、ソース・ドレイン接合をたやすく破壊
あるいは劣化（電気的リークの発生）させる。
合、さらに２次的な接合の結晶性の劣化が生じ易い。外
部ベースあるいはソース・ドレイン領域を形成したの
ち、ベース用の電極開口あるいはソース・ドレイン用の
電極開口を形成し、この開口の半導体表面をシリサイド
化（一般的には金属と半導体との合金化）する電極配線
技術が盛んに開発されている。外部ベースあるいはソー
ス・ドレイン領域に熱処理中の固相エピタキシャル成長
による再結晶化によつて発生した欠陥あるいは欠陥の核
等の欠陥領域自体が電気的リークを生じさせなくても、
シリサイド化のストレスによってシリサイドの金属原子
がこの欠陥領域を異常拡散するため、近傍にあるベース
・エミッタ接合、ソース・ドレイン接合をたやすく破壊
あるいは劣化（電気的リークの発生）させる。
【０００７】このようなことから超高密度化が進んでき
た今後の半導体装置の製造において、熱処理等により機
械的ストレスが大きくなるためにリーク電流が大きくな
り良品を作ることが困難となってくるという問題点を有
していた。
た今後の半導体装置の製造において、熱処理等により機
械的ストレスが大きくなるためにリーク電流が大きくな
り良品を作ることが困難となってくるという問題点を有
していた。
【０００８】本発明は、本発明人がすでに特願平２−１
４０９５１において提示した技術を背景にしながら、上
記問題点に鑑み、超高密度の半導体装置において欠陥の
除去あるいは欠陥の発生、成長を抑えるために、イオン
注入を用いた新しい製造方法を提供するものである。
４０９５１において提示した技術を背景にしながら、上
記問題点に鑑み、超高密度の半導体装置において欠陥の
除去あるいは欠陥の発生、成長を抑えるために、イオン
注入を用いた新しい製造方法を提供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明は縦型バイポーラ素子のエミッタが形成され
る単結晶性の半導体領域を被覆するマスクパターンを形
成する工程と、外部ベースが形成される前記半導体領域
中に前記マスクパターンをマスクとして用いイオン注入
角度が２０度以上の大きく傾斜した高濃度のイオン注入
をおこなうことにより非晶質領域を前記マスク材料の下
にまで十分進入させて形成する工程と、前記非晶質領域
を熱処理により再結晶化する工程とを備えたことを特徴
とするイオン注入を用いた半導体装置の製造方法を提供
する。
めに本発明は縦型バイポーラ素子のエミッタが形成され
る単結晶性の半導体領域を被覆するマスクパターンを形
成する工程と、外部ベースが形成される前記半導体領域
中に前記マスクパターンをマスクとして用いイオン注入
角度が２０度以上の大きく傾斜した高濃度のイオン注入
をおこなうことにより非晶質領域を前記マスク材料の下
にまで十分進入させて形成する工程と、前記非晶質領域
を熱処理により再結晶化する工程とを備えたことを特徴
とするイオン注入を用いた半導体装置の製造方法を提供
する。
【００１０】さらに、単結晶性の半導体領域上にマスク
パターンを形成する工程と、前記半導体領域中に前記マ
スクパターンをマスクとして用いイオン注入角度が２０
度以上の大きく傾斜した高濃度のイオン注入をおこなう
ことにより非晶質領域を前記マスク材料の下にまで十分
進入させて形成する工程と、前記マスクパターンにて被
覆されていない前記半導体領域の開口表面を金属と半導
体との合金化をする工程と、前記非晶質領域を熱処理に
より再結晶化する工程とを備え、合金化のための金属原
子が前記高濃度不純物を含む半導体領域中を異常拡散す
ることを防止したことを特徴とするイオン注入を用いた
半導体装置の製造方法をも提供する。
パターンを形成する工程と、前記半導体領域中に前記マ
スクパターンをマスクとして用いイオン注入角度が２０
度以上の大きく傾斜した高濃度のイオン注入をおこなう
ことにより非晶質領域を前記マスク材料の下にまで十分
進入させて形成する工程と、前記マスクパターンにて被
覆されていない前記半導体領域の開口表面を金属と半導
体との合金化をする工程と、前記非晶質領域を熱処理に
より再結晶化する工程とを備え、合金化のための金属原
子が前記高濃度不純物を含む半導体領域中を異常拡散す
ることを防止したことを特徴とするイオン注入を用いた
半導体装置の製造方法をも提供する。
【００１１】
【作用】本発明は上記による構成によって、縦型バイポ
ーラＮＰＮトランジスタの外部ベース等の半導体領域を
形成するために高濃度の不純物原子をマスクを施した基
板（半導体領域）中に比較的大きく傾けた状態（傾ける
角度は特願平2-140951に記載されたとおり２０度以上で
あればよいことは図１８からわかる。）でイオン注入す
ると、マスク端部の直下の外部ベース中において非晶質
領域の形状が従来の垂直に近い注入による逆テーパ状の
形状（鋭角的な形状）に比べて図１７（ｂ）に示すとお
り非晶質領域のエッジにおいてなだらかな形状（鈍角的
な形状）となるために、従来問題となっていた熱処理中
の再結晶化が９０度に近い配置（鋭角的な形状による配
置）で、２方向から成長することがない。この非晶質領
域の鈍角的な形状により、ボイドと呼ばれる欠陥（コー
ナー欠陥）発生の核が形成されにくい。そのために後の
熱処理等の工程での比較的大きなストレスにおいても欠
陥の成長による不良が少なく、良好なＬＳＩを実現でき
る。
ーラＮＰＮトランジスタの外部ベース等の半導体領域を
形成するために高濃度の不純物原子をマスクを施した基
板（半導体領域）中に比較的大きく傾けた状態（傾ける
角度は特願平2-140951に記載されたとおり２０度以上で
あればよいことは図１８からわかる。）でイオン注入す
ると、マスク端部の直下の外部ベース中において非晶質
領域の形状が従来の垂直に近い注入による逆テーパ状の
形状（鋭角的な形状）に比べて図１７（ｂ）に示すとお
り非晶質領域のエッジにおいてなだらかな形状（鈍角的
な形状）となるために、従来問題となっていた熱処理中
の再結晶化が９０度に近い配置（鋭角的な形状による配
置）で、２方向から成長することがない。この非晶質領
域の鈍角的な形状により、ボイドと呼ばれる欠陥（コー
ナー欠陥）発生の核が形成されにくい。そのために後の
熱処理等の工程での比較的大きなストレスにおいても欠
陥の成長による不良が少なく、良好なＬＳＩを実現でき
る。
【００１２】一方、本発明の他の効果としては次のよう
なものがある。縦型バイポーラＮＰＮトランジスタの外
部ベースあるいはソース・ドレイン等の半導体領域を形
成するために、通常のイオン注入法にて高濃度の不純物
原子をマスクを施した基板（単結晶性半導体領域）中に
注入した場合、熱処理にて形成された結晶欠陥（ボイ
ド）自体が電気的リークを生じさせなくても、ベース用
の電極開口あるいはソース・ドレイン用の電極開口を形
成し、この開口の半導体表面をシリサイド化する電極配
線技術工程において、シリサイドの金属原子がこの欠陥
領域を異常拡散するため、近傍にあるベース・エミッタ
接合、ソース・ドレイン接合をたやすく劣化（電気的リ
ークの発生）させる。本発明の方法を用いれば、結晶欠
陥が局所的には存在しているが、欠陥による１次的なリ
ーク電流の発生に至っていないが、シリサイド化により
新たに発生する接合の２次的な結晶性の劣化が発生する
場合でも、本発明の方法を用いればこの接合の劣化を防
止でき、したがってシリサイド化による低抵抗化に起因
した歩留の低下を回避できる。
なものがある。縦型バイポーラＮＰＮトランジスタの外
部ベースあるいはソース・ドレイン等の半導体領域を形
成するために、通常のイオン注入法にて高濃度の不純物
原子をマスクを施した基板（単結晶性半導体領域）中に
注入した場合、熱処理にて形成された結晶欠陥（ボイ
ド）自体が電気的リークを生じさせなくても、ベース用
の電極開口あるいはソース・ドレイン用の電極開口を形
成し、この開口の半導体表面をシリサイド化する電極配
線技術工程において、シリサイドの金属原子がこの欠陥
領域を異常拡散するため、近傍にあるベース・エミッタ
接合、ソース・ドレイン接合をたやすく劣化（電気的リ
ークの発生）させる。本発明の方法を用いれば、結晶欠
陥が局所的には存在しているが、欠陥による１次的なリ
ーク電流の発生に至っていないが、シリサイド化により
新たに発生する接合の２次的な結晶性の劣化が発生する
場合でも、本発明の方法を用いればこの接合の劣化を防
止でき、したがってシリサイド化による低抵抗化に起因
した歩留の低下を回避できる。
【００１３】
【実施例】以下本発明によるイオン注入を用いた半導体
装置の製造方法の第１の実施例について、図面（図１〜
図４）を参照しながら説明する。
装置の製造方法の第１の実施例について、図面（図１〜
図４）を参照しながら説明する。
【００１４】図１のごとく、Ｎ型の単結晶シリコン半導
体層104上に、素子分離用の絶縁膜となる約400ナノ・メ
ータの厚いシリコン酸化膜110を形成し、低エネルギー
のイオン注入にて半導体層104にドーズ量1〜3×1013ｃ
ｍ-2のボロン注入をし、約900℃の熱処理にて内部ベー
スとなるＰ型の半導体領域120を形成した後、半導体の
装置の主平面の上にヒ素（Ａｓ）の不純物を含ませた約
200ナノ・メータ厚の多結晶シリコン半導体膜140、シリ
コン酸化膜141を順次堆積した後、通常のホトマスク工
程により、ＮＰＮトランジスタのエミッタ形成予定部上
に、約500ナノ・メータの幅のレジストパターン150を形
成した。
体層104上に、素子分離用の絶縁膜となる約400ナノ・メ
ータの厚いシリコン酸化膜110を形成し、低エネルギー
のイオン注入にて半導体層104にドーズ量1〜3×1013ｃ
ｍ-2のボロン注入をし、約900℃の熱処理にて内部ベー
スとなるＰ型の半導体領域120を形成した後、半導体の
装置の主平面の上にヒ素（Ａｓ）の不純物を含ませた約
200ナノ・メータ厚の多結晶シリコン半導体膜140、シリ
コン酸化膜141を順次堆積した後、通常のホトマスク工
程により、ＮＰＮトランジスタのエミッタ形成予定部上
に、約500ナノ・メータの幅のレジストパターン150を形
成した。
【００１５】図２のごとく、レジストパターン150をエ
ッチングマスクとしたエッチングにより、シリコン酸化
膜141A、多結晶シリコン半導体膜140Aを形成した後、半
導体装置の主平面上の全面に、約300ナノ・メータのシ
リコン酸化膜142を堆積させた。 図３のごとく、異方
性のドライエッチングにてシリコン酸化膜142をエッチ
ングしてポリシリコン膜140Aの側面にシリコン酸化膜14
2A、142Bを残置させた後、半導体装置の主平面に垂直な
法線から約４５度の斜方向のボロンイオン注入（ドーズ
量 1×1015〜1×1016ｃｍ-2）を図示されているように
異なる方向から２回（必要とあれば多数回）おこなうこ
とにより、マスクとなるシリコン酸化膜142A、142Bの端
部直下にＰ型の半導体領域160A、160Bおよびシリコンの
非晶質領域170A、170B等のエッジ部分を進入させて形成
した。
ッチングマスクとしたエッチングにより、シリコン酸化
膜141A、多結晶シリコン半導体膜140Aを形成した後、半
導体装置の主平面上の全面に、約300ナノ・メータのシ
リコン酸化膜142を堆積させた。 図３のごとく、異方
性のドライエッチングにてシリコン酸化膜142をエッチ
ングしてポリシリコン膜140Aの側面にシリコン酸化膜14
2A、142Bを残置させた後、半導体装置の主平面に垂直な
法線から約４５度の斜方向のボロンイオン注入（ドーズ
量 1×1015〜1×1016ｃｍ-2）を図示されているように
異なる方向から２回（必要とあれば多数回）おこなうこ
とにより、マスクとなるシリコン酸化膜142A、142Bの端
部直下にＰ型の半導体領域160A、160Bおよびシリコンの
非晶質領域170A、170B等のエッジ部分を進入させて形成
した。
【００１６】図４のごとく、半導体装置の全面に、約30
0ナノ・メータのシリコン酸化膜190を堆積させた後、90
0〜950℃30分の熱処理にて、深さが50〜100ナノ・メー
タのエミッタとなるＮ型の半導体領域180を形成した。
この時、非晶質の半導体領域170A、170B等が固相エピタ
キシャル成長により変成してＰ型の単結晶半導体領域と
なり、これらの変成した領域が、外部ベースとなるＰ型
の単結晶半導体領域160A、160Bと一体化した。さらに、
通常の製造方法に従って、アルミニウム電極200A、200B
等を形成した。
0ナノ・メータのシリコン酸化膜190を堆積させた後、90
0〜950℃30分の熱処理にて、深さが50〜100ナノ・メー
タのエミッタとなるＮ型の半導体領域180を形成した。
この時、非晶質の半導体領域170A、170B等が固相エピタ
キシャル成長により変成してＰ型の単結晶半導体領域と
なり、これらの変成した領域が、外部ベースとなるＰ型
の単結晶半導体領域160A、160Bと一体化した。さらに、
通常の製造方法に従って、アルミニウム電極200A、200B
等を形成した。
【００１７】このように本実施例の製造方法によれば、
図５に示すように、Ｐ型の半導体基板100とＮ型の埋め
込み半導体領域を有する縦型バイポーラＮＰＮトランジ
スタの外部ベース等の半導体領域を形成することを目的
として、ボロン等の高濃度の不純物原子をシリコン酸化
膜142A、142Bによるマスクパターンを被覆した半導体基
板（Ｎ型のエピタキシャル半導体領域104）中に、比較
的大きく傾けた（約２０度以上）状態で２方向（図５中
のボロン注入１、２）からイオン注入すると、外部ベー
ス中にイオン注入の損傷により形成された非晶質領域17
0A、170Bの形状が、従来の半導体装置の主平面に対して
垂直に近い注入法による非晶質領域のエッジの逆テーパ
状の形状（鋭角的な形状）に比べて図１７に示すよう非
晶質領域のエッジにおいてなだらかな形状（鈍角的な形
状）となるために、熱処理による再結晶化が従来問題と
なっていたような９０度に近い配置（鋭角的な形状によ
る配置）で、２方向から成長することが回避できた。こ
の非晶質領域の鈍角的な形状により、ボイドと呼ばれる
欠陥（コーナー欠陥）発生の核が形成されなかった。そ
のために後の熱処理工程での比較的大きなストレスにお
いても欠陥の成長による不良が少なく、良好なＬＳＩを
実現できた。なお固相エピタキシャルによる非晶質半導
体領域の単結晶化のための熱処理温度は、非晶質半導体
領域に注入されている不純物原子とその濃度に依存し、
シリコン半導体の場合、約500゜C程度の低温から単結晶
化させることも可能である。
図５に示すように、Ｐ型の半導体基板100とＮ型の埋め
込み半導体領域を有する縦型バイポーラＮＰＮトランジ
スタの外部ベース等の半導体領域を形成することを目的
として、ボロン等の高濃度の不純物原子をシリコン酸化
膜142A、142Bによるマスクパターンを被覆した半導体基
板（Ｎ型のエピタキシャル半導体領域104）中に、比較
的大きく傾けた（約２０度以上）状態で２方向（図５中
のボロン注入１、２）からイオン注入すると、外部ベー
ス中にイオン注入の損傷により形成された非晶質領域17
0A、170Bの形状が、従来の半導体装置の主平面に対して
垂直に近い注入法による非晶質領域のエッジの逆テーパ
状の形状（鋭角的な形状）に比べて図１７に示すよう非
晶質領域のエッジにおいてなだらかな形状（鈍角的な形
状）となるために、熱処理による再結晶化が従来問題と
なっていたような９０度に近い配置（鋭角的な形状によ
る配置）で、２方向から成長することが回避できた。こ
の非晶質領域の鈍角的な形状により、ボイドと呼ばれる
欠陥（コーナー欠陥）発生の核が形成されなかった。そ
のために後の熱処理工程での比較的大きなストレスにお
いても欠陥の成長による不良が少なく、良好なＬＳＩを
実現できた。なお固相エピタキシャルによる非晶質半導
体領域の単結晶化のための熱処理温度は、非晶質半導体
領域に注入されている不純物原子とその濃度に依存し、
シリコン半導体の場合、約500゜C程度の低温から単結晶
化させることも可能である。
【００１８】このように、本発明の方法により、約500
ナノ・メータの幅の微細なエミッタを有する縦型のＮＰ
Ｎバイポーラトランジスタを電気的リークの少ない良好
な特性で形成することができた。
ナノ・メータの幅の微細なエミッタを有する縦型のＮＰ
Ｎバイポーラトランジスタを電気的リークの少ない良好
な特性で形成することができた。
【００１９】本発明の第２の実施例となるＮチャンネル
ＭＯＳ（ＮＭＯＳ）トランジスタの主要部の製造方法に
ついて、図面（図６〜図１０）を参照しながら説明す
る。
ＭＯＳ（ＮＭＯＳ）トランジスタの主要部の製造方法に
ついて、図面（図６〜図１０）を参照しながら説明す
る。
【００２０】図６に示されているように、Ｐ型のシリコ
ン単結晶半導体層105（または基板）上に、素子分離用
の約400ナノメータ厚のシリコン酸化膜110、約10〜30ナ
ノメータのゲート酸化膜112、0.3〜0.8ミクロン幅の配
線形状のゲート電極となる50〜150ナノ・メータ厚のポ
リシリコン膜パターン130Aを形成し、このポリシリコン
膜パターン130Aをマスクとして用いたリンのイオン注入
にてＮ型の半導体領域123A、123Bを形成した後、サイド
ウオール膜となる200〜300ナノメータのＣＶＤシリコン
酸化膜142A、142Bをポリシリコン膜130Aの側面に残置さ
せた。
ン単結晶半導体層105（または基板）上に、素子分離用
の約400ナノメータ厚のシリコン酸化膜110、約10〜30ナ
ノメータのゲート酸化膜112、0.3〜0.8ミクロン幅の配
線形状のゲート電極となる50〜150ナノ・メータ厚のポ
リシリコン膜パターン130Aを形成し、このポリシリコン
膜パターン130Aをマスクとして用いたリンのイオン注入
にてＮ型の半導体領域123A、123Bを形成した後、サイド
ウオール膜となる200〜300ナノメータのＣＶＤシリコン
酸化膜142A、142Bをポリシリコン膜130Aの側面に残置さ
せた。
【００２１】図７に示すように、ゲート酸化膜112の一
部をエッチングにて自己整合的に除去し、半導体装置の
主平面の全面に、金属である約30ナノ・メータのチタン
膜145を堆積した。
部をエッチングにて自己整合的に除去し、半導体装置の
主平面の全面に、金属である約30ナノ・メータのチタン
膜145を堆積した。
【００２２】図８に示すように、600〜800゜Cで約１分間
の短時間熱処理（ＲＴＡ；Rapid Thermal Annealin
g）にてチタン膜145とポリシリコン膜130AおよびＮ型の
半導体領域123A、123Bとを反応させてから、それぞれの
シリコン表面にチタンシリサイド膜147A、147B、147Cを
残置させた。この処理によりシリサイド化されたシリコ
ン領域の表面を低抵抗化することができた。
の短時間熱処理（ＲＴＡ；Rapid Thermal Annealin
g）にてチタン膜145とポリシリコン膜130AおよびＮ型の
半導体領域123A、123Bとを反応させてから、それぞれの
シリコン表面にチタンシリサイド膜147A、147B、147Cを
残置させた。この処理によりシリサイド化されたシリコ
ン領域の表面を低抵抗化することができた。
【００２３】図９に示すように、シリコン酸化膜142A、
142Bをマスクとして用いるイオン注入法により、半導体
装置の主平面に垂直な法線から約４５℃の斜方向のヒ素
イオン注入（ドーズ量 1×1015〜1×1016ｃｍ-2）を図
示されているように異なる方向から、２回おこなうこと
により、シリコン酸化膜142A、142Bの端部直下にエッジ
部分を進入させたＮ型の半導体領域161A、161Bおよびシ
リコンの非晶質領域171A、171Bを形成した。このとき、
ドレインの端部に、実質的なドレインとなるＮ型の半導
体領域123B（ＬＤＤ；Lightly Doped Drain）が残置
され、また同時にソースとなるＮ型の半導体領域123Aが
残置された。
142Bをマスクとして用いるイオン注入法により、半導体
装置の主平面に垂直な法線から約４５℃の斜方向のヒ素
イオン注入（ドーズ量 1×1015〜1×1016ｃｍ-2）を図
示されているように異なる方向から、２回おこなうこと
により、シリコン酸化膜142A、142Bの端部直下にエッジ
部分を進入させたＮ型の半導体領域161A、161Bおよびシ
リコンの非晶質領域171A、171Bを形成した。このとき、
ドレインの端部に、実質的なドレインとなるＮ型の半導
体領域123B（ＬＤＤ；Lightly Doped Drain）が残置
され、また同時にソースとなるＮ型の半導体領域123Aが
残置された。
【００２４】図１０に示すように、全面に絶縁用のシリ
コン酸化膜190を堆積したのち、600〜800゜Cの短時間熱
処理（ＲＴＡ）により非晶質の半導体領域170A、170B等
を固相エピタキシャル成長によりＮ型の単結晶半導体領
域へと変成させて、これらの変成された領域をＮ型の単
結晶半導体領域161A、161Bと一体化させた。さらに、通
常の製造の方法に従って、ソース、ドレイン等のコンタ
クトの開口を形成してから、ソースのアルミニウム金属
電極200A、ドレインのアルミニウム金属電極200B等を形
成した。
コン酸化膜190を堆積したのち、600〜800゜Cの短時間熱
処理（ＲＴＡ）により非晶質の半導体領域170A、170B等
を固相エピタキシャル成長によりＮ型の単結晶半導体領
域へと変成させて、これらの変成された領域をＮ型の単
結晶半導体領域161A、161Bと一体化させた。さらに、通
常の製造の方法に従って、ソース、ドレイン等のコンタ
クトの開口を形成してから、ソースのアルミニウム金属
電極200A、ドレインのアルミニウム金属電極200B等を形
成した。
【００２５】このように本実施例の製造方法によれば、
ＮＭＯＳトランジスタのソース・ドレインの一部となる
高濃度の不純物を含む半導体領域を形成するために、ヒ
素等の高濃度の不純物原子をシリコン酸化膜142A、142B
によるマスクパターンを被覆したＰ型の半導体基板105
中に、比較的大きく傾けた（約２０度以上）状態でイオ
ン注入すると、イオン注入の損傷により形成された非晶
質領域171A、171Bの形状が、半導体装置の主平面に対し
て垂直に近い注入において逆テーパ状に形成される従来
の形状（鋭角的な形状）に比べて、図１７に示すようこ
の非晶質領域のエッジ部においてなだらかな形状（鈍角
的な形状）となるために、熱処理による再結晶化が９０
度に近い配置（鋭角的な形状による配置）で、２方向か
ら成長することが回避できた。この非晶質領域の鈍角的
な形状により、ボイドと呼ばれる欠陥（コーナー欠陥）
発生の核が形成されなかった。これによりシリサイド領
域からの、固相エピタキシャル成長時あるいは別の熱処
理等の工程において発生する比較的大きなストレスによ
る欠陥の成長に起因した電気的リーク等の不良が少なく
なり、良好なＬＳＩを実現できた。このように、本発明
の方法は、固相エピタキシャル成長時、シリサイド形成
時あるいはその後の熱処理時におけるシリサイド化のス
パイク状の異常反応あるいはストレスによって生じるソ
ース・ドレインの半導体領域への影響を抑制することが
できた。また、金属シリサイドの材料としては、チタン
シリサイドを用いたがタングステン、モリブデン等の金
属のシリサイドなど種々の材料を用いることができる。
ＮＭＯＳトランジスタのソース・ドレインの一部となる
高濃度の不純物を含む半導体領域を形成するために、ヒ
素等の高濃度の不純物原子をシリコン酸化膜142A、142B
によるマスクパターンを被覆したＰ型の半導体基板105
中に、比較的大きく傾けた（約２０度以上）状態でイオ
ン注入すると、イオン注入の損傷により形成された非晶
質領域171A、171Bの形状が、半導体装置の主平面に対し
て垂直に近い注入において逆テーパ状に形成される従来
の形状（鋭角的な形状）に比べて、図１７に示すようこ
の非晶質領域のエッジ部においてなだらかな形状（鈍角
的な形状）となるために、熱処理による再結晶化が９０
度に近い配置（鋭角的な形状による配置）で、２方向か
ら成長することが回避できた。この非晶質領域の鈍角的
な形状により、ボイドと呼ばれる欠陥（コーナー欠陥）
発生の核が形成されなかった。これによりシリサイド領
域からの、固相エピタキシャル成長時あるいは別の熱処
理等の工程において発生する比較的大きなストレスによ
る欠陥の成長に起因した電気的リーク等の不良が少なく
なり、良好なＬＳＩを実現できた。このように、本発明
の方法は、固相エピタキシャル成長時、シリサイド形成
時あるいはその後の熱処理時におけるシリサイド化のス
パイク状の異常反応あるいはストレスによって生じるソ
ース・ドレインの半導体領域への影響を抑制することが
できた。また、金属シリサイドの材料としては、チタン
シリサイドを用いたがタングステン、モリブデン等の金
属のシリサイドなど種々の材料を用いることができる。
【００２６】このように、本発明の方法により、0.3〜
0.8ミクロン幅の配線形状の低抵抗なゲート電極を有す
る微細なＭＯＳトランジスタを良好な電気的特性で形成
することができた。
0.8ミクロン幅の配線形状の低抵抗なゲート電極を有す
る微細なＭＯＳトランジスタを良好な電気的特性で形成
することができた。
【００２７】本発明の第３の実施例として、バイポーラ
縦型ＮＰＮトランジスタとＰチャンネルＭＯＳ（ＰＭＯ
Ｓ）とを共存させて形成する製造方法について図面（図
１１〜図１３）を用いて説明する。
縦型ＮＰＮトランジスタとＰチャンネルＭＯＳ（ＰＭＯ
Ｓ）とを共存させて形成する製造方法について図面（図
１１〜図１３）を用いて説明する。
【００２８】図１１のごとく、Ｐ型の単結晶シリコン半
導体基板100中にＮ型の埋め込み層102A、102Bを形成し
た後、Ｎ型のエピタキシャル半導体層104を成長させ
た。この埋め込み領域に達するＮ型のウエル領域108Aを
形成した後、シリコン半導体層104上に、素子分離用の
絶縁膜となる約300ナノ・メータの厚いシリコン酸化膜1
10、ゲート酸化膜となる約10ナノ・メータのシリコン酸
化膜112を形成し、シリコン酸化膜パターン131、ゲート
電極部となるポリシリコン膜パターン130を形成して、
さらに、ＮＰＮトランジスタのエミッタ形成予定部上の
シリコン酸化膜112の開口部にエミッタ用のポリシリコ
ン電極140、シリコン酸化膜141を形成して全面に100〜2
00ナノ・メータのシリコン酸化膜142を堆積した。また
通常の工程順に従った選択的なイオン注入等により、バ
イポーラＮＰＮトランジスタの素子分離のためのＰ型の
半導体領域106、活性ベースとなるＰ型の半導体領域12
0、コレクタ引出しのＮ型の半導体領域114、またＰＭＯ
Ｓトランジスタのソース・ドレインとなるＰ型の半導体
領域122A、122Bを適時形成した。
導体基板100中にＮ型の埋め込み層102A、102Bを形成し
た後、Ｎ型のエピタキシャル半導体層104を成長させ
た。この埋め込み領域に達するＮ型のウエル領域108Aを
形成した後、シリコン半導体層104上に、素子分離用の
絶縁膜となる約300ナノ・メータの厚いシリコン酸化膜1
10、ゲート酸化膜となる約10ナノ・メータのシリコン酸
化膜112を形成し、シリコン酸化膜パターン131、ゲート
電極部となるポリシリコン膜パターン130を形成して、
さらに、ＮＰＮトランジスタのエミッタ形成予定部上の
シリコン酸化膜112の開口部にエミッタ用のポリシリコ
ン電極140、シリコン酸化膜141を形成して全面に100〜2
00ナノ・メータのシリコン酸化膜142を堆積した。また
通常の工程順に従った選択的なイオン注入等により、バ
イポーラＮＰＮトランジスタの素子分離のためのＰ型の
半導体領域106、活性ベースとなるＰ型の半導体領域12
0、コレクタ引出しのＮ型の半導体領域114、またＰＭＯ
Ｓトランジスタのソース・ドレインとなるＰ型の半導体
領域122A、122Bを適時形成した。
【００２９】図１２のごとく、異方性のドライエッチン
グにてシリコン酸化膜142をエッチングしてゲート用の
ポリシリコン膜130の側面にシリコン酸化膜142A、142B
（第１のマスクパターン）を残置させ、また同時にエミ
ッタ用のポリシリコン膜140の側面にシリコン酸化膜142
C、142D（第２のマスクパターン）を残置させた後、選
択的に形成したホトレジスト膜152をマスクとして、半
導体装置の主平面に垂直な法線から約４５度の斜方向の
ボロンイオン注入（ドーズ量 1×1015〜1×101 6ｃ
ｍ-2）を図示されているように異なる方向から２回おこ
なうことにより、ＰＭＯＳ用のシリコン酸化膜142A、14
2Bの端部直下にＰ型の半導体領域160A、160Bおよびシリ
コンの非晶質領域170A、170Bのエッジ部分を進入させて
形成し、また同時にＮＰＮトランジスタ用のシリコン酸
化膜142Dの端部の直下にＰ型の半導体領域160Dおよびシ
リコンの非晶質領域170Dのエッジ部分を進入させて形成
した。
グにてシリコン酸化膜142をエッチングしてゲート用の
ポリシリコン膜130の側面にシリコン酸化膜142A、142B
（第１のマスクパターン）を残置させ、また同時にエミ
ッタ用のポリシリコン膜140の側面にシリコン酸化膜142
C、142D（第２のマスクパターン）を残置させた後、選
択的に形成したホトレジスト膜152をマスクとして、半
導体装置の主平面に垂直な法線から約４５度の斜方向の
ボロンイオン注入（ドーズ量 1×1015〜1×101 6ｃ
ｍ-2）を図示されているように異なる方向から２回おこ
なうことにより、ＰＭＯＳ用のシリコン酸化膜142A、14
2Bの端部直下にＰ型の半導体領域160A、160Bおよびシリ
コンの非晶質領域170A、170Bのエッジ部分を進入させて
形成し、また同時にＮＰＮトランジスタ用のシリコン酸
化膜142Dの端部の直下にＰ型の半導体領域160Dおよびシ
リコンの非晶質領域170Dのエッジ部分を進入させて形成
した。
【００３０】図１３のごとく、半導体装置の全面に、約
300ナノ・メータのシリコン酸化膜190を堆積させた後、
900〜950℃30分の熱処理にて、深さが50〜100ナノ・メ
ータのエミッタとなるＮ型の半導体領域180を形成し
た。この時、非晶質の半導体領域170A、170B、170D等が
固相エピタキシャル成長により変成してＰ型の単結晶半
導体領域となり、これら変成した半導体領域（170A、17
0B）が、それぞれソース・ドレインとなるＰ型の半導体
領域160A、160Bに一体化し、また同時に変成した半導体
領域（170D）が外部ベースとなるＰ型の単結晶半導体領
域160Dと一体化した。さらに、通常の製造方法に従っ
て、アルミニウム電極200A、200B、200C、200D、200E等
を形成した。
300ナノ・メータのシリコン酸化膜190を堆積させた後、
900〜950℃30分の熱処理にて、深さが50〜100ナノ・メ
ータのエミッタとなるＮ型の半導体領域180を形成し
た。この時、非晶質の半導体領域170A、170B、170D等が
固相エピタキシャル成長により変成してＰ型の単結晶半
導体領域となり、これら変成した半導体領域（170A、17
0B）が、それぞれソース・ドレインとなるＰ型の半導体
領域160A、160Bに一体化し、また同時に変成した半導体
領域（170D）が外部ベースとなるＰ型の単結晶半導体領
域160Dと一体化した。さらに、通常の製造方法に従っ
て、アルミニウム電極200A、200B、200C、200D、200E等
を形成した。
【００３１】このように本実施例の製造方法によれば、
斜方向イオン注入による非晶質領域を熱処理により再結
晶化させることにより、非晶質領域のエッジに従来発生
していたボイドと呼ばれる欠陥（コーナー欠陥）を抑制
できた。これにより製造工程での熱処理において発生す
る比較的大きなストレスによる欠陥の成長も防止でき、
良好な歩留りで電気的リークの少ないバイポーラ縦型Ｎ
ＰＮトランジスタとＰチャンネルＭＯＳとを共存させ
て、しかも両者の工程を共有させて、工程数を節減しな
がら形成する製造方法を提供することができた。
斜方向イオン注入による非晶質領域を熱処理により再結
晶化させることにより、非晶質領域のエッジに従来発生
していたボイドと呼ばれる欠陥（コーナー欠陥）を抑制
できた。これにより製造工程での熱処理において発生す
る比較的大きなストレスによる欠陥の成長も防止でき、
良好な歩留りで電気的リークの少ないバイポーラ縦型Ｎ
ＰＮトランジスタとＰチャンネルＭＯＳとを共存させ
て、しかも両者の工程を共有させて、工程数を節減しな
がら形成する製造方法を提供することができた。
【００３２】本発明の第４の実施例として、バイポーラ
横型ＰＮＰトランジスタとＰチャンネルＭＯＳとを共存
させて形成する製造方法について図面（図１４〜図１
６）を用いて説明する。
横型ＰＮＰトランジスタとＰチャンネルＭＯＳとを共存
させて形成する製造方法について図面（図１４〜図１
６）を用いて説明する。
【００３３】図１４のごとく、Ｐ型の単結晶シリコン半
導体基板100中にＮ型の埋め込み層102A、102Bを形成し
た後、Ｎ型のエピタキシャル半導体層104を成長させ
た。これらの埋め込み領域に達するＮ型のウエル領域10
8A、108Bを形成した後、シリコン半導体層104上に、素
子分離用の絶縁膜となる約300ナノ・メータの厚いシリ
コン酸化膜110、ゲート酸化膜となる約10ナノ・メータ
のシリコン酸化膜112を形成し、ＰＭＯＳのゲート電極
部となるポリシリコン膜パターン130A、シリコン酸化膜
パターン131Aを形成して、さらに、ＰＮＰトランジスタ
のベース幅を規定するポリシリコン電極130B、シリコン
酸化膜131Bを形成して全面に100〜200ナノ・メータのシ
リコン酸化膜142を堆積した。また通常の工程手順に従
った選択的なイオン注入等により、バイポーラＰＮＰト
ランジスタの素子分離のためのＰ型の半導体領域106、
またＰＭＯＳトランジスタのソース・ドレインとなるＰ
型の半導体領域122A、122B等を適時形成した。
導体基板100中にＮ型の埋め込み層102A、102Bを形成し
た後、Ｎ型のエピタキシャル半導体層104を成長させ
た。これらの埋め込み領域に達するＮ型のウエル領域10
8A、108Bを形成した後、シリコン半導体層104上に、素
子分離用の絶縁膜となる約300ナノ・メータの厚いシリ
コン酸化膜110、ゲート酸化膜となる約10ナノ・メータ
のシリコン酸化膜112を形成し、ＰＭＯＳのゲート電極
部となるポリシリコン膜パターン130A、シリコン酸化膜
パターン131Aを形成して、さらに、ＰＮＰトランジスタ
のベース幅を規定するポリシリコン電極130B、シリコン
酸化膜131Bを形成して全面に100〜200ナノ・メータのシ
リコン酸化膜142を堆積した。また通常の工程手順に従
った選択的なイオン注入等により、バイポーラＰＮＰト
ランジスタの素子分離のためのＰ型の半導体領域106、
またＰＭＯＳトランジスタのソース・ドレインとなるＰ
型の半導体領域122A、122B等を適時形成した。
【００３４】図１５のごとく、異方性のドライエッチン
グにてシリコン酸化膜142をエッチングしてゲート用の
ポリシリコン膜130Aの側面にシリコン酸化膜142A、142B
（第１のマスクパターン）を残置させ、また同時にＰＮ
Ｐトランジスタのポリシリコン膜130Bの側面にシリコン
酸化膜142C、142D（第２のマスクパターン）を残置させ
た後、半導体装置の主平面に垂直な法線から２０〜５０
度の斜方向のボロンイオン注入（ドーズ量 1×1015〜1
×1016ｃｍ-2）を図示されているように異なる方向から
２回おこなうことにより、ＰＭＯＳ用のシリコン酸化膜
142A、142Bの端部直下にＰ型の半導体領域160A、160Bお
よびシリコンの非晶質領域170A、170Bをそのエッジ部分
を進入させて形成し、また同時にＰＮＰトランジスタ用
のシリコン酸化膜142C、142Dの端部直下にＰ型の半導体
領域160C、160Dおよびシリコンの非晶質領域170C、170D
のエッジ部分を進入させて形成した。
グにてシリコン酸化膜142をエッチングしてゲート用の
ポリシリコン膜130Aの側面にシリコン酸化膜142A、142B
（第１のマスクパターン）を残置させ、また同時にＰＮ
Ｐトランジスタのポリシリコン膜130Bの側面にシリコン
酸化膜142C、142D（第２のマスクパターン）を残置させ
た後、半導体装置の主平面に垂直な法線から２０〜５０
度の斜方向のボロンイオン注入（ドーズ量 1×1015〜1
×1016ｃｍ-2）を図示されているように異なる方向から
２回おこなうことにより、ＰＭＯＳ用のシリコン酸化膜
142A、142Bの端部直下にＰ型の半導体領域160A、160Bお
よびシリコンの非晶質領域170A、170Bをそのエッジ部分
を進入させて形成し、また同時にＰＮＰトランジスタ用
のシリコン酸化膜142C、142Dの端部直下にＰ型の半導体
領域160C、160Dおよびシリコンの非晶質領域170C、170D
のエッジ部分を進入させて形成した。
【００３５】図１６のごとく、半導体装置の全面に、約
300ナノ・メータのシリコン酸化膜190を堆積させた後、
900〜950℃30分の熱処理をおこなった。この時、非晶質
の半導体領域170A、170B、170C、170D等が固相エピタキ
シャル成長により変成してＰ型の単結晶半導体領域とな
り、これらの変成した領域（170A、170B）が、それぞれ
ソース・ドレインとなるＰ型の半導体領域（160A、160
B）に一体化し、また同時に変成した領域170C、170Dが
それぞれＰＮＰトランジスタのエミッタ、コレクタとな
るＰ型の単結晶半導体領域160C、160Dと一体化した。さ
らに、通常の製造方法に従って、アルミニウム電極200
A、200B、200C、200D等を形成した。
300ナノ・メータのシリコン酸化膜190を堆積させた後、
900〜950℃30分の熱処理をおこなった。この時、非晶質
の半導体領域170A、170B、170C、170D等が固相エピタキ
シャル成長により変成してＰ型の単結晶半導体領域とな
り、これらの変成した領域（170A、170B）が、それぞれ
ソース・ドレインとなるＰ型の半導体領域（160A、160
B）に一体化し、また同時に変成した領域170C、170Dが
それぞれＰＮＰトランジスタのエミッタ、コレクタとな
るＰ型の単結晶半導体領域160C、160Dと一体化した。さ
らに、通常の製造方法に従って、アルミニウム電極200
A、200B、200C、200D等を形成した。
【００３６】このように本実施例の製造方法によれば、
斜方向イオン注入による非晶質領域を熱処理により再結
晶化させることにより、非晶質領域のエッジに従来発生
していたボイドと呼ばれる欠陥（コーナー欠陥）を抑制
できた。なお、本発明の方法は横型ＰＮＰトランジスタ
のエミッタに適用することにより、エミッタの電流増幅
率の改善にたいして効果が大きく、コレクタは逆バイア
ス時の電気的リークの低減に効果があった。本発明によ
る製造工程での熱処理において発生する比較的大きなス
トレスによる欠陥の成長も防止でき、良好な歩留りで電
気的特性に優れたバイポーラ横型ＰＮＰトランジスタと
ＰチャンネルＭＯＳとを共存させて、しかも両者の工程
を共有させて、工程数を節減しながら形成する製造方法
を提供することができた。
斜方向イオン注入による非晶質領域を熱処理により再結
晶化させることにより、非晶質領域のエッジに従来発生
していたボイドと呼ばれる欠陥（コーナー欠陥）を抑制
できた。なお、本発明の方法は横型ＰＮＰトランジスタ
のエミッタに適用することにより、エミッタの電流増幅
率の改善にたいして効果が大きく、コレクタは逆バイア
ス時の電気的リークの低減に効果があった。本発明によ
る製造工程での熱処理において発生する比較的大きなス
トレスによる欠陥の成長も防止でき、良好な歩留りで電
気的特性に優れたバイポーラ横型ＰＮＰトランジスタと
ＰチャンネルＭＯＳとを共存させて、しかも両者の工程
を共有させて、工程数を節減しながら形成する製造方法
を提供することができた。
【００３７】最後に、本発明の方法に付加して改良され
るべき手法について述べる。本発明の方法は縦型のＮＰ
ＮトランジスタのエミッタとなるＮ型の半導体領域をイ
オン注入法にて形成する場合にも適用できる。すなわ
ち、ベースとなるＰ型の半導体領域上に形成された矩形
の開口を有するシリコン酸化膜等の絶縁膜のマスク材パ
ターンをマスクとして、この開口を通じて、ヒ素を４回
転（４つの方向）斜方向イオン注入することによりエミ
ッタを形成する。この方法により、マスク材パターンの
端部の直下でのエミッタ・エッジでのコーナー欠陥の発
生を防止できる。
るべき手法について述べる。本発明の方法は縦型のＮＰ
ＮトランジスタのエミッタとなるＮ型の半導体領域をイ
オン注入法にて形成する場合にも適用できる。すなわ
ち、ベースとなるＰ型の半導体領域上に形成された矩形
の開口を有するシリコン酸化膜等の絶縁膜のマスク材パ
ターンをマスクとして、この開口を通じて、ヒ素を４回
転（４つの方向）斜方向イオン注入することによりエミ
ッタを形成する。この方法により、マスク材パターンの
端部の直下でのエミッタ・エッジでのコーナー欠陥の発
生を防止できる。
【００３８】さらには、ＢｉＣＭＯＳへの応用として、
縦型のＮＰＮトランジスタのエミッタとなるＮ型の半導
体領域と共存させたＮＭＯＳのソース・ドレインの一部
となる高濃度のＮ型の半導体領域とを斜方向のイオン注
入（ゲート用のポリシリコン電極の側面に残置された、
いわゆる、サイドウオールをマスクとしたイオン注入）
にて同時に形成することにより、工程の簡略化を実現す
る製造的な利点がえられる。
縦型のＮＰＮトランジスタのエミッタとなるＮ型の半導
体領域と共存させたＮＭＯＳのソース・ドレインの一部
となる高濃度のＮ型の半導体領域とを斜方向のイオン注
入（ゲート用のポリシリコン電極の側面に残置された、
いわゆる、サイドウオールをマスクとしたイオン注入）
にて同時に形成することにより、工程の簡略化を実現す
る製造的な利点がえられる。
【００３９】本発明の斜方向のイオン注入の工程の前
に、予め、ポリシリコン薄膜等の薄い導電性の半導体膜
を形成してから、この半導体膜を介した斜方向のイオン
注入にて、ＮＭＯＳのソース・ドレインの一部となる高
濃度のＮ型の半導体領域を形成することにより、すでに
記述されているような本発明の種々の効果が得られる。
特に、縦型のＮＰＮトランジスタのエミッタとなるＮ型
の半導体領域をイオン注入法にて形成する場合にも、予
め形成したアモルファスシリコン薄膜等の半導体薄膜越
しにエミッタを斜方向のイオン注入にて形成することに
より、エミッタ・エッジでの結晶欠陥の発生を防止する
ことができる。
に、予め、ポリシリコン薄膜等の薄い導電性の半導体膜
を形成してから、この半導体膜を介した斜方向のイオン
注入にて、ＮＭＯＳのソース・ドレインの一部となる高
濃度のＮ型の半導体領域を形成することにより、すでに
記述されているような本発明の種々の効果が得られる。
特に、縦型のＮＰＮトランジスタのエミッタとなるＮ型
の半導体領域をイオン注入法にて形成する場合にも、予
め形成したアモルファスシリコン薄膜等の半導体薄膜越
しにエミッタを斜方向のイオン注入にて形成することに
より、エミッタ・エッジでの結晶欠陥の発生を防止する
ことができる。
【００４０】良好な固相エピタキシャル成長を生じさせ
るためには、ボロン等の不純物を室温に達しない低温
（例えば液体窒素温度）にした基板でイオン注入してか
ら、室温からできるだけ高い温度（500゜C以上）へと加
熱して、徐々に固相成長させることにより、結晶欠陥の
少ない半導体領域を形成することができる。
るためには、ボロン等の不純物を室温に達しない低温
（例えば液体窒素温度）にした基板でイオン注入してか
ら、室温からできるだけ高い温度（500゜C以上）へと加
熱して、徐々に固相成長させることにより、結晶欠陥の
少ない半導体領域を形成することができる。
【００４１】また、半導体基板の非晶質化のためには、
ボロン、ヒ素等の不純物の斜方向イオン注入をおこなう
が、この注入の前あるいは後に、電導型をきめない元素
（シリコン、アルゴン、窒素等）のイオンを注入して非
晶質化を促進させることができるので、固相成長による
再結晶化をさらに良好に実施できる。
ボロン、ヒ素等の不純物の斜方向イオン注入をおこなう
が、この注入の前あるいは後に、電導型をきめない元素
（シリコン、アルゴン、窒素等）のイオンを注入して非
晶質化を促進させることができるので、固相成長による
再結晶化をさらに良好に実施できる。
【００４２】
【発明の効果】以上のように本発明は、バイポーラ素
子、ＭＯＳ素子等の主要部が形成される単結晶性の半導
体領域を被覆するマスクパターンをマスクとして用いイ
オン注入角度が２０度以上の大きく傾斜した高濃度のイ
オン注入を行なうことにより非晶質領域をこのマスク材
料の端部の下にまで十分進入させて形成し、前記非晶質
領域を熱処理により再結晶化することにより、非晶質領
域のエッジに従来発生していたボイドと呼ばれる欠陥
（コーナー欠陥）を抑制できる。これにより製造工程で
の熱処理において発生する比較的大きなストレスによる
欠陥の成長も防止でき、良好な歩留りで電気的リークの
少ないバイポーラトランジスタあるいはＭＯＳトランジ
スタ等を形成する方法を提供することができる。
子、ＭＯＳ素子等の主要部が形成される単結晶性の半導
体領域を被覆するマスクパターンをマスクとして用いイ
オン注入角度が２０度以上の大きく傾斜した高濃度のイ
オン注入を行なうことにより非晶質領域をこのマスク材
料の端部の下にまで十分進入させて形成し、前記非晶質
領域を熱処理により再結晶化することにより、非晶質領
域のエッジに従来発生していたボイドと呼ばれる欠陥
（コーナー欠陥）を抑制できる。これにより製造工程で
の熱処理において発生する比較的大きなストレスによる
欠陥の成長も防止でき、良好な歩留りで電気的リークの
少ないバイポーラトランジスタあるいはＭＯＳトランジ
スタ等を形成する方法を提供することができる。
【図１】本発明の第１の実施例における第１の工程断面
図である。
図である。
【図２】本発明の第１の実施例における第２の工程断面
図である。
図である。
【図３】本発明の第１の実施例における第３の工程断面
図である。
図である。
【図４】本発明の第１の実施例における第４の工程断面
図である。
図である。
【図５】本発明の第１の実施例の特徴を説明する工程断
面図である。
面図である。
【図６】本発明の第２の実施例における第１の工程断面
図である。
図である。
【図７】本発明の第２の実施例における第２の工程断面
図である。
図である。
【図８】本発明の第２の実施例における第３の工程断面
図である。
図である。
【図９】本発明の第２の実施例における第４の工程断面
図である。
図である。
【図１０】本発明の第２の実施例における第５の工程断
面図である。
面図である。
【図１１】本発明の第３の実施例における第１の工程断
面図である。
面図である。
【図１２】本発明の第３の実施例における第２の工程断
面図である。
面図である。
【図１３】本発明の第３の実施例における第３の工程断
面図である。
面図である。
【図１４】本発明の第４の実施例における第１の工程断
面図である。
面図である。
【図１５】本発明の第４の実施例における第２の工程断
面図である。
面図である。
【図１６】本発明の第４の実施例における第３の工程断
面図である。
面図である。
【図１７】本発明の第１の実施例の特徴を説明する工程
断面図である。
断面図である。
【図１８】特願平2-140951に提示された注入角度に対す
るリーク歩留りを示す特性図である。
るリーク歩留りを示す特性図である。
【図１９】従来の技術上の問題点を説明する断面図であ
る。
る。
１００ Ｐ型半導体領域 １２０ Ｐ型半導体領域 １６０ Ｐ型半導体領域 １０５ Ｐ型半導体領域 １０６ Ｐ型半導体領域 １２２ Ｐ型半導体領域 １０２ Ｎ型半導体領域 １０４ Ｎ型半導体領域 １１４ Ｎ型半導体領域 １２３ Ｎ型半導体領域 １６１ Ｎ型半導体領域 １８０ Ｎ型半導体領域 １３０ ポリシリコン １４０ ポリシリコン １１０ シリコン酸化膜 １１２ シリコン酸化膜 １３１ シリコン酸化膜 １４１ シリコン酸化膜 １４２ シリコン酸化膜 １９０ シリコン酸化膜 １４５ チタン １４７ チタンシリサイド １７０ 非晶質領域 １７１ 非晶質領域 ２００ 金属電極 ２１０ ボイド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/8222 Ｈ０１Ｌ 27/06 １０１Ｕ 21/8249 ３２１Ｆ 27/06 29/72 29/73 29/78 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 21/28 301 H01L 27/06 H01L 29/73
Claims (7)
- 【請求項１】 縦型バイポーラ素子のエミッタが形成さ
れる単結晶性の半導体領域を被覆するマスクパターンを
形成する工程と、外部ベースが形成される前記半導体領
域中に前記マスクパターンをマスクとして用いイオン注
入角度が２０度以上の大きく傾斜した所定の導電型を有
する高濃度のイオン注入をおこなうことにより非晶質領
域を前記マスク材料の下にまで十分進入させて形成する
工程と、前記非晶質領域を熱処理により再結晶化する工
程とを備えたことを特徴とするイオン注入を用いた半導
体装置の製造方法。 - 【請求項２】 単結晶性の半導体領域上にマスクパター
ンを形成する工程と、前記半導体領域中に前記マスクパ
ターンをマスクとして用いイオン注入角度が２０度以上
の大きく傾斜した高濃度のイオン注入をおこなうことに
より非晶質領域を前記マスク材料の下にまで十分進入さ
せて形成する工程と、前記マスクパターンにて被覆され
ていない前記半導体領域の開口表面を金属と半導体との
合金化をする工程と、前記非晶質領域を熱処理により再
結晶化する工程とを備え、合金化のための金属原子が前
記高濃度不純物を含む半導体領域中を異常拡散すること
を防止したことを特徴とするイオン注入を用いた半導体
装置の製造方法。 - 【請求項３】 電界効果型トランジスタのゲート電極部
の側面に第１のマスクパターンを残置させる工程と、縦
型バイポーラトランジスタのエミッタを形成する単結晶
性の半導体領域を被覆する第２のマスクパターンを残置
させる工程と、ソース・ドレインおよび外部ベースが形
成される前記半導体領域中に前記第１および第２のマス
クパターンをマスクとして用いイオン注入角度が２０度
以上の大きく傾斜した所定の導電型の高濃度のイオン注
入を同時におこなうことにより非晶質領域を前記第１お
よび第２のマスク材料の下にまで十分進入させて形成す
る工程と、前記非晶質領域を熱処理により再結晶化する
工程とを備えたことを特徴とするイオン注入を用いた半
導体装置の製造方法。 - 【請求項４】 電界効果型トランジスタのゲート電極部
の側面に第１のマスクパターンを残置させる工程と、縦
型バイポーラトランジスタのエミッタを形成する単結晶
性の半導体領域を被覆する第２のマスクパターンを残置
させる工程と、ソース・ドレインおよび外部ベースが形
成される前記半導体領域中に前記第１および第２のマス
クパターンをマスクとして用いイオン注入角度が２０度
以上の大きく傾斜した高濃度のイオン注入を同時におこ
なうことにより非晶質領域を前記第１および第２のマス
ク材料の下にまで十分進入させて形成する工程と、前記
マスクパターンにて被覆されていない前記半導体領域の
開口表面を金属と半導体との合金化をする工程と、前記
非晶質領域を熱処理により再結晶化する工程とを備え、
合金化のための金属原子が前記高濃度不純物を含む半導
体領域中を異常拡散することを防止したことを特徴とす
るイオン注入を用いた半導体装置の製造方法。 - 【請求項５】 単結晶性の半導体領域上に横型バイポー
ラ素子のベース幅をきめるマスクパターンを形成する工
程と、すくなくともエミッタが形成される前記半導体領
域中に前記マスクパターンをマスクとして用いイオン注
入角度が２０度以上の大きく傾斜した所定の導電型の高
濃度のイオン注入をおこなうことにより非晶質領域を前
記マスク材料の下にまで十分進入させて形成する工程
と、前記非晶質領域を熱処理により再結晶化する工程と
を備えたことを特徴とするイオン注入を用いた半導体装
置の製造方法。 - 【請求項６】 非晶質領域を形成する高濃度イオン注入
におけるイオン種をシリコン基板内において電気的に活
性でないイオンとすることを特徴とする請求項２または
４のいずれかに記載のイオン注入を用いた半導体装置の
製造方法。 - 【請求項７】 再結晶化の工程において、非晶質領域を
形成するために室温に達しない低温にした半導体基板に
イオン注入してから、室温からできるだけ高い温度へと
加熱して、徐々に固相エピタキシャル成長させることに
より結晶欠陥の少ない半導体領域を形成することを特徴
とする請求項１ないし６いずれか記載のイオン注入を用
いた半導体装置の製造方法。
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