JPH1098004A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】本発明の課題は、高濃度拡散層形成に伴うシリ
コン基板の強度低下を抑え、良好な電気特性を示す半導
体装置及びその製造方法を提供することである。 【解決手段】イオン注入後のドーパント活性化アニール
の保持温度を２段階以上変化させ、かつ一回目のドーパ
ント活性化アニールの温度を５００℃以上７５０℃以下
とし、少なくとも２回目以降の熱処理温度を８００℃以
上１１００℃以下とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的特性の信頼
性を要求される半導体装置およびその製造方法に関する
ものである。

【０００２】

【従来の技術】従来の半導体装置の製造技術として、例
えば特開昭６２−２３５９０６号公報にＭＯＳデバイス
の製造方法が記載されている。◆この従来の半導体装置
の集積回路の製造技術を図１０乃至図１２を用いて説明
する。図１０は従来技術のｎ−ＭＯＳデバイスの断面構
造模式図、図１１は従来技術のｎ−ＭＯＳデバイスの製
造工程の概要を示すフローチャート、図１２はアモルフ
ァス状態のイオン注入層のドーパント活性化アニール温
度と活性化率の関係をそれぞれ示す。

【０００３】ｎ−ＭＯＳデバイスの製造工程の概要は次
のようになる。◆ （１）ｐ型のシリコン基板２の素子形成面の表面に素子
分離のための素子分離膜３を形成する。◆ （２）ｐ型のシリコン基板２にＭＯＳトランジスタＶｔ
ｈコントロール用のイオン打ち込みを行う。◆ （３）ｐ型のシリコン基板２の上にゲート酸化膜４と多
結晶シリコン膜５をこの順番で形成する。◆ （４）多結晶シリコン膜５の所望の位置をエッチング除
去して、ゲート酸化膜４の上にゲート電極５を形成す
る。◆ （５）ゲート電極５をマスクとして所望の位置にヒ素、
リン等のイオンを打ち込み、アモルファス状態のイオン
注入層７を形成する。◆ （６）８００℃以上の温度でアニールを行ない、アモル
ファス状態のイオン注入層７を活性化させ拡散層（以
下、高濃度拡散層７という）７とする。◆ （７）ゲート電極５の周囲に層間絶縁膜６を形成し、そ
の上方に金属配線８を形成し多数のトランジスタの電極
間の接続を行ない、ｎ−ＭＯＳデバイスが完成する。

【０００４】上記の工程（６）の８００℃以上のアニー
ルはドーパント活性化アニールと呼ばれ、イオン注入に
よってシリコン基板内部に打ち込まれた原子を電気的に
活性な結合位置に配置する目的で行われる。

【０００５】すなわち、上記工程（５）でイオン注入さ
れた直後の状態では、シリコン基板のイオン注入層はア
モルファス状態になっており、打ち込まれた原子がシリ
コンの格子間位置に存在するために電気的に十分活性な
状態ではない。そこで、ドーパント活性化アニールによ
って、打ち込まれた原子がシリコンの格子位置に存在す
るようにする。また、ドーパント活性化アニールにはイ
オン打ち込みにより損傷したシリコン基板を回復させる
効果もある。

【０００６】ドーズ量（単位面積に打ち込まれるイオン
の量）が少ない場合、すなわちイオン注入層がアモルフ
ァス状態にならない場合の活性化率（イオン注入によっ
てシリコン基板内部に打ち込まれた原子の量に対するド
ーパント活性化アニールによって活性化された原子の量
の割合）はドーパント活性化アニール温度の上昇ととも
に増加する。しかしながら図１２に示すように、アモル
ファス状態のイオン注入層のアニールによる活性化率の
変化は単調でなく、５００℃から８００℃の温度域で活
性化率（キャリア密度）が低下する現象が起こる。従っ
て、従来技術の高濃度拡散層のドーパント活性化アニー
ルは８００℃以上の温度で行われている。

【０００７】

【発明が解決しようとする課題】しかしながら従来技術
の半導体回路製造方法は、ゲート電極端部からシリコン
基板中に転位などが発生し半導体装置の電気的特性の不
良を招く場合があるという問題がある。

【０００８】この問題は特に半導体装置の高速化のため
に通常の多結晶シリコン膜等のゲート酸化膜の上に、Ｔ
ｉＮ，Ｗ，ＷＳｉ，ＣｏＳｉ，ＴｉＳｉ，ＮｉＳｉ等の
低抵抗膜を形成した半導体装置で顕著に発生する。

【０００９】そしてこの問題を解決すべく鋭意究明した
ところ、その原因が高濃度拡散層のシリコン基板との界
面近傍に存在する微小欠陥によるものであり、この微小
欠陥がドーパント活性化アニールにより形成されること
を見出した。

【００１０】以下にそのメカニズムを図１３を用いて説
明する。図１３は従来技術のドーパント活性化アニール
後の高濃度拡散層の断面模式図である。

【００１１】アモルファス状態のイオン注入層７を従来
技術でドーパント活性化アニールするとアモルファス状
態のイオン注入層７が再結晶化するが、このとき図１３
に示すように、高濃度拡散層７におけるシリコン基板２
との界面近傍に微小欠陥１４が残留し、これによりシリ
コン基板２の強度が低下する。

【００１２】イオン注入前のシリコン基板２には転位等
の格子欠陥がなく、その強度はシリコン結晶の理想的強
度（大体シリコンの剛性率の１／６と計算される）であ
りゲート電極膜の膜応力程度では転位は発生しない。し
かしながら、上記のようにイオン注入、およびそれに続
くドーパント活性化アニールによって高濃度拡散層７に
おけるシリコン基板２との界面近傍に微小欠陥１４が発
生するためにシリコン基板２の強度が低下し、イオン注
入前では転位が発生しないような小さな応力が負荷され
た場合でも転位が発生することになり、電気的特性の悪
化につながる。特にゲート電極端部のように形状的に応
力の集中しやすい場所においては、わずかなゲート電極
膜の応力の増加によっても、ドーパント活性化アニール
に起因した微小欠陥が大きな転位に発達し易く、半導体
集積回路装置１の製造歩留まりの低下等大きな問題とな
る。

【００１３】特に半導体装置の高速化のために通常の多
結晶シリコン膜等のゲート酸化膜の上に、ＴｉＮ，Ｗ，
ＷＳｉ，ＣｏＳｉ，ＴｉＳｉ，ＮｉＳｉ等の低抵抗膜を
形成した半導体装置でこの問題が顕著に発生するのは、
低抵抗膜は多結晶シリコン膜より硬い材料が多く、ま
た、真性応力が大きいため、シリコン基板のゲート端部
には通常のゲート酸化膜よりもさらに大きな応力が働く
ためである。

【００１４】本発明の目的は、高濃度拡散層形成に伴う
シリコン基板の強度低下を抑え、良好な電気特性を示す
半導体装置及びその製造方法を提供することである。

【００１５】なお本願でいう転位とは、例えばＰＮジャ
ンクションを横切るような、半導体装置の電気的特性の
不良を招くような転位を言い、半導体装置の電気的特性
の不良を招ねかないような微小な転位は含まない。

【００１６】

【課題を解決するための手段】高濃度拡散層形成のため
のイオン注入およびそれに続くドーパント活性化アニー
ルの後にシリコン基板の強度が低下し、転位が発生しや
すくなるという問題点は、ドーパント活性化アニールを
低温と高温の２回に分けて行うことにより解決できる。

【００１７】初回の低温のドーパント活性化アニールに
よってシリコン基板表面のアモルファスが結晶化し、こ
れに伴ってアモルファス／結晶界面では高温のドーパン
ト活性化アニールの場合よりさらに小さい微小欠陥が発
生する。しかしながら発明者らの研究によれば、この微
小欠陥は７５０℃以上の高温でドーパント活性化アニー
ルした場合と比較して大きな転位になりにくいことが判
明した。すなわち、この微小欠陥はある限界応力以上の
応力を負荷することによって大きな転位に成長するが、
その限界応力の値は、低温のドーパント活性化アニール
の場合の方が高温のドーパント活性化アニールの場合よ
りも大きいことがわかった。よって、低温のドーパント
活性化アニールを行うことによって微小欠陥によるシリ
コン基板強度の低下を減少させることができる。しかし
ながら、低温のドーパント活性化アニールはドーパント
の活性化率を低下させ、また高温のドーパント活性化ア
ニールの場合に比べて、アモルファスから結晶化した部
分のシリコン基板の結晶性も良くないという問題があ
る。しかしながら、発明者らは低温でドーパント活性化
アニールしたものを、再び高温でドーパント活性化アニ
ールすることによりドーパントの活性化率を上昇させる
ことが可能であることを見出した。なお、この２回目の
高温のドーパント活性化アニールを行った後でも１度目
の低温のドーパント活性化アニールで発生した微小欠陥
は残留するが、大きな転位に発達することはなかった。

【００１８】以上述べたように、高濃度拡散層形成のた
めのイオン注入に続くドーパント活性化アニールを低温
のドーパント活性化アニールと高温のドーパント活性化
アニールとの２回に分けて行うことによって、シリコン
基板の強度低下を最低限に抑えて、高濃度拡散層７の活
性化が可能である。

【００１９】本発明の半導体装置の製造方法は、次の工
程を含む。◆ （１）半導体基板の所望の位置にゲート酸化膜を介して
ゲート電極を形成する工程。◆半導体基板としては、シ
リコン基板が一般的に用いられている。また、シリコン
基板はＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔ
ｏｒ）構造を持つもの、または最表面にエピタキシャル
層を持つものを用いてもよい。

【００２０】（２）半導体基板の所望の位置にイオンを
注入し、アモルファス状態のイオン注入層を形成する工
程。◆注入するイオン種としてはヒ素が一般的である
が、その他に、リン、ボロン、フッ化ボロン、アンチモ
ン等であっても拡散層が高濃度拡散層であれば同等の効
果が得られる。

【００２１】（３）前記アモルファス状態のイオン注入
層を形成した半導体基板を第１の温度でドーパント活性
化アニールする工程。◆この第１の温度は、シリコン基
板を再結晶させるために５００℃以上が望ましく、拡散
層の微小欠陥を大きな転位にさせないために７５０℃以
下が望ましい。

【００２２】なお、シリコン基板を完全に再結晶させる
ためにこの第１の温度によるドーパント活性化アニール
は１０分以上行うことが望ましい。

【００２３】（４）前記アモルファス状態のイオン注入
層を形成した半導体基板を第１の温度よりも高い第２の
温度でドーパント活性化アニールする工程。◆この第２
の温度は、高濃度拡散層の活性化率を高めるために８０
０℃以上が望ましく、シリコン基板上の回路にダメージ
を与えないために１１００℃以下であることが望まし
い。◆なお、この第２の温度によるドーパント活性化ア
ニールは短時間でよく、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒ
ｍａｌ Ａｎｎｅａｌ）を用いた高温短時間のアニール
でもよい。◆上記の工程（３）および（４）は連続して
も行ってもよい。また、第２の温度によるドーパント活
性化アニールの後にさらに熱処理が加わっても良い。

【００２４】本発明の半導体装置は、少なくとも半導体
基板と、この半導体基板の所望の位置に形成されたゲー
ト酸化膜と高濃度拡散層と素子分離膜と、前記ゲート酸
化膜上に形成されたゲート電極と、前記ゲート電極と前
記高濃度拡散層とを接続する配線とが機能的に配設され
た半導体装置において次の構成を特徴とする。

【００２５】（１）前記高濃度拡散層の転位発生限界応
力σ₁と、前記半導体基板の前記ゲート酸化膜と前記高
濃度拡散層と前記素子分離膜とが形成された領域以外の
領域の転位発生限界応力σ₂との関係がσ₁≧０.８×σ₂
であること。◆そして、このように高濃度拡散層の転位
発生限界応力の低下が２０％以下のため、本発明の半導
体装置は半導体基板内に大きな転位が発生せず、良好な
電気特性を示すことができる。◆なお、上記のσ₁およ
びσ₂は半導体基板に球圧子を押し付けることにより正
確に計測することができる。

【００２６】（２）前記高濃度拡散層のドーパント活性
化率が９０％以上であり、前記高濃度拡散層に分解せん
断応力が４２０ＭＰａ以上の領域を有すること。◆本発
明によれば、高濃度拡散層の転位発生限界応力の低下が
２０％以下のため、分解せん断応力が４２０ＭＰａ以上
であっても半導体基板内に大きな転位が発生せず、良好
な電気特性を示すことができる。◆なお、高濃度拡散層
の分解せん断応力はラマン法等により測定することがで
きる。

【００２７】

【発明の実施の形態】以下、本発明の実施形態を実施例
を参照して説明する。

【００２８】

【実施例】本発明の第１実施例を図１乃至図４を用いて
説明する。図１は本実施例に係るｎ−ＭＯＳトランジス
タの断面模式図、図２は本実施例に係るｎ−ＭＯＳトラ
ンジスタの製造工程のフローチャート、図３は本実施例
に係るアニール温度と時間の関係を表すグラフ、図４は
本実施例に係る高速形ｎ−ＭＯＳトランジスタの断面模
式図である。

【００２９】第１実施例のｎ−ＭＯＳトランジスタの製
造工程の概要を以下に示す。◆ （１）ｐ型のシリコン基板２の素子形成面の表面に素子
分離のための素子分離膜３を形成する。◆ （２）ｐ型のシリコン基板２にＭＯＳトランジスタＶｔ
ｈコントロール用のイオン打ち込みを行う。◆ （３）ｐ型のシリコン基板２の上にゲート酸化膜４と多
結晶シリコン膜５をこの順番で形成する。◆ （４）多結晶シリコン膜５の所望の位置をエッチング除
去して、ゲート酸化膜４の上にゲート電極５を形成す
る。◆ （５）ゲート電極５をマスクとして所望の位置にイオン
注入により１０¹⁵〜１０¹⁶ｃｍ~²程度のヒ素原子を導入
して、アモルファス状態のイオン注入層を形成する。◆ （６）５００℃以上７５０℃以下の低温でドーパント活
性化アニールを長時間（１０分以上）行うことによっ
て、アモルファス状態のイオン注入層を結晶化する（図
３参照）。

【００３０】この低温のドーパント活性化アニール温度
は、シリコン基板を再結晶させるために５００℃以上が
望ましく、拡散層の微小欠陥を大きな転位にさせないた
めに７５０℃以下が望ましい。

【００３１】この低温のドーパント活性化アニールによ
って発生する結晶欠陥の大きさは５ｎｍより小さくな
り、またこの結晶欠陥はドーパント原子によるピンニン
グ効果によって運動しにくくなるため、シリコン基板上
部の膜の応力が大きな場合においても、結晶欠陥が大き
な転位になるのを防ぐことができる。

【００３２】本実施例では、真性応力１６００ＭＰａの
ＳｉＮ膜をシリコン基板上に２４０ｎｍ堆積させたとこ
ろ、ＰＮジャンクションを横切るような大きな転位は発
生せず、良好な結果が得られた。

【００３３】同様の試験片に対して従来技術のように９
５０℃で１５分のドーパント活性化アニールを１回だけ
行ったところ転位が発生してしまった。この状態での高
濃度拡散層の最大分解せん断応力は応力解析結果から４
２０ＭＰａ程度と推測される。つまり、本実施例によれ
ば高濃度拡散層の最大分解せん断応力が４２０ＭＰａ程
度であっても転位が発生せず良好な結果が得られたこと
が解る。

【００３４】（７）８００℃以上１１００℃以下の高温
でドーパント活性化アニールを行う（図３参照）。◆こ
の高温のドーパント活性化アニール温度は高濃度拡散層
の活性化率を高めるために８００℃以上が望ましく、シ
リコン基板上の回路にダメージを与えないために１１０
０℃以下であることが望ましい。◆この熱処理の雰囲気
ガスは特に限定されるものではないが、シリコン基板や
回路形成要素の酸化を防止するために不活性ガス（Ａ
ｒ、Ｎ２）が主体であることが望ましい。

【００３５】この高温の熱処理温度を８００℃以上とす
ることによって活性化率９０％以上が達成できた。本実
施例では、ゲート電極の形成後にイオン注入を行った
が、ゲート電極に側壁を設けた後にイオン注入を行って
も良い。また、高温のドーパント活性化アニールはＲＴ
Ａ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を用
いた高温短時間のアニールでもよい。すなわち、低温の
ドーパント活性化アニールのアニール時間よりも高温の
ドーパント活性化アニールのアニール時間の方が短くて
も良い。◆高温のドーパント活性化アニールは次工程
（８）の層間絶縁膜形成後、金属電極形成前でもよい。
◆ （８）ゲート電極５の周囲に層間絶縁膜８を形成し、そ
の上方に金属配線８を形成し多数のトランジスタの電極
間の接続を行いｎ−ＭＯＳトランジスタが完成する。◆
本実施例によればゲート電極５の端部に応力が集中した
場合においても、シリコン基板２の表面の転位発生限界
応力の低下が著しくないため、ＰＮジャンクションを横
切るような転位は発生しない。シリコン基板にはＳＯＩ
（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を
持つもの、または最表面にエピタキシャル層を持つもの
を用いてもよい。またイオン種はヒ素の他に、リン、ボ
ロン、フッ化ボロン、アンチモン等であっても拡散層が
高濃度拡散層であれば同等の効果が得られる。また、本
実施例ではｎ−ＭＯＳ型のトランジスタに適用したが、
ｐ−ＭＯＳ型やＣ−ＭＯＳ型のトランジスタにも適用で
きる。

【００３６】本発明は特に図４に示すような高速化のた
めに通常の多結晶シリコン膜等のゲート酸化膜５の上に
ＴｉＮ，Ｗ，ＷＳｉ，ＣｏＳｉ，ＴｉＳｉ，ＮｉＳｉ等
の低抵抗膜２３が形成された、通常の半導体装置よりも
シリコン基板２のゲート端部に大きな応力が働く半導体
装置において有効に作用する。

【００３７】本実施例によれば、高温のドーパント活性
化アニール終了時においても、多数の微小欠陥がシリコ
ン基板内に残留しているものの、大きな電流リークの原
因となる転位はなく、良好な電気的特性を示す半導体装
置を得ることができた。しかしながら、従来技術のよう
にイオン注入後のドーパント活性化アニールを９５０℃
で１０分のみとしたところ、数は少ないが１０ｎｍ程度
の大きな欠陥がシリコン基板内に発生し、ゲート膜端部
においては転位が発生した。この従来技術で製造した半
導体装置は電流リークが多く、使用に耐えなかった。

【００３８】このように、本実施例によれば大きな電流
リークの原因となる転位や欠陥の発生を防ぐため、良好
な電気的特性を有する信頼性のある半導体装置を得るこ
とができる。

【００３９】次に図５乃至図７を用いて本実施例のシリ
コン基板の転位発生限界応力の測定結果を説明する。図
５は転位発生限界応力の測定装置の構造図、図６は転位
発生限界応力の測定装置の検出部（球状圧子）の詳細
図、図７は低温のドーパント活性化アニールと転位発生
限界応力比を表すグラフである。

【００４０】転位発生限界応力の測定装置は図５に示す
ように、サファイア球（球状圧子）９をシリコン基板２
の表面に押しつける機能を持つ。この測定装置は支点に
ナイフエッジ１０を用い、また電磁荷重の負荷システム
を持つため、精密な微小荷重をシリコン基板の表面に局
所的に与えることができる。押しつけ試験は高温の真空
中で行い、温度低下後にエッチピット法によって押しつ
け試験時の転位発生の有無を確認する。負荷荷重を減少
させるとシリコン基板表面に与える応力も減少し、ある
荷重において転位が発生しなくなる。その荷重における
シリコン基板表面の圧痕中心の応力を転位発生に対する
限界応力（転位発生限界応力）と定義する。

【００４１】本測定方法は、高温真空中においてサファ
イア球（球状圧子）９をシリコン基板内の被測定箇所に
押しつけて、負荷荷重と発生する転位の有無から、転位
発生限界応力を測定するものである。この転位発生限界
応力はヘルツの式から求められる。

【００４２】球状圧子を押しつけた場合の対称軸方向の
応力は、負荷荷重Ｐ、接触半径ａとして、

【００４３】

【数１】

【００４４】と表され、ここで接触半径ａは、球状圧子
の径をＲ、圧子とシリコン基板のヤング率とポアソン比
を各々、（Ｅ’、ν’）、（Ｅ、ν）とすると以下のよ
うに求められる。◆

【００４５】

【数２】

【００４６】また半径方向の応力σｒは、

【００４７】

【数３】

【００４８】と表せる。シリコン基板は単結晶であるの
で、転位の応力評価を行うためにはすべり面内のすべり
方向の分解せん断応力に変換する必要がある。すなわ
ち、シリコン基板の｛１００｝面に球状圧子を押しつけ
た場合の分解せん断応力τＲＳＳは

【００４９】

【数４】

【００５０】として求められる。転位発生限界応力は転
位の発生する限界荷重における上記分解せん断応力τＲ
ＳＳの値とした。

【００５１】上記の転位発生限界応力の測定法を用い
て、本発明の有効性の確認を行った。図７はその試験結
果を表すグラフであり、イオン注入後にドーパント活性
化アニールを行った場合の転位発生限界応力を、未処理
のＣＺウエハの強度を１００％として規格化して示して
いる。本試験においてはイオン種としてヒ素を１０¹⁶ｃ
ｍ~²打ち込んでシリコン基板表面を完全なアモルファス
状態とし、また初回のドーパント活性化アニール温度を
変化させてアニールした後に２回目のアニールを９５０
℃で１０分間行ったものの応力を測定した。

【００５２】イオン注入後、９５０℃で１０分間の初回
のドーパント活性化アニールを行ったものは未処理のＣ
Ｚウエハに対して６０％の強度となったのに対し、５５
０℃で１０分間の初回のドーパント活性化アニールを行
った場合では８０％の強度となった。

【００５３】図７によれば、特に７５０℃以上の温度域
において初回のドーパント活性化アニールを行うとシリ
コン基板の強度低下が激しいことがわかる。すなわち、
シリコン基板の強度低下を最低限とするためには、初回
のドーパント活性化アニール温度を、シリコン基板を再
結晶させるために５００℃以上とすることが望ましく、
拡散層の微小欠陥を大きな転位にさせないために７５０
℃以下とすることが望ましい。

【００５４】９５０℃で１０分間のドーパント活性化ア
ニールを１回のみを行った場合は６０％の強度が測定さ
れているがこれは従来技術のドーパント活性化アニール
に相当する。つまり、従来技術の場合には４０％の強度
低下であったものが本発明によって２０％の強度低下に
抑えられたことが解る。

【００５５】次に本発明の第２実施例を図８を用いて説
明する。図８は本実施例に係るドーパント活性化アニー
ルの熱処理温度と時間との関係を示すものである。本実
施例では、熱処理を２回とする代わりに保持温度を２段
階に変化させた場合である。初めの保持温度は５００℃
以上７５０℃以下の範囲とし、２回目の保持温度を８０
０℃以上１１００℃以下とした。本実施例の場合におい
ても、転位発生限界応力の値は本発明の第１実施例の場
合と同程度であった。本実施例は保持温度を２段階に変
化させた場合であるが、初回の保持温度を５００℃以上
７５０℃以下とし、２回目の保持温度が８００℃以上１
１００℃以下であれば、それ以降の工程に加熱があった
としても同様の効果が得られる。

【００５６】次に本発明の第３実施例を図９を用いて説
明する。図９は本実施例に係るバイポーラ素子の断面模
式図である。バイポーラ素子は主に、ｐ型を有するシリ
コン基板２、ｎ型を有するエピタキシャル成長層、素子
分離膜３、活性領域、ｎ型高濃度埋め込み拡散層、ｎ型
低濃度層、ｐ型を有するベース領域１７、ｎ型を有する
エミッタ領域１８、ｐ型不純物を高濃度に含んだベース
電極１９、層間絶縁膜２０、エミッタ電極２１、側壁部
２２から構成されている。

【００５７】図９のバイポーラ素子は以下の製造方法に
よって形成される。◆ （１）活性領域の表面上にｐ型不純物を高濃度に含むベ
ース電極１９と層間絶縁膜２０とを堆積し、フォトレジ
スト膜からなるマスクを用いて選択的にベース電極１９
と層間絶縁膜２０を除去して開口部を設ける。◆ （２）シリコン酸化膜を堆積させた後、エッチバックす
ることにより、開口部の側壁にシリコン酸化膜からなる
側壁部２２を形成する。◆ （３）この側壁部２２および層間絶縁膜２０をマスクと
して、ベース領域１７を形成するために、ボロン原子も
しくはフッ化ボロン分子を１０¹⁴ｃｍ~²程度注入し、熱
処理を行う。◆ （４）エミッタ領域１８を形成するためにヒ素原子を１
０¹⁶ｃｍ~²程度イオン注入し、シリコン基板表面をアモ
ルファス状態とする。◆ （５）５００℃以上７５０℃以下の温度において低温の
ドーパント活性化アニールを行う。◆ （６）８００℃以上１１００℃以下の高温のドーパント
活性化アニールを行う。◆ （７）配線や層間絶縁膜を形成してバイポーラ素子が完
成する。◆本実施例によれば、エミッタ領域１８の形成
時のドーパント活性化アニールにおいて、大きな電流リ
ークの原因となる転位や欠陥の発生を防ぐため、良好な
電気的特性を有する、信頼性の高い半導体装置１を得る
ことができる。

【００５８】

【発明の効果】本発明によれば、高濃度拡散層形成に伴
うシリコン基板の強度低下を抑え、良好な電気特性を示
す半導体装置及びその製造方法を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るｎ−ＭＯＳトランジ
スタの断面模式図である。

【図２】本発明の第１実施例に係るｎ−ＭＯＳトランジ
スタの製造工程のフローチャートである。

【図３】本発明の第１実施例に係るアニール温度と時間
の関係を表すグラフである。

【図４】本発明の第１実施例に係る高速形ｎ−ＭＯＳト
ランジスタの断面模式図である。

【図５】本発明の第１実施例に係る転位発生限界応力の
測定装置の構造図である。

【図６】本発明の第１実施例に係る転位発生限界応力の
測定装置の検出部（球状圧子）の詳細図である。

【図７】本発明の第１実施例に係る低温のドーパント活
性化アニールと転位発生限界応力比を表すグラフであ
る。

【図８】本発明の第２本実施例に係るドーパント活性化
アニールの熱処理温度と時間との関係を示すグラフであ
る。

【図９】本発明の第３実施例に係るバイポーラ素子の断
面模式図である。

【図１０】従来技術のｎ−ＭＯＳデバイスの断面構造模
式図である。

【図１１】従来技術のｎ−ＭＯＳデバイスの製造工程の
概要を示すフローチャートである。

【図１２】アモルファス状態のイオン注入層のドーパン
ト活性化アニール温度と活性化率の関係を示すグラフで
ある。

【図１３】従来技術のドーパント活性化アニール後の高
濃度拡散層の断面模式図である。

【符号の説明】

２…シリコン基板、３…素子分離膜、４…ゲート酸化
膜、５…ゲート電極、６…層間絶縁膜、７…高濃度拡散
層、８…金属配線、９…サファイア球、１０…ナイフエ
ッジ、１４…微小欠陥、１７…ベース領域、１８…エミ
ッタ領域、１９…ベース電極、２０…層間絶縁膜、２１
…エミッタ電極、２２…側壁部、２４…転位。

Claims (6)

【特許請求の範囲】
1. 【請求項１】次の工程を含む半導体装置の製造方法。 （１）半導体基板の所望の位置にゲート酸化膜を介して
   ゲート電極を形成する工程。 （２）半導体基板の所望の位置にイオンを注入し、アモ
   ルファス状態のイオン注入層を形成する工程。 （３）前記アモルファス状態のイオン注入層を形成した
   半導体基板を第１の温度でドーパント活性化アニールす
   る工程。 （４）前記アモルファス状態のイオン注入層を形成した
   半導体基板を第１の温度よりも高い第２の温度でドーパ
   ント活性化アニールする工程。
2. 【請求項２】次の工程を含む半導体装置の製造方法。 （１）半導体基板の所望の位置にゲート酸化膜を介して
   ゲート電極を形成する工程。 （２）半導体基板の所望の位置にイオンを注入し、アモ
   ルファス状態のイオン注入層を形成する工程。 （３）前記アモルファス状態のイオン注入層を形成した
   半導体基板を５００℃以上７５０℃以下の温度でドーパ
   ント活性化アニールする工程。 （４）前記アモルファス状態のイオン注入層を形成した
   半導体基板を８００℃以上１１００℃以下の温度でドー
   パント活性化アニールする工程。
3. 【請求項３】次の工程を含む半導体装置の製造方法。 （１）半導体基板の所望の位置にゲート酸化膜を介して
   ゲート電極を形成する工程。 （２）半導体基板の所望の位置にイオンを注入し、アモ
   ルファス状態のイオン注入層を形成する工程。 （３）前記アモルファス状態のイオン注入層を形成した
   半導体基板を５００℃以上７５０℃以下の温度で所望の
   時間保持した後、この温度を８００℃以上１１００℃以
   下の温度で所望の時間保持することによりドーパント活
   性化アニールを行う工程。
4. 【請求項４】少なくとも半導体基板と、この半導体基板
   の所望の位置に形成されたゲート酸化膜と高濃度拡散層
   と素子分離膜と、前記ゲート酸化膜上に形成されたゲー
   ト電極と、前記ゲート電極と前記高濃度拡散層とを接続
   する配線とが機能的に配設された半導体装置において、
   前記高濃度拡散層の転位発生限界応力σ₁と、前記半導
   体基板の前記ゲート酸化膜と前記高濃度拡散層と前記素
   子分離膜とが形成された領域以外の領域の転位発生限界
   応力σ₂との関係がσ₁≧０.８×σ₂であることを特徴と
   する半導体装置。
5. 【請求項５】請求項４において、前記σ₁および前記σ₂
   は前記半導体基板に球圧子を押し付けることにより計測
   されることを特徴とする半導体装置。
6. 【請求項６】少なくとも半導体基板と、この半導体基板
   の所望の位置に形成されたゲート酸化膜と高濃度拡散層
   と素子分離膜と、前記ゲート酸化膜上に形成されたゲー
   ト電極と、前記ゲート電極と前記高濃度拡散層とを接続
   する配線とが機能的に配設された半導体装置において、
   前記高濃度拡散層のドーパント活性化率が９０％以上で
   あり、前記高濃度拡散層に分解せん断応力が４２０ＭＰ
   ａ以上の領域を有することを特徴とする半導体装置。