JP2002134745A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2002134745A JP2002134745A JP2000326143A JP2000326143A JP2002134745A JP 2002134745 A JP2002134745 A JP 2002134745A JP 2000326143 A JP2000326143 A JP 2000326143A JP 2000326143 A JP2000326143 A JP 2000326143A JP 2002134745 A JP2002134745 A JP 2002134745A
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Abstract
(57)【要約】
【課題】 ポリサイド構造のゲート電極を形成した後に
スクリーン酸化を行うときに、ゲート電極を形成する高
融点金属シリサイド膜の異常酸化を抑制し、また、ゲー
ト電極を構成する多結晶シリコン中の不純物が高融点金
属シリサイド膜を通って外部に拡散するのを防止する。 【解決手段】 ＤＲＡＭ混載論理ＬＳＩなどの半導体装
置において、デュアルゲートＣＭＯＳトランジスタを形
成する場合に、ゲート電極を形成した後にスクリーン酸
化を行って側壁に酸化膜を形成する前に、窒素雰囲気中
において６５０〜７５０℃の温度でＲＴＡを行う。ま
た、スクリーン酸化を行う場合に、酸化炉への基板の入
炉時から酸化温度への昇温時に酸化炉に窒素を２０〜３
０Ｌ／分以下の流量で供給する。
スクリーン酸化を行うときに、ゲート電極を形成する高
融点金属シリサイド膜の異常酸化を抑制し、また、ゲー
ト電極を構成する多結晶シリコン中の不純物が高融点金
属シリサイド膜を通って外部に拡散するのを防止する。 【解決手段】 ＤＲＡＭ混載論理ＬＳＩなどの半導体装
置において、デュアルゲートＣＭＯＳトランジスタを形
成する場合に、ゲート電極を形成した後にスクリーン酸
化を行って側壁に酸化膜を形成する前に、窒素雰囲気中
において６５０〜７５０℃の温度でＲＴＡを行う。ま
た、スクリーン酸化を行う場合に、酸化炉への基板の入
炉時から酸化温度への昇温時に酸化炉に窒素を２０〜３
０Ｌ／分以下の流量で供給する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、ポリサイド構造のゲート電極を有
するＭＩＳトランジスタを有する半導体装置、例えば、
ＤＲＡＭ混載論理ＬＳＩの製造に適用して好適なもので
ある。
造方法に関し、特に、ポリサイド構造のゲート電極を有
するＭＩＳトランジスタを有する半導体装置、例えば、
ＤＲＡＭ混載論理ＬＳＩの製造に適用して好適なもので
ある。
【０００２】
【従来の技術】ＤＲＡＭの製造プロセスにおいて、デー
タの保持特性（リテンション特性）を確保するために
は、ソース領域およびドレイン領域を形成する拡散層の
接合リークを抑制することが重要である。近年、半導体
プロセスのスケーリングが進むにつれて、この接合リー
クは、電界の増加と、基板不純物濃度の高濃度化とによ
り大きくなる傾向にあり、接合リークの抑制の必要性は
ますます強くなっている。この接合リークの抑制には、
ゲート電極形成後に、ゲート電極の側面およびＳｉ基板
が剥き出しの状態で、酸化（以下「スクリーン酸化」と
呼ぶこともある）を行うことが有効である。ゲート電極
がポリサイド構造である場合、このスクリーン酸化によ
りゲート電極の下層の多結晶Ｓｉ膜とＳｉ基板との間で
酸化が進み、いわゆるバーズビークと呼ばれる酸化の入
り込みが生じ、これがゲート電極の端の拡散層に加わる
電界を緩和し、接合リークが抑制される効果が得られ
る。
タの保持特性（リテンション特性）を確保するために
は、ソース領域およびドレイン領域を形成する拡散層の
接合リークを抑制することが重要である。近年、半導体
プロセスのスケーリングが進むにつれて、この接合リー
クは、電界の増加と、基板不純物濃度の高濃度化とによ
り大きくなる傾向にあり、接合リークの抑制の必要性は
ますます強くなっている。この接合リークの抑制には、
ゲート電極形成後に、ゲート電極の側面およびＳｉ基板
が剥き出しの状態で、酸化（以下「スクリーン酸化」と
呼ぶこともある）を行うことが有効である。ゲート電極
がポリサイド構造である場合、このスクリーン酸化によ
りゲート電極の下層の多結晶Ｓｉ膜とＳｉ基板との間で
酸化が進み、いわゆるバーズビークと呼ばれる酸化の入
り込みが生じ、これがゲート電極の端の拡散層に加わる
電界を緩和し、接合リークが抑制される効果が得られ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
従来の技術においては、タングステンシリサイド（ＷＳ
ｉx ）／多結晶Ｓｉからなるポリサイド構造のゲート電
極に上記のようなスクリーン酸化を行うと、ＷＳｉx の
異常酸化が発生してしまうという問題があった。このＷ
Ｓｉx の異常酸化とは、酸素との反応により生成された
タングステン酸化物がゲート電極の横方向あるいは縦方
向に成長する現象で、隣のゲート電極やコンタクトなど
とショートを引き起こす問題である。
従来の技術においては、タングステンシリサイド（ＷＳ
ｉx ）／多結晶Ｓｉからなるポリサイド構造のゲート電
極に上記のようなスクリーン酸化を行うと、ＷＳｉx の
異常酸化が発生してしまうという問題があった。このＷ
Ｓｉx の異常酸化とは、酸素との反応により生成された
タングステン酸化物がゲート電極の横方向あるいは縦方
向に成長する現象で、隣のゲート電極やコンタクトなど
とショートを引き起こす問題である。
【０００４】このような理由により、ＷＳｉx ／多結晶
Ｓｉからなるポリサイド構造のゲート電極を有するデバ
イスの製造プロセスにおいては、ＷＳｉx の異常酸化が
発生しないスクリーン酸化プロセスが求められていた。
Ｓｉからなるポリサイド構造のゲート電極を有するデバ
イスの製造プロセスにおいては、ＷＳｉx の異常酸化が
発生しないスクリーン酸化プロセスが求められていた。
【０００５】一方、論理回路に用いられるＭＯＳトラン
ジスタは、スイッチング特性、オフリークの点で有利な
表面チャネル型のトランジスタが用いられるようになっ
てきた。表面チャネル型のトランジスタを形成するため
には、ゲート電極に多結晶Ｓｉを用いる場合、仕事関数
差から、ｎチャネルＭＯＳトランジスタにはｎ+ 型多結
晶Ｓｉを、ｐチャネルＭＯＳトランジスタにはｐ+ 型多
結晶Ｓｉを用いる必要がある。このようにｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとに
異種のゲート電極を用いるトランジスタをデュアルゲー
トトランジスタと呼ぶ。このデュアルゲートトランジス
タの形成方法としては、ｎチャネルＭＯＳトランジスタ
のゲート電極のｎ+ 型多結晶Ｓｉはｎ型不純物としてリ
ン（Ｐ）やヒ素（Ａｓ）を、ｐチャネルＭＯＳトランジ
スタのゲート電極のｐ+ 型多結晶Ｓｉはｐ型不純物とし
てホウ素（Ｂ）をイオン注入し、熱処理により活性化さ
せる方法が一般的である。ところが、この場合、ｐチャ
ネルＭＯＳトランジスタにおいては、ゲート電極のｐ+
型多結晶Ｓｉ中のホウ素は、熱拡散によって容易に拡散
する。このため、ｐチャネルＭＯＳトランジスタのゲー
ト電極とｎチャネルＭＯＳトランジスタのゲート電極と
がつながっている回路では、ｐチャネルＭＯＳトランジ
スタのゲート電極のｐ+ 型多結晶Ｓｉ中のｐ型不純物と
ｎチャネルＭＯＳトランジスタのゲート電極のｎ+ 型多
結晶Ｓｉ中のｎ型不純物とが相互に拡散して移動してし
まい、トランジスタ特性が変動してしまうという問題が
ある。従来のスクリーン酸化による熱処理は、この相互
拡散を引き起こしてしまうには十分な温度である。スク
リーン酸化を行うためには、この相互拡散の抑制が必要
とされていた。
ジスタは、スイッチング特性、オフリークの点で有利な
表面チャネル型のトランジスタが用いられるようになっ
てきた。表面チャネル型のトランジスタを形成するため
には、ゲート電極に多結晶Ｓｉを用いる場合、仕事関数
差から、ｎチャネルＭＯＳトランジスタにはｎ+ 型多結
晶Ｓｉを、ｐチャネルＭＯＳトランジスタにはｐ+ 型多
結晶Ｓｉを用いる必要がある。このようにｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯＳトランジスタとに
異種のゲート電極を用いるトランジスタをデュアルゲー
トトランジスタと呼ぶ。このデュアルゲートトランジス
タの形成方法としては、ｎチャネルＭＯＳトランジスタ
のゲート電極のｎ+ 型多結晶Ｓｉはｎ型不純物としてリ
ン（Ｐ）やヒ素（Ａｓ）を、ｐチャネルＭＯＳトランジ
スタのゲート電極のｐ+ 型多結晶Ｓｉはｐ型不純物とし
てホウ素（Ｂ）をイオン注入し、熱処理により活性化さ
せる方法が一般的である。ところが、この場合、ｐチャ
ネルＭＯＳトランジスタにおいては、ゲート電極のｐ+
型多結晶Ｓｉ中のホウ素は、熱拡散によって容易に拡散
する。このため、ｐチャネルＭＯＳトランジスタのゲー
ト電極とｎチャネルＭＯＳトランジスタのゲート電極と
がつながっている回路では、ｐチャネルＭＯＳトランジ
スタのゲート電極のｐ+ 型多結晶Ｓｉ中のｐ型不純物と
ｎチャネルＭＯＳトランジスタのゲート電極のｎ+ 型多
結晶Ｓｉ中のｎ型不純物とが相互に拡散して移動してし
まい、トランジスタ特性が変動してしまうという問題が
ある。従来のスクリーン酸化による熱処理は、この相互
拡散を引き起こしてしまうには十分な温度である。スク
リーン酸化を行うためには、この相互拡散の抑制が必要
とされていた。
【０００６】また、近年、ＤＲＡＭ混載論理ＬＳＩが実
用化されているが、このＤＲＡＭ混載論理ＬＳＩの製造
プロセスにおいては、ＤＲＡＭのメモリセルのワード線
の抵抗を低くし、さらにメモリセル中のコンタクトにセ
ルフアラインコンタクトを用いるため、ゲート電極上部
に多結晶Ｓｉ膜を形成し、これをサリサイド化するフル
サリサイド構造を使用することができないため、ＷＳｉ
x などのシリサイド膜とオフセット絶縁膜との積層構造
を用いる必要がある。このように、ＤＲＡＭ混載論理Ｌ
ＳＩの製造プロセスにおいては、ＤＲＡＭのリテンショ
ン特性で必要とされるスクリーン酸化工程を導入した場
合に、ゲート電極に用いるＷＳｉx の異常酸化を抑制
し、かつ、論理回路部のデュアルゲートトランジスタに
特性変動を生じないプロセスが求められていた。
用化されているが、このＤＲＡＭ混載論理ＬＳＩの製造
プロセスにおいては、ＤＲＡＭのメモリセルのワード線
の抵抗を低くし、さらにメモリセル中のコンタクトにセ
ルフアラインコンタクトを用いるため、ゲート電極上部
に多結晶Ｓｉ膜を形成し、これをサリサイド化するフル
サリサイド構造を使用することができないため、ＷＳｉ
x などのシリサイド膜とオフセット絶縁膜との積層構造
を用いる必要がある。このように、ＤＲＡＭ混載論理Ｌ
ＳＩの製造プロセスにおいては、ＤＲＡＭのリテンショ
ン特性で必要とされるスクリーン酸化工程を導入した場
合に、ゲート電極に用いるＷＳｉx の異常酸化を抑制
し、かつ、論理回路部のデュアルゲートトランジスタに
特性変動を生じないプロセスが求められていた。
【０００７】したがって、この発明が解決しようとする
課題は、ポリサイド構造を有するゲート電極を形成した
後にスクリーン酸化を行うときに、ゲート電極を形成す
る高融点金属シリサイド膜の異常酸化を抑制することが
できる半導体装置の製造方法を提供することにある。
課題は、ポリサイド構造を有するゲート電極を形成した
後にスクリーン酸化を行うときに、ゲート電極を形成す
る高融点金属シリサイド膜の異常酸化を抑制することが
できる半導体装置の製造方法を提供することにある。
【０００８】この発明が解決しようとする他の課題は、
それぞれポリサイド構造を有するゲート電極を有するｎ
チャネルＭＩＳトランジスタとｐチャネルＭＩＳトラン
ジスタとにより構成されるデュアルゲート相補型ＭＩＳ
トランジスタを形成する場合に、ポリサイド構造を有す
るゲート電極を形成した後にスクリーン酸化を行うとき
に、ゲート電極を形成する高融点金属シリサイド膜の異
常酸化を抑制することができる半導体装置の製造方法を
提供することにある。
それぞれポリサイド構造を有するゲート電極を有するｎ
チャネルＭＩＳトランジスタとｐチャネルＭＩＳトラン
ジスタとにより構成されるデュアルゲート相補型ＭＩＳ
トランジスタを形成する場合に、ポリサイド構造を有す
るゲート電極を形成した後にスクリーン酸化を行うとき
に、ゲート電極を形成する高融点金属シリサイド膜の異
常酸化を抑制することができる半導体装置の製造方法を
提供することにある。
【０００９】この発明が解決しようとするさらに他の課
題は、それぞれポリサイド構造を有するゲート電極を有
するｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳ
トランジスタとにより構成されるデュアルゲート相補型
ＭＩＳトランジスタを形成する場合に、ｎチャネルＭＩ
Ｓトランジスタのゲート電極を形成するｎ型多結晶シリ
コン膜中のｎ型不純物とｐチャネルＭＩＳトランジスタ
のゲート電極を形成するｐ型多結晶シリコン膜中のｐ型
不純物との相互拡散を抑制してデュアルゲート相補型Ｍ
ＩＳトランジスタの特性変動を抑制することができる半
導体装置の製造方法を提供することにある。
題は、それぞれポリサイド構造を有するゲート電極を有
するｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳ
トランジスタとにより構成されるデュアルゲート相補型
ＭＩＳトランジスタを形成する場合に、ｎチャネルＭＩ
Ｓトランジスタのゲート電極を形成するｎ型多結晶シリ
コン膜中のｎ型不純物とｐチャネルＭＩＳトランジスタ
のゲート電極を形成するｐ型多結晶シリコン膜中のｐ型
不純物との相互拡散を抑制してデュアルゲート相補型Ｍ
ＩＳトランジスタの特性変動を抑制することができる半
導体装置の製造方法を提供することにある。
【００１０】この発明が解決しようとするさらに他の課
題は、それぞれポリサイド構造を有するゲート電極を有
するｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳ
トランジスタとにより構成されるデュアルゲート相補型
ＭＩＳトランジスタを形成する場合に、ソース領域およ
びドレイン領域を形成するためのイオン注入を行った後
に、注入不純物の初期増速拡散を抑制してトランジスタ
の特性の変動を抑制することができる半導体装置の製造
方法を提供することにある。
題は、それぞれポリサイド構造を有するゲート電極を有
するｎチャネルＭＩＳトランジスタとｐチャネルＭＩＳ
トランジスタとにより構成されるデュアルゲート相補型
ＭＩＳトランジスタを形成する場合に、ソース領域およ
びドレイン領域を形成するためのイオン注入を行った後
に、注入不純物の初期増速拡散を抑制してトランジスタ
の特性の変動を抑制することができる半導体装置の製造
方法を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、この発明の第１の発明は、ｎ型またはｐ型の多結晶
シリコン膜上に高融点金属シリサイド膜が積層された構
造のゲート電極を有するＭＩＳトランジスタを有する半
導体装置の製造方法において、ゲート電極を形成する工
程と、ゲート電極を形成した後、窒素雰囲気中において
ラピッドサーマルアニーリングを行うことによりゲート
電極の少なくとも側面を窒化する工程と、ラピッドサー
マルアニーリングを行った後、ゲート電極の側面および
ゲート電極と基板との界面の酸化を行う工程とを有する
ことを特徴とするものである。
に、この発明の第１の発明は、ｎ型またはｐ型の多結晶
シリコン膜上に高融点金属シリサイド膜が積層された構
造のゲート電極を有するＭＩＳトランジスタを有する半
導体装置の製造方法において、ゲート電極を形成する工
程と、ゲート電極を形成した後、窒素雰囲気中において
ラピッドサーマルアニーリングを行うことによりゲート
電極の少なくとも側面を窒化する工程と、ラピッドサー
マルアニーリングを行った後、ゲート電極の側面および
ゲート電極と基板との界面の酸化を行う工程とを有する
ことを特徴とするものである。
【００１２】この発明の第１の発明においては、ゲート
電極の酸化の際に、ゲート電極を形成する高融点金属シ
リサイド膜の異常酸化を効果的に抑制する観点から、好
適には、６５０℃以上７５０℃以下の温度でラピッドサ
ーマルアニーリングを行う。また、この異常酸化をより
有効に抑制するためには、好適には、酸化を行う工程に
おいて、酸化炉への基板の入炉時から酸化温度への昇温
時に酸化炉に窒素を２０リットル／分以上３０リットル
／分以下の流量で供給する。さらに、ゲート電極の酸化
の際に、ゲート電極を形成する多結晶シリコン膜から不
純物が高融点金属シリサイド膜を拡散して外部に析出す
るのを防止する観点から、好適には、酸化温度を７５０
℃以上８００℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以
下、温度安定のための安定化ステップをほぼ０分とす
る。また、ゲート電極を形成する多結晶シリコン膜から
不純物が高融点金属シリサイド膜を拡散して外部に析出
するのを防止するとともに、注入不純物の初期増速拡散
によるトランジスタ特性の変動を抑制する観点から、好
適には、ゲート電極の酸化を行った後、ソース領域およ
びドレイン領域を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行う。
電極の酸化の際に、ゲート電極を形成する高融点金属シ
リサイド膜の異常酸化を効果的に抑制する観点から、好
適には、６５０℃以上７５０℃以下の温度でラピッドサ
ーマルアニーリングを行う。また、この異常酸化をより
有効に抑制するためには、好適には、酸化を行う工程に
おいて、酸化炉への基板の入炉時から酸化温度への昇温
時に酸化炉に窒素を２０リットル／分以上３０リットル
／分以下の流量で供給する。さらに、ゲート電極の酸化
の際に、ゲート電極を形成する多結晶シリコン膜から不
純物が高融点金属シリサイド膜を拡散して外部に析出す
るのを防止する観点から、好適には、酸化温度を７５０
℃以上８００℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以
下、温度安定のための安定化ステップをほぼ０分とす
る。また、ゲート電極を形成する多結晶シリコン膜から
不純物が高融点金属シリサイド膜を拡散して外部に析出
するのを防止するとともに、注入不純物の初期増速拡散
によるトランジスタ特性の変動を抑制する観点から、好
適には、ゲート電極の酸化を行った後、ソース領域およ
びドレイン領域を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行う。
【００１３】この発明の第２の発明は、ｎ型多結晶シリ
コン膜上に高融点金属シリサイド膜が積層された構造の
第１のゲート電極を有するｎチャネルＭＩＳトランジス
タと、ｐ型多結晶シリコン膜上に高融点金属シリサイド
膜が積層された構造の第２のゲート電極を有するｐチャ
ネルＭＩＳトランジスタとを有し、第１のゲート電極と
第２のゲート電極とが互いに接続されている半導体装置
の製造方法において、第１のゲート電極および第２のゲ
ート電極を形成する工程と、第１のゲート電極および第
２のゲート電極を形成した後、窒素雰囲気中においてラ
ピッドサーマルアニーリングを行うことにより第１のゲ
ート電極および第２のゲート電極の少なくとも側面を窒
化する工程と、ラピッドサーマルアニーリングを行った
後、第１のゲート電極および第２のゲート電極の側面な
らびにゲート電極と基板との界面の酸化を行う工程とを
有することを特徴とするものである。
コン膜上に高融点金属シリサイド膜が積層された構造の
第１のゲート電極を有するｎチャネルＭＩＳトランジス
タと、ｐ型多結晶シリコン膜上に高融点金属シリサイド
膜が積層された構造の第２のゲート電極を有するｐチャ
ネルＭＩＳトランジスタとを有し、第１のゲート電極と
第２のゲート電極とが互いに接続されている半導体装置
の製造方法において、第１のゲート電極および第２のゲ
ート電極を形成する工程と、第１のゲート電極および第
２のゲート電極を形成した後、窒素雰囲気中においてラ
ピッドサーマルアニーリングを行うことにより第１のゲ
ート電極および第２のゲート電極の少なくとも側面を窒
化する工程と、ラピッドサーマルアニーリングを行った
後、第１のゲート電極および第２のゲート電極の側面な
らびにゲート電極と基板との界面の酸化を行う工程とを
有することを特徴とするものである。
【００１４】この発明の第２の発明においては、ゲート
電極の酸化の際に、ゲート電極を形成する高融点金属シ
リサイド膜の異常酸化を効果的に抑制する観点から、好
適には、６５０℃以上７５０℃以下の温度でラピッドサ
ーマルアニーリングを行う。また、この異常酸化をより
有効に抑制するためには、好適には、酸化を行う工程に
おいて、酸化炉への基板の入炉時から酸化温度への昇温
時に酸化炉に窒素を２０リットル／分以上３０リットル
／分以下の流量で供給する。さらに、ゲート電極の酸化
の際に、ｎチャネルＭＩＳトランジスタのゲート電極を
形成するｎ型多結晶シリコン膜中のｎ型不純物とｐチャ
ネルＭＩＳトランジスタのゲート電極を形成するｐ型多
結晶シリコン膜中のｐ型不純物とが相互拡散してトラン
ジスタ特性に変動を与えるのを防止する観点から、好適
には、酸化温度を７５０℃以上８００℃以下、酸化膜厚
を２ｎｍ以上５ｎｍ以下、温度安定のためのスタビライ
ズステップをほぼ０分とする。また、ｎチャネルＭＩＳ
トランジスタのゲート電極を形成するｎ型多結晶シリコ
ン膜中のｎ型不純物とｐチャネルＭＩＳトランジスタの
ゲート電極を形成するｐ型多結晶シリコン膜中のｐ型不
純物とが相互拡散してトランジスタ特性に変動を与える
のを防止するとともに、注入不純物の初期増速拡散によ
るトランジスタ特性の変動を抑制する観点から、好適に
は、ゲート電極の酸化を行った後、ソース領域およびド
レイン領域を形成するためのイオン注入を行い、その
後、不活性ガス雰囲気中において９２５℃以上９７５℃
以下の温度で５秒以上１５秒以下の時間ラピッドサーマ
ルアニーリングを行う。また、特に、ｐチャネルＭＩＳ
トランジスタにおいて、ソース領域およびドレイン領域
の接合リークの増加を抑制する観点から、好適には、ｐ
チャネルＭＩＳトランジスタのソース領域およびドレイ
ン領域を形成するためのイオン注入を、イオン種として
ホウ素を用い、エネルギー６ｋｅＶ以上８ｋｅＶ以下、
ドーズ量２×１０15ｃｍ-2以上３×１０15ｃｍ-2の条件
に設定して行う。
電極の酸化の際に、ゲート電極を形成する高融点金属シ
リサイド膜の異常酸化を効果的に抑制する観点から、好
適には、６５０℃以上７５０℃以下の温度でラピッドサ
ーマルアニーリングを行う。また、この異常酸化をより
有効に抑制するためには、好適には、酸化を行う工程に
おいて、酸化炉への基板の入炉時から酸化温度への昇温
時に酸化炉に窒素を２０リットル／分以上３０リットル
／分以下の流量で供給する。さらに、ゲート電極の酸化
の際に、ｎチャネルＭＩＳトランジスタのゲート電極を
形成するｎ型多結晶シリコン膜中のｎ型不純物とｐチャ
ネルＭＩＳトランジスタのゲート電極を形成するｐ型多
結晶シリコン膜中のｐ型不純物とが相互拡散してトラン
ジスタ特性に変動を与えるのを防止する観点から、好適
には、酸化温度を７５０℃以上８００℃以下、酸化膜厚
を２ｎｍ以上５ｎｍ以下、温度安定のためのスタビライ
ズステップをほぼ０分とする。また、ｎチャネルＭＩＳ
トランジスタのゲート電極を形成するｎ型多結晶シリコ
ン膜中のｎ型不純物とｐチャネルＭＩＳトランジスタの
ゲート電極を形成するｐ型多結晶シリコン膜中のｐ型不
純物とが相互拡散してトランジスタ特性に変動を与える
のを防止するとともに、注入不純物の初期増速拡散によ
るトランジスタ特性の変動を抑制する観点から、好適に
は、ゲート電極の酸化を行った後、ソース領域およびド
レイン領域を形成するためのイオン注入を行い、その
後、不活性ガス雰囲気中において９２５℃以上９７５℃
以下の温度で５秒以上１５秒以下の時間ラピッドサーマ
ルアニーリングを行う。また、特に、ｐチャネルＭＩＳ
トランジスタにおいて、ソース領域およびドレイン領域
の接合リークの増加を抑制する観点から、好適には、ｐ
チャネルＭＩＳトランジスタのソース領域およびドレイ
ン領域を形成するためのイオン注入を、イオン種として
ホウ素を用い、エネルギー６ｋｅＶ以上８ｋｅＶ以下、
ドーズ量２×１０15ｃｍ-2以上３×１０15ｃｍ-2の条件
に設定して行う。
【００１５】この発明の第３の発明は、ｎ型またはｐ型
の多結晶シリコン膜上に高融点金属シリサイド膜が積層
された構造のゲート電極を有するＭＩＳトランジスタを
有する半導体装置の製造方法において、ゲート電極を形
成する工程と、ゲート電極を形成した後、ゲート電極の
側面およびゲート電極と基板との界面の酸化を行う工程
とを有し、酸化を行う工程において、酸化炉への基板の
入炉時から酸化温度への昇温時に酸化炉に窒素を２０リ
ットル／分以上３０リットル／分以下の流量で供給する
ようにしたことを特徴とするものである。
の多結晶シリコン膜上に高融点金属シリサイド膜が積層
された構造のゲート電極を有するＭＩＳトランジスタを
有する半導体装置の製造方法において、ゲート電極を形
成する工程と、ゲート電極を形成した後、ゲート電極の
側面およびゲート電極と基板との界面の酸化を行う工程
とを有し、酸化を行う工程において、酸化炉への基板の
入炉時から酸化温度への昇温時に酸化炉に窒素を２０リ
ットル／分以上３０リットル／分以下の流量で供給する
ようにしたことを特徴とするものである。
【００１６】この発明の第３の発明において、ゲート電
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、ゲート電極の酸化の際
に、ゲート電極を形成する多結晶シリコン膜から不純物
が高融点金属シリサイド膜を拡散してこの高融点金属シ
リサイド膜が異常酸化されるのを防止する観点から、好
適には、酸化温度を７５０℃以上８００℃以下、酸化膜
厚を２ｎｍ以上５ｎｍ以下、温度安定のための安定化ス
テップをほぼ０分とする。また、ゲート電極を形成する
多結晶シリコン膜から不純物が高融点金属シリサイド膜
を拡散してこの高融点金属シリサイド膜が異常酸化され
るのを防止するとともに、初期増速拡散によるトランジ
スタと特性の変動を抑制する観点から、好適には、ゲー
ト電極の酸化を行った後、ソース領域およびドレイン領
域を形成するためのイオン注入を行い、その後、不活性
ガス雰囲気中において９２５℃以上９７５℃以下の温度
で５秒以上１５秒以下の時間ラピッドサーマルアニーリ
ングを行う。
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、ゲート電極の酸化の際
に、ゲート電極を形成する多結晶シリコン膜から不純物
が高融点金属シリサイド膜を拡散してこの高融点金属シ
リサイド膜が異常酸化されるのを防止する観点から、好
適には、酸化温度を７５０℃以上８００℃以下、酸化膜
厚を２ｎｍ以上５ｎｍ以下、温度安定のための安定化ス
テップをほぼ０分とする。また、ゲート電極を形成する
多結晶シリコン膜から不純物が高融点金属シリサイド膜
を拡散してこの高融点金属シリサイド膜が異常酸化され
るのを防止するとともに、初期増速拡散によるトランジ
スタと特性の変動を抑制する観点から、好適には、ゲー
ト電極の酸化を行った後、ソース領域およびドレイン領
域を形成するためのイオン注入を行い、その後、不活性
ガス雰囲気中において９２５℃以上９７５℃以下の温度
で５秒以上１５秒以下の時間ラピッドサーマルアニーリ
ングを行う。
【００１７】この発明の第４の発明は、ｎ型多結晶シリ
コン膜上に高融点金属シリサイド膜が積層された構造の
第１のゲート電極を有するｎチャネルＭＩＳトランジス
タと、ｐ型多結晶シリコン膜上に高融点金属シリサイド
膜が積層された構造の第２のゲート電極を有するｐチャ
ネルＭＩＳトランジスタとを有し、第１のゲート電極と
第２のゲート電極とが互いに接続されている半導体装置
の製造方法において、第１のゲート電極および第２のゲ
ート電極を形成する工程と、第１のゲート電極および第
２のゲート電極を形成した後、第１のゲート電極および
第２のゲート電極の側面ならびに第１のゲート電極およ
び第２のゲート電極と基板との界面の酸化を行う工程と
を有し、酸化を行う工程において、酸化炉への基板の入
炉時から酸化温度への昇温時に酸化炉に窒素を２０リッ
トル／分以上３０リットル／分以下の流量で供給するよ
うにしたことを特徴とするものである。
コン膜上に高融点金属シリサイド膜が積層された構造の
第１のゲート電極を有するｎチャネルＭＩＳトランジス
タと、ｐ型多結晶シリコン膜上に高融点金属シリサイド
膜が積層された構造の第２のゲート電極を有するｐチャ
ネルＭＩＳトランジスタとを有し、第１のゲート電極と
第２のゲート電極とが互いに接続されている半導体装置
の製造方法において、第１のゲート電極および第２のゲ
ート電極を形成する工程と、第１のゲート電極および第
２のゲート電極を形成した後、第１のゲート電極および
第２のゲート電極の側面ならびに第１のゲート電極およ
び第２のゲート電極と基板との界面の酸化を行う工程と
を有し、酸化を行う工程において、酸化炉への基板の入
炉時から酸化温度への昇温時に酸化炉に窒素を２０リッ
トル／分以上３０リットル／分以下の流量で供給するよ
うにしたことを特徴とするものである。
【００１８】この発明の第４の発明において、ゲート電
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、ゲート電極の酸化の際
に、ｎチャネルＭＩＳトランジスタのゲート電極を形成
するｎ型多結晶シリコン膜中のｎ型不純物とｐチャネル
ＭＩＳトランジスタのゲート電極を形成するｐ型多結晶
シリコン膜中のｐ型不純物とが相互拡散してトランジス
タ特性に変動を与えるのを防止するとともに、注入不純
物の初期増速拡散によるトランジスタ特性の変動を抑制
する観点から、好適には、酸化温度を７５０℃以上８０
０℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のための安定化ステップをほぼ０分とする。また、ｎチ
ャネルＭＩＳトランジスタのゲート電極を形成するｎ型
多結晶シリコン膜中のｎ型不純物とｐチャネルＭＩＳト
ランジスタのゲート電極を形成するｐ型多結晶シリコン
膜中のｐ型不純物とが相互拡散してトランジスタ特性に
変動を与えるのを防止するとともに、注入不純物の初期
増速拡散によるトランジスタ特性の変動を抑制する観点
から、好適には、ゲート電極の酸化を行った後、ソース
領域およびドレイン領域を形成するためのイオン注入を
行い、その後、不活性ガス雰囲気中において９２５℃以
上９７５℃以下の温度で５秒以上１５秒以下の時間ラピ
ッドサーマルアニーリングを行う。また、特に、ｐチャ
ネルＭＩＳトランジスタにおいて、ソース領域およびド
レイン領域の接合リークの増加を抑制する観点から、好
適には、ｐチャネルＭＩＳトランジスタのソース領域お
よびドレイン領域を形成するためのイオン注入を、イオ
ン種としてホウ素を用い、エネルギー６ｋｅＶ以上８ｋ
ｅＶ以下、ドーズ量２×１０15ｃｍ-2以上３×１０15ｃ
ｍ-2の条件に設定して行う。
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、ゲート電極の酸化の際
に、ｎチャネルＭＩＳトランジスタのゲート電極を形成
するｎ型多結晶シリコン膜中のｎ型不純物とｐチャネル
ＭＩＳトランジスタのゲート電極を形成するｐ型多結晶
シリコン膜中のｐ型不純物とが相互拡散してトランジス
タ特性に変動を与えるのを防止するとともに、注入不純
物の初期増速拡散によるトランジスタ特性の変動を抑制
する観点から、好適には、酸化温度を７５０℃以上８０
０℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のための安定化ステップをほぼ０分とする。また、ｎチ
ャネルＭＩＳトランジスタのゲート電極を形成するｎ型
多結晶シリコン膜中のｎ型不純物とｐチャネルＭＩＳト
ランジスタのゲート電極を形成するｐ型多結晶シリコン
膜中のｐ型不純物とが相互拡散してトランジスタ特性に
変動を与えるのを防止するとともに、注入不純物の初期
増速拡散によるトランジスタ特性の変動を抑制する観点
から、好適には、ゲート電極の酸化を行った後、ソース
領域およびドレイン領域を形成するためのイオン注入を
行い、その後、不活性ガス雰囲気中において９２５℃以
上９７５℃以下の温度で５秒以上１５秒以下の時間ラピ
ッドサーマルアニーリングを行う。また、特に、ｐチャ
ネルＭＩＳトランジスタにおいて、ソース領域およびド
レイン領域の接合リークの増加を抑制する観点から、好
適には、ｐチャネルＭＩＳトランジスタのソース領域お
よびドレイン領域を形成するためのイオン注入を、イオ
ン種としてホウ素を用い、エネルギー６ｋｅＶ以上８ｋ
ｅＶ以下、ドーズ量２×１０15ｃｍ-2以上３×１０15ｃ
ｍ-2の条件に設定して行う。
【００１９】この発明の第５の発明は、ｎ型またはｐ型
の多結晶シリコン膜上に高融点金属シリサイド膜が積層
された構造のゲート電極を有するＭＩＳトランジスタを
有する半導体装置の製造方法において、ゲート電極を形
成する工程と、ゲート電極を形成した後、ゲート電極の
側面およびゲート電極と基板との界面の酸化を行う工程
と、酸化を行った後、ソース領域およびドレイン領域を
形成するためのイオン注入を行う工程と、イオン注入を
行った後、不活性ガス雰囲気中において９２５℃以上９
７５℃以下の温度で５秒以上１５秒以下の時間ラピッド
サーマルアニーリングを行う工程とを有することを特徴
とするものである。
の多結晶シリコン膜上に高融点金属シリサイド膜が積層
された構造のゲート電極を有するＭＩＳトランジスタを
有する半導体装置の製造方法において、ゲート電極を形
成する工程と、ゲート電極を形成した後、ゲート電極の
側面およびゲート電極と基板との界面の酸化を行う工程
と、酸化を行った後、ソース領域およびドレイン領域を
形成するためのイオン注入を行う工程と、イオン注入を
行った後、不活性ガス雰囲気中において９２５℃以上９
７５℃以下の温度で５秒以上１５秒以下の時間ラピッド
サーマルアニーリングを行う工程とを有することを特徴
とするものである。
【００２０】この発明の第５の発明において、ゲート電
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、この異常酸化をより有効
に抑制する観点から、好適には、酸化を行う工程におい
て、酸化炉への基板の入炉時から酸化温度への昇温時に
上記酸化炉に窒素を２０リットル／分以上３０リットル
／分以下の流量で供給する。また、ゲート電極の酸化の
際に、ゲート電極を形成する多結晶シリコン膜から不純
物が高融点金属シリサイド膜を拡散して外部に析出する
のを防止する観点から、好適には、酸化温度を７５０℃
以上８００℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以下、
温度安定のための安定化ステップをほぼ０分とする。
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、この異常酸化をより有効
に抑制する観点から、好適には、酸化を行う工程におい
て、酸化炉への基板の入炉時から酸化温度への昇温時に
上記酸化炉に窒素を２０リットル／分以上３０リットル
／分以下の流量で供給する。また、ゲート電極の酸化の
際に、ゲート電極を形成する多結晶シリコン膜から不純
物が高融点金属シリサイド膜を拡散して外部に析出する
のを防止する観点から、好適には、酸化温度を７５０℃
以上８００℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以下、
温度安定のための安定化ステップをほぼ０分とする。
【００２１】この発明の第６の発明は、ｎ型多結晶シリ
コン膜上に高融点金属シリサイド膜が積層された構造の
第１のゲート電極を有するｎチャネルＭＩＳトランジス
タと、ｐ型多結晶シリコン膜上に高融点金属シリサイド
膜が積層された構造の第２のゲート電極を有するｐチャ
ネルＭＩＳトランジスタとを有し、第１のゲート電極と
第２のゲート電極とが互いに接続されている半導体装置
の製造方法において、第１のゲート電極および第２のゲ
ート電極を形成する工程と、第１のゲート電極および第
２のゲート電極を形成した後、第１のゲート電極および
第２のゲート電極の側面ならびに第１のゲート電極およ
び第２のゲート電極と基板との界面の酸化を行う工程
と、酸化を行った後、ソース領域およびドレイン領域を
形成するためのイオン注入を行う工程と、イオン注入を
行った後、不活性ガス雰囲気中において９２５℃以上９
７５℃以下の温度で５秒以上１５秒以下の時間ラピッド
サーマルアニーリングを行う工程とを有することを特徴
とするものである。
コン膜上に高融点金属シリサイド膜が積層された構造の
第１のゲート電極を有するｎチャネルＭＩＳトランジス
タと、ｐ型多結晶シリコン膜上に高融点金属シリサイド
膜が積層された構造の第２のゲート電極を有するｐチャ
ネルＭＩＳトランジスタとを有し、第１のゲート電極と
第２のゲート電極とが互いに接続されている半導体装置
の製造方法において、第１のゲート電極および第２のゲ
ート電極を形成する工程と、第１のゲート電極および第
２のゲート電極を形成した後、第１のゲート電極および
第２のゲート電極の側面ならびに第１のゲート電極およ
び第２のゲート電極と基板との界面の酸化を行う工程
と、酸化を行った後、ソース領域およびドレイン領域を
形成するためのイオン注入を行う工程と、イオン注入を
行った後、不活性ガス雰囲気中において９２５℃以上９
７５℃以下の温度で５秒以上１５秒以下の時間ラピッド
サーマルアニーリングを行う工程とを有することを特徴
とするものである。
【００２２】この発明の第６の発明において、ゲート電
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、この異常酸化をより有効
に抑制する観点から、好適には、酸化を行う工程におい
て、酸化炉への基板の入炉時から酸化温度への昇温時に
酸化炉に窒素を２０リットル／分以上３０リットル／分
以下の流量で供給する。また、酸化温度を７５０℃以上
８００℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度
安定のための安定化ステップをほぼ０分とする。ゲート
電極の酸化の際に、ｎチャネルＭＩＳトランジスタのゲ
ート電極を形成するｎ型多結晶シリコン膜中のｎ型不純
物とｐチャネルＭＩＳトランジスタのゲート電極を形成
するｐ型多結晶シリコン膜中のｐ型不純物とが相互拡散
してトランジスタ特性に変動を与えるのを防止する観点
から、好適には、酸化温度を７５０℃以上８００℃以
下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定のため
の安定化ステップをほぼ０分とする。また、特に、ｐチ
ャネルＭＩＳトランジスタにおいて、ソース領域および
ドレイン領域の接合リークの増加を抑制する観点から、
好適には、ｐチャネルＭＩＳトランジスタのソース領域
およびドレイン領域を形成するためのイオン注入を、イ
オン種としてホウ素を用い、エネルギー６ｋｅＶ以上８
ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2以上３×１０15
ｃｍ-2の条件に設定して行う。
極の酸化の際に、ゲート電極を形成する高融点金属シリ
サイド膜の異常酸化を防止する観点から、好適には、ゲ
ート電極を形成した後、酸化を行う前に、窒素雰囲気中
においてラピッドサーマルアニーリングを行うことによ
りゲート電極の少なくとも側面を窒化する。好適には、
６５０℃以上７５０℃以下の温度でこのラピッドサーマ
ルアニーリングを行う。また、この異常酸化をより有効
に抑制する観点から、好適には、酸化を行う工程におい
て、酸化炉への基板の入炉時から酸化温度への昇温時に
酸化炉に窒素を２０リットル／分以上３０リットル／分
以下の流量で供給する。また、酸化温度を７５０℃以上
８００℃以下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度
安定のための安定化ステップをほぼ０分とする。ゲート
電極の酸化の際に、ｎチャネルＭＩＳトランジスタのゲ
ート電極を形成するｎ型多結晶シリコン膜中のｎ型不純
物とｐチャネルＭＩＳトランジスタのゲート電極を形成
するｐ型多結晶シリコン膜中のｐ型不純物とが相互拡散
してトランジスタ特性に変動を与えるのを防止する観点
から、好適には、酸化温度を７５０℃以上８００℃以
下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定のため
の安定化ステップをほぼ０分とする。また、特に、ｐチ
ャネルＭＩＳトランジスタにおいて、ソース領域および
ドレイン領域の接合リークの増加を抑制する観点から、
好適には、ｐチャネルＭＩＳトランジスタのソース領域
およびドレイン領域を形成するためのイオン注入を、イ
オン種としてホウ素を用い、エネルギー６ｋｅＶ以上８
ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2以上３×１０15
ｃｍ-2の条件に設定して行う。
【００２３】この発明において、ゲート電極を形成する
高融点金属シリサイド膜は、具体的には、タングステン
シリサイド膜のほか、モリブデンシリサイド膜、タンタ
ルシリサイド膜、チタンシリサイド膜などである。
高融点金属シリサイド膜は、具体的には、タングステン
シリサイド膜のほか、モリブデンシリサイド膜、タンタ
ルシリサイド膜、チタンシリサイド膜などである。
【００２４】上述のように構成されたこの発明によれ
ば、ゲート電極の酸化を行う前に窒素雰囲気中でラピッ
ドサーマルアニーリングを行うことによりゲート電極の
少なくともに側面を窒化することにより、この窒化によ
り形成された窒化膜が、その後にゲート電極の酸化を行
うときに酸化防止膜として機能することにより、ゲート
電極を形成する高融点金属シリサイド膜の異常酸化を効
果的に抑制することができる。
ば、ゲート電極の酸化を行う前に窒素雰囲気中でラピッ
ドサーマルアニーリングを行うことによりゲート電極の
少なくともに側面を窒化することにより、この窒化によ
り形成された窒化膜が、その後にゲート電極の酸化を行
うときに酸化防止膜として機能することにより、ゲート
電極を形成する高融点金属シリサイド膜の異常酸化を効
果的に抑制することができる。
【００２５】また、酸化を行う工程において、酸化炉へ
の基板の入炉時から酸化温度への昇温時に上記酸化炉に
窒素を２０リットル／分以上３０リットル／分以下の流
量で供給することにより、ゲート電極の側壁に窒化膜が
形成され、この窒化膜が、その後にゲート電極の酸化を
行うときに酸化防止膜として機能することにより、ゲー
ト電極を形成する高融点金属シリサイド膜の異常酸化を
効果的に抑制することができる。また、ゲート電極の酸
化の工程において、酸化温度を７５０℃以上８００℃以
下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定のため
のスタビライズステップをほぼ０分とすることにより、
ゲート電極を構成する多結晶シリコン膜中の不純物の高
融点金属シリサイド膜中への拡散を効果的に抑制するこ
とができる。
の基板の入炉時から酸化温度への昇温時に上記酸化炉に
窒素を２０リットル／分以上３０リットル／分以下の流
量で供給することにより、ゲート電極の側壁に窒化膜が
形成され、この窒化膜が、その後にゲート電極の酸化を
行うときに酸化防止膜として機能することにより、ゲー
ト電極を形成する高融点金属シリサイド膜の異常酸化を
効果的に抑制することができる。また、ゲート電極の酸
化の工程において、酸化温度を７５０℃以上８００℃以
下、酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定のため
のスタビライズステップをほぼ０分とすることにより、
ゲート電極を構成する多結晶シリコン膜中の不純物の高
融点金属シリサイド膜中への拡散を効果的に抑制するこ
とができる。
【００２６】また、ソース領域およびドレイン領域を形
成するためのイオン注入を行った後、不活性ガス雰囲気
中において９２５℃以上９７５℃以下の温度で５秒以上
１５秒以下の時間ラピッドサーマルアニーリングを行う
ことにより、ゲート電極を構成する多結晶シリコン膜中
の不純物の高融点金属シリサイド膜中への拡散を効果的
に抑制しつつ、注入不純物の初期増速拡散を抑制するこ
とができる。さらに、特に、ｐチャネルＭＩＳトランジ
スタのソース領域およびドレイン領域を形成するための
イオン注入を、イオン種としてホウ素を用い、エネルギ
ー６ｋｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ
-2以上３×１０15ｃｍ-2の条件に設定して行うことによ
り、これらのソース領域およびドレイン領域の深さを最
適化することができ、ソース領域およびドレイン領域の
接合リークの増加を抑制することができる。
成するためのイオン注入を行った後、不活性ガス雰囲気
中において９２５℃以上９７５℃以下の温度で５秒以上
１５秒以下の時間ラピッドサーマルアニーリングを行う
ことにより、ゲート電極を構成する多結晶シリコン膜中
の不純物の高融点金属シリサイド膜中への拡散を効果的
に抑制しつつ、注入不純物の初期増速拡散を抑制するこ
とができる。さらに、特に、ｐチャネルＭＩＳトランジ
スタのソース領域およびドレイン領域を形成するための
イオン注入を、イオン種としてホウ素を用い、エネルギ
ー６ｋｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ
-2以上３×１０15ｃｍ-2の条件に設定して行うことによ
り、これらのソース領域およびドレイン領域の深さを最
適化することができ、ソース領域およびドレイン領域の
接合リークの増加を抑制することができる。
【００２７】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
【００２８】図１〜図６はこの発明の一実施形態による
ＤＲＡＭ混載論理ＬＳＩの製造方法を示す。ただし、こ
こでは、ＤＲＡＭ混載論理ＬＳＩの論理回路部に着目し
て図示および説明を行い、ＤＲＡＭ部については図示お
よび説明を省略する。
ＤＲＡＭ混載論理ＬＳＩの製造方法を示す。ただし、こ
こでは、ＤＲＡＭ混載論理ＬＳＩの論理回路部に着目し
て図示および説明を行い、ＤＲＡＭ部については図示お
よび説明を省略する。
【００２９】この一実施形態においては、まず、図１に
示すように、あらかじめ例えばＳＴＩ（Shallow Trench
Isolation）などによる素子分離領域１ａが形成された
Ｓｉ基板１中にイオン注入によりｐウエル２およびｎウ
エル３を形成する。ｐウエル２形成用のｐ型不純物とし
てはＢやＩｎなどを用い、ｎウエル３形成用のｎ型不純
物としてはＰやＡｓなどを用いる。次に、ｐウエル２お
よびｎウエル３のそれぞれに表面濃度調整用の不純物の
イオン注入を行う。このイオン注入は、これらのｐウエ
ル２およびｎウエル３に形成するトランジスタのしきい
値を決めるためのものである。
示すように、あらかじめ例えばＳＴＩ（Shallow Trench
Isolation）などによる素子分離領域１ａが形成された
Ｓｉ基板１中にイオン注入によりｐウエル２およびｎウ
エル３を形成する。ｐウエル２形成用のｐ型不純物とし
てはＢやＩｎなどを用い、ｎウエル３形成用のｎ型不純
物としてはＰやＡｓなどを用いる。次に、ｐウエル２お
よびｎウエル３のそれぞれに表面濃度調整用の不純物の
イオン注入を行う。このイオン注入は、これらのｐウエ
ル２およびｎウエル３に形成するトランジスタのしきい
値を決めるためのものである。
【００３０】次に、図２に示すように、Ｓｉ基板１の表
面にゲート絶縁膜４を形成する。このゲート絶縁膜４と
しては、ＳｉＯ2 膜や窒化酸化膜（ＳｉＯＮ膜）などを
用いる。このうちＳｉＯ2 膜はドライＯ2 またはパイロ
雰囲気中でＳｉ基板１の熱酸化を行うことにより形成
し、ＳｉＯＮ膜はドライＯ2 またはパイロ雰囲気中でＳ
ｉ基板１の熱酸化を行ってＳｉＯ2 膜を形成した後、Ｎ
Ｏ、Ｎ2 ＯまたはＮＨ3ガス雰囲気中でアニールを行う
ことによりＳｉＯ2 膜中にＮをドーピングして形成す
る。
面にゲート絶縁膜４を形成する。このゲート絶縁膜４と
しては、ＳｉＯ2 膜や窒化酸化膜（ＳｉＯＮ膜）などを
用いる。このうちＳｉＯ2 膜はドライＯ2 またはパイロ
雰囲気中でＳｉ基板１の熱酸化を行うことにより形成
し、ＳｉＯＮ膜はドライＯ2 またはパイロ雰囲気中でＳ
ｉ基板１の熱酸化を行ってＳｉＯ2 膜を形成した後、Ｎ
Ｏ、Ｎ2 ＯまたはＮＨ3ガス雰囲気中でアニールを行う
ことによりＳｉＯ2 膜中にＮをドーピングして形成す
る。
【００３１】次に、ゲート電極を次のようにして形成す
る。すなわち、図３に示すように、ゲート絶縁膜４の全
面に多結晶Ｓｉ膜５を形成した後、この多結晶Ｓｉ膜５
のうち、ｎチャネルＭＯＳトランジスタのゲート電極形
成部にはＰを、ｐチャネルＭＯＳトランジスタのゲート
電極形成部にはＢをイオン注入する。次に、例えば８０
０℃以上の温度でアニールを行い、注入不純物の活性化
を行う。次に、多結晶Ｓｉ膜５の全面にスパッタリング
法によりＷＳｉx 膜６を形成する。次に、このＷＳｉx
膜６上にＳｉＯ2 膜からなるオフセット絶縁膜７を形成
する。次に、オフセット絶縁膜７上にリソグラフィーに
より所定形状のレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして多結晶Ｓｉ
膜５、ＷＳｉx 膜６およびオフセット絶縁膜７を反応性
イオンエッチング（ＲＩＥ）法などのドライエッチング
法によりエッチングする。このようにしてパターニング
された多結晶Ｓｉ膜５およびその上のＷＳｉx 膜６によ
りゲート電極が構成される。ここで、図示は省略する
が、実際には、ｎチャネルＭＯＳトランジスタのゲート
電極とｐチャネルＭＯＳトランジスタのゲート電極とは
相互につながった状態で形成されている。このエッチン
グ後の状態では、多結晶Ｓｉ膜５およびＷＳｉ x 膜６の
側面が剥き出しになっている。
る。すなわち、図３に示すように、ゲート絶縁膜４の全
面に多結晶Ｓｉ膜５を形成した後、この多結晶Ｓｉ膜５
のうち、ｎチャネルＭＯＳトランジスタのゲート電極形
成部にはＰを、ｐチャネルＭＯＳトランジスタのゲート
電極形成部にはＢをイオン注入する。次に、例えば８０
０℃以上の温度でアニールを行い、注入不純物の活性化
を行う。次に、多結晶Ｓｉ膜５の全面にスパッタリング
法によりＷＳｉx 膜６を形成する。次に、このＷＳｉx
膜６上にＳｉＯ2 膜からなるオフセット絶縁膜７を形成
する。次に、オフセット絶縁膜７上にリソグラフィーに
より所定形状のレジストパターン（図示せず）を形成し
た後、このレジストパターンをマスクとして多結晶Ｓｉ
膜５、ＷＳｉx 膜６およびオフセット絶縁膜７を反応性
イオンエッチング（ＲＩＥ）法などのドライエッチング
法によりエッチングする。このようにしてパターニング
された多結晶Ｓｉ膜５およびその上のＷＳｉx 膜６によ
りゲート電極が構成される。ここで、図示は省略する
が、実際には、ｎチャネルＭＯＳトランジスタのゲート
電極とｐチャネルＭＯＳトランジスタのゲート電極とは
相互につながった状態で形成されている。このエッチン
グ後の状態では、多結晶Ｓｉ膜５およびＷＳｉ x 膜６の
側面が剥き出しになっている。
【００３２】ここで、ゲート電極の最上層にオフセット
絶縁膜７を形成するのは、ＤＲＡＭ混載論理ＬＳＩプロ
セスにおいては、ＤＲＡＭ部において、ビットコンタク
トやノードコンタクトをセルフアラインコンタクト（Ｓ
ＡＣ）で形成する必要があるためである。
絶縁膜７を形成するのは、ＤＲＡＭ混載論理ＬＳＩプロ
セスにおいては、ＤＲＡＭ部において、ビットコンタク
トやノードコンタクトをセルフアラインコンタクト（Ｓ
ＡＣ）で形成する必要があるためである。
【００３３】この後、従来のプロセスではスクリーン酸
化に進むわけであるが、この一実施形態においては、そ
の前に、このスクリーン酸化時のＷＳｉx 膜６の異常酸
化を抑制する目的で、Ｎ2 雰囲気中でラピッドサーマル
アニーリング（Rapid Thermal Annealing,ＲＴＡ）を行
う。このＲＴＡの具体的な処理シーケンスの一例を図７
に示す。図７に示すように、室温から７５℃／秒の速さ
で５５０℃まで昇温し、次に５０℃／秒の速さで６００
℃まで昇温し、さらに２５℃／秒の速さで７００℃まで
昇温する。この温度で３０秒間保持してＲＴＡ処理を行
った後、４００℃に降温する。これらの処理の間に供給
するＮ2 流量は、１９Ｌ／分とした。ただし、この例で
は、７００℃で３０秒ＲＴＡを行うが、一般には、６５
０〜７５０℃で１０〜６０秒ＲＴＡを行うことにより、
スクリーン酸化時のＷＳｉx 膜６の異常酸化を抑制する
ことができる。このＲＴＡの温度がより低く、あるいは
時間が短すぎる条件では、ＷＳｉx 膜６の異常酸化を十
分に抑制することができず、逆にＲＴＡの温度が高すぎ
る場合には不純物の再分布などによるトランジスタ特性
への影響が出てしまう。
化に進むわけであるが、この一実施形態においては、そ
の前に、このスクリーン酸化時のＷＳｉx 膜６の異常酸
化を抑制する目的で、Ｎ2 雰囲気中でラピッドサーマル
アニーリング（Rapid Thermal Annealing,ＲＴＡ）を行
う。このＲＴＡの具体的な処理シーケンスの一例を図７
に示す。図７に示すように、室温から７５℃／秒の速さ
で５５０℃まで昇温し、次に５０℃／秒の速さで６００
℃まで昇温し、さらに２５℃／秒の速さで７００℃まで
昇温する。この温度で３０秒間保持してＲＴＡ処理を行
った後、４００℃に降温する。これらの処理の間に供給
するＮ2 流量は、１９Ｌ／分とした。ただし、この例で
は、７００℃で３０秒ＲＴＡを行うが、一般には、６５
０〜７５０℃で１０〜６０秒ＲＴＡを行うことにより、
スクリーン酸化時のＷＳｉx 膜６の異常酸化を抑制する
ことができる。このＲＴＡの温度がより低く、あるいは
時間が短すぎる条件では、ＷＳｉx 膜６の異常酸化を十
分に抑制することができず、逆にＲＴＡの温度が高すぎ
る場合には不純物の再分布などによるトランジスタ特性
への影響が出てしまう。
【００３４】次に、図４に示すように、スクリーン酸化
を行うことにより、ゲート電極の側面およびＳｉ基板１
と多結晶Ｓｉ膜５との界面を酸化してＳｉＯ2 膜８を形
成する。この際、このＳｉＯ2 膜８においては、Ｓｉ基
板１と多結晶Ｓｉ膜５との界面にゲートバーズビーク８
ａが発生する。このゲートバーズビーク８ａによりゲー
ト電極の端部とＳｉ基板１との間隔が大きくなることに
より、ゲート電極の端部での電界を緩和し、これにより
接合リークを緩和したり、ゲート電極の側面が覆われる
ことにより、その後に行われる塩酸過水によるタングス
テンの溶出を抑制し、金属不純物が基板に拡散すること
を抑制することができる。また、上述のようにスクリー
ン酸化を行う前にあらかじめＮ2 雰囲気中でのＲＴＡ処
理を行っていることにより、このスクリーン酸化時にＷ
Ｓｉx 膜６の異常酸化が抑制される。
を行うことにより、ゲート電極の側面およびＳｉ基板１
と多結晶Ｓｉ膜５との界面を酸化してＳｉＯ2 膜８を形
成する。この際、このＳｉＯ2 膜８においては、Ｓｉ基
板１と多結晶Ｓｉ膜５との界面にゲートバーズビーク８
ａが発生する。このゲートバーズビーク８ａによりゲー
ト電極の端部とＳｉ基板１との間隔が大きくなることに
より、ゲート電極の端部での電界を緩和し、これにより
接合リークを緩和したり、ゲート電極の側面が覆われる
ことにより、その後に行われる塩酸過水によるタングス
テンの溶出を抑制し、金属不純物が基板に拡散すること
を抑制することができる。また、上述のようにスクリー
ン酸化を行う前にあらかじめＮ2 雰囲気中でのＲＴＡ処
理を行っていることにより、このスクリーン酸化時にＷ
Ｓｉx 膜６の異常酸化が抑制される。
【００３５】一方、このスクリーン酸化の際には、この
スクリーン酸化自体の熱処理により、論理回路部のデュ
アルゲートＣＭＯＳトランジスタのゲート電極中の不純
物が相互拡散し、トランジスタ特性が変動してしまうと
いう問題があるが、この問題は、次のようにして解決す
ることができる。すなわち、この問題の解決のために
は、このスクリーン酸化時のサーマルバジェット（ther
mal budget）を低減することが有効である。しかしなが
ら、スクリーン酸化自体の温度を下げると、酸化速度が
低下し、一定の膜厚（２〜５ｎｍ）の酸化膜を成長させ
るのに必要な時間が長くなったり、低温状態（５００〜
７００℃）でＷＳｉx 膜６が酸化雰囲気にさらされるこ
とでＷＳｉx 膜６の異常酸化が生じてしまうという二つ
の問題が発生する。このような理由により、スクリーン
酸化温度は７００〜８００℃とするのが最適である。こ
のスクリーン酸化の具体的な処理シーケンスの一例を図
８に示す。さらに、thermal budgetの低減として、酸化
前の安定化ステップを０分に設定し、これにより相互拡
散を抑制する。
スクリーン酸化自体の熱処理により、論理回路部のデュ
アルゲートＣＭＯＳトランジスタのゲート電極中の不純
物が相互拡散し、トランジスタ特性が変動してしまうと
いう問題があるが、この問題は、次のようにして解決す
ることができる。すなわち、この問題の解決のために
は、このスクリーン酸化時のサーマルバジェット（ther
mal budget）を低減することが有効である。しかしなが
ら、スクリーン酸化自体の温度を下げると、酸化速度が
低下し、一定の膜厚（２〜５ｎｍ）の酸化膜を成長させ
るのに必要な時間が長くなったり、低温状態（５００〜
７００℃）でＷＳｉx 膜６が酸化雰囲気にさらされるこ
とでＷＳｉx 膜６の異常酸化が生じてしまうという二つ
の問題が発生する。このような理由により、スクリーン
酸化温度は７００〜８００℃とするのが最適である。こ
のスクリーン酸化の具体的な処理シーケンスの一例を図
８に示す。さらに、thermal budgetの低減として、酸化
前の安定化ステップを０分に設定し、これにより相互拡
散を抑制する。
【００３６】次に、図５に示すように、ｎチャネルＭＯ
Ｓトランジスタ形成部において、ゲート電極をマスクと
してｐウエル２中に例えばＰやＡｓなどのｎ型不純物を
低ドーズでイオン注入することにより、ｎ- 型拡散層
（エクステンション（extention)拡散層）９をゲート電
極に対して自己整合的に形成し、また、ｐチャネルＭＯ
Ｓトランジスタ形成部において、ゲート電極をマスクと
してｎウエル３中に例えばＢなどのｐ型不純物を低ドー
ズでイオン注入することにより、ｐ- 型の拡散層（エク
ステンション拡散層）１０をゲート電極に対して自己整
合的に形成する。この後、注入不純物の活性化およびイ
オン注入により発生した点欠陥を消滅させる目的で、Ｎ
2 雰囲気中でＲＴＡを行う。これは、イオン注入部に点
欠陥が残ったままだと、初期増速拡散（Transient Enha
nced Diffusion，ＴＥＤ）により注入不純物の再分布が
生じ、所望のトランジスタを形成することができなくな
るからである。
Ｓトランジスタ形成部において、ゲート電極をマスクと
してｐウエル２中に例えばＰやＡｓなどのｎ型不純物を
低ドーズでイオン注入することにより、ｎ- 型拡散層
（エクステンション（extention)拡散層）９をゲート電
極に対して自己整合的に形成し、また、ｐチャネルＭＯ
Ｓトランジスタ形成部において、ゲート電極をマスクと
してｎウエル３中に例えばＢなどのｐ型不純物を低ドー
ズでイオン注入することにより、ｐ- 型の拡散層（エク
ステンション拡散層）１０をゲート電極に対して自己整
合的に形成する。この後、注入不純物の活性化およびイ
オン注入により発生した点欠陥を消滅させる目的で、Ｎ
2 雰囲気中でＲＴＡを行う。これは、イオン注入部に点
欠陥が残ったままだと、初期増速拡散（Transient Enha
nced Diffusion，ＴＥＤ）により注入不純物の再分布が
生じ、所望のトランジスタを形成することができなくな
るからである。
【００３７】また、本発明者は、このＲＴＡは、ｎチャ
ネルＭＯＳトランジスタのゲート電極とｐチャネルＭＯ
Ｓトランジスタのゲート電極との間の不純物の相互拡散
にも密接に関係していることを見い出し、ＲＴＡ温度が
高いほど不純物の相互拡散によるトランジスタ特性の変
動が大きいことを見い出した。具体的には、ＲＴＡ温度
を１０００℃から９５０℃まで低温化することにより、
トランジスタ特性の変動を抑えることができる。また、
９５０℃より低い温度では、ＴＥＤの影響が懸念される
ため、９２５〜９７５℃の温度範囲が、相互拡散を抑制
しつつ、ＴＥＤも抑制する最適温度である。
ネルＭＯＳトランジスタのゲート電極とｐチャネルＭＯ
Ｓトランジスタのゲート電極との間の不純物の相互拡散
にも密接に関係していることを見い出し、ＲＴＡ温度が
高いほど不純物の相互拡散によるトランジスタ特性の変
動が大きいことを見い出した。具体的には、ＲＴＡ温度
を１０００℃から９５０℃まで低温化することにより、
トランジスタ特性の変動を抑えることができる。また、
９５０℃より低い温度では、ＴＥＤの影響が懸念される
ため、９２５〜９７５℃の温度範囲が、相互拡散を抑制
しつつ、ＴＥＤも抑制する最適温度である。
【００３８】次に、図６に示すように、ｎチャネルＭＯ
Ｓトランジスタのゲート電極およびｐチャネルＭＯＳト
ランジスタのゲート電極の側壁にサイドウォール１１を
形成する。このサイドウォール１１は、具体的には、例
えばＣＶＤ法により全面にＳｉ3 Ｎ4 膜やＳｉＯ2 膜を
成膜した後、これをＲＩＥ法などによりエッチバックす
ることにより形成する。次に、ｎチャネルＭＯＳトラン
ジスタ形成部において、ゲート電極およびサイドウォー
ル１１をマスクとしてｐウエル２中に例えばＰやＡｓな
どのｎ型不純物を高ドーズでイオン注入することによ
り、ｎ+ 型のソース領域１２およびドレイン領域１３を
ゲート電極に対して自己整合的に形成し、また、ｐチャ
ネルＭＯＳトランジスタ形成部において、ゲート電極お
よびサイドウォール１１をマスクとしてｎウエル３中に
例えばＢなどのｐ型不純物を低ドーズでイオン注入する
ことにより、ｐ+ 型のソース領域１４およびドレイン領
域１５をゲート電極に対して自己整合的に形成する。こ
こで、ソース領域１２およびドレイン領域１３は、サイ
ドウォール１１の下方にそれぞれｎ- 型拡散層９からな
るｎ- 型低不純物濃度部１２ａ、１３ａを有する。ま
た、ソース領域１４およびドレイン領域１５は、サイド
ウォール１１の下方にそれぞれｐ- 型拡散層１０からな
るｐ- 型低不純物濃度部１４ａ、１５ａを有する。
Ｓトランジスタのゲート電極およびｐチャネルＭＯＳト
ランジスタのゲート電極の側壁にサイドウォール１１を
形成する。このサイドウォール１１は、具体的には、例
えばＣＶＤ法により全面にＳｉ3 Ｎ4 膜やＳｉＯ2 膜を
成膜した後、これをＲＩＥ法などによりエッチバックす
ることにより形成する。次に、ｎチャネルＭＯＳトラン
ジスタ形成部において、ゲート電極およびサイドウォー
ル１１をマスクとしてｐウエル２中に例えばＰやＡｓな
どのｎ型不純物を高ドーズでイオン注入することによ
り、ｎ+ 型のソース領域１２およびドレイン領域１３を
ゲート電極に対して自己整合的に形成し、また、ｐチャ
ネルＭＯＳトランジスタ形成部において、ゲート電極お
よびサイドウォール１１をマスクとしてｎウエル３中に
例えばＢなどのｐ型不純物を低ドーズでイオン注入する
ことにより、ｐ+ 型のソース領域１４およびドレイン領
域１５をゲート電極に対して自己整合的に形成する。こ
こで、ソース領域１２およびドレイン領域１３は、サイ
ドウォール１１の下方にそれぞれｎ- 型拡散層９からな
るｎ- 型低不純物濃度部１２ａ、１３ａを有する。ま
た、ソース領域１４およびドレイン領域１５は、サイド
ウォール１１の下方にそれぞれｐ- 型拡散層１０からな
るｐ- 型低不純物濃度部１４ａ、１５ａを有する。
【００３９】次に、注入不純物の活性化およびイオン注
入により発生した点欠陥を消滅させる目的で、再び、Ｎ
2 雰囲気中でＲＴＡを行う。このＲＴＡの温度も、ｎチ
ャネルＭＯＳトランジスタのゲート電極とｐチャネルＭ
ＯＳトランジスタのゲート電極との間の不純物の相互拡
散に密接に関係しており、これも、ＲＴＡ温度が低温ほ
ど相互拡散は小さくなる。ソース領域およびドレイン領
域形成後のＲＴＡの低温化の影響は、エクステンション
拡散層形成時の問題に加えて、特にｐチャネルＭＯＳト
ランジスタにおいて、ソース領域１４およびドレイン領
域１５が浅くなり、これらとコンタクトする電極により
接合リークの増加を引き起こすという問題がある。した
がって、この悪影響を防止するためには、ｐチャネルＭ
ＯＳトランジスタのソース領域１４およびドレイン領域
１５の深さを最適化する必要がある。具体的には、ソー
ス領域１４およびドレイン領域１５を形成するためのイ
オン注入の条件を、Ｂ+ 、エネルギー６〜８ｋｅＶ、ド
ーズ量２×１０15〜３×１０15ｃｍ-2の条件に設定する
ことにより、これらのソース領域１４およびドレイン領
域１５の深さを最適化することができ、接合リークの増
加を効果的に抑制することができる。
入により発生した点欠陥を消滅させる目的で、再び、Ｎ
2 雰囲気中でＲＴＡを行う。このＲＴＡの温度も、ｎチ
ャネルＭＯＳトランジスタのゲート電極とｐチャネルＭ
ＯＳトランジスタのゲート電極との間の不純物の相互拡
散に密接に関係しており、これも、ＲＴＡ温度が低温ほ
ど相互拡散は小さくなる。ソース領域およびドレイン領
域形成後のＲＴＡの低温化の影響は、エクステンション
拡散層形成時の問題に加えて、特にｐチャネルＭＯＳト
ランジスタにおいて、ソース領域１４およびドレイン領
域１５が浅くなり、これらとコンタクトする電極により
接合リークの増加を引き起こすという問題がある。した
がって、この悪影響を防止するためには、ｐチャネルＭ
ＯＳトランジスタのソース領域１４およびドレイン領域
１５の深さを最適化する必要がある。具体的には、ソー
ス領域１４およびドレイン領域１５を形成するためのイ
オン注入の条件を、Ｂ+ 、エネルギー６〜８ｋｅＶ、ド
ーズ量２×１０15〜３×１０15ｃｍ-2の条件に設定する
ことにより、これらのソース領域１４およびドレイン領
域１５の深さを最適化することができ、接合リークの増
加を効果的に抑制することができる。
【００４０】このように、デュアルゲートＣＭＯＳトラ
ンジスタのゲート電極間の不純物相互拡散によるトラン
ジスタ特性の変動を抑制し、ＴＥＤによるトランジスタ
特性の変動を抑制することを両立し、さらにｐチャネル
ＭＯＳトランジスタのソース領域１４およびドレイン領
域１５の接合リークの増加を抑制するためには、最適な
条件の組み合わせが必要である。
ンジスタのゲート電極間の不純物相互拡散によるトラン
ジスタ特性の変動を抑制し、ＴＥＤによるトランジスタ
特性の変動を抑制することを両立し、さらにｐチャネル
ＭＯＳトランジスタのソース領域１４およびドレイン領
域１５の接合リークの増加を抑制するためには、最適な
条件の組み合わせが必要である。
【００４１】以上により、ＬＤＤ（Lightly Doped Drai
n)構造のｎチャネルＭＯＳトランジスタおよびｐチャネ
ルＭＯＳトランジスタからなるデュアルゲートＣＭＯＳ
トランジスタが形成される。このデュアルゲートＣＭＯ
Ｓトランジスタを複数用いて論理回路が形成される。
n)構造のｎチャネルＭＯＳトランジスタおよびｐチャネ
ルＭＯＳトランジスタからなるデュアルゲートＣＭＯＳ
トランジスタが形成される。このデュアルゲートＣＭＯ
Ｓトランジスタを複数用いて論理回路が形成される。
【００４２】この一実施形態によれば、次のような種々
の利点を得ることができる。すなわち、まず、ＤＲＡＭ
混載論理ＬＳＩのプロセスにおいて、デュアルゲートＣ
ＭＯＳトランジスタのＷＳｉx ／多結晶Ｓｉ構造のゲー
ト電極を形成した後にこのゲート電極のスクリーン酸化
を行っているので、ＤＲＡＭの接合リークが減少し、リ
テンション特性の向上を図ることができる。また、この
スクリーン酸化を行うに際しては、ゲート電極をドライ
エッチング加工により形成した後に、窒素雰囲気中にお
いて６５０〜７５０℃の温度でＲＴＡを行っていること
により、その後のスクリーン酸化工程でのＷＳｉx 膜６
の異常酸化を抑制することができる。また、このスクリ
ーン酸化においては、酸化炉への入炉時から昇温時まで
に酸化炉に供給するＮ2 流量を２０〜３０Ｌ／分として
いることにより、ＷＳｉx 膜６の異常酸化をより効果的
に抑制することができ、また、酸化温度を７５０〜８０
０℃、酸化膜厚２〜５ｎｍ、温度安定のための安定化ス
テップを０分にしていることにより、デュアルゲートＣ
ＭＯＳトランジスタにおけるｎチャネルＭＯＳトランジ
スタのゲート電極とｐチャネルＭＯＳトランジスタのゲ
ート電極との間での不純物の相互拡散を抑制することが
できる。さらに、スクリーン酸化を行った後のソース領
域およびドレイン領域用エクステンション拡散層形成後
ならびにソース領域およびドレイン領域形成後に、それ
ぞれ、９２５〜９７５℃で５〜１５秒、Ｎ2 雰囲気中で
ＲＴＡを行っていることにより、デュアルゲートＣＭＯ
ＳトランジスタにおけるｎチャネルＭＯＳトランジスタ
のゲート電極とｐチャネルＭＯＳトランジスタのゲート
電極との間での不純物の相互拡散を抑制しつつ、ＴＥＤ
によるトランジスタ特性の変動を抑制することができ
る。さらにまた、ソース領域およびドレイン領域形成後
のＮ2 雰囲気中におけるＲＴＡの条件を、９２５〜９７
５℃で５〜１５秒の範囲に設定し、ｐチャネルＭＯＳト
ランジスタのソース領域およびドレイン領域形成用のイ
オン注入を、Ｂ+ 、エネルギー６〜８ｋｅＶ、ドーズ量
２×１０15〜３×１０15ｃｍ-2の条件に設定することに
より、デュアルゲートＣＭＯＳトランジスタにおけるｎ
チャネルＭＯＳトランジスタのゲート電極とｐチャネル
ＭＯＳトランジスタのゲート電極との間での不純物の相
互拡散の抑制と、ＴＥＤによるトランジスタ特性の変動
の抑制とを両立し、ｐチャネルＭＯＳトランジスタのソ
ース領域１４およびドレイン領域１５の接合リークの増
加を抑制することができる。以上により、高性能のＤＲ
ＡＭ混載論理ＬＳＩを実現することができる。
の利点を得ることができる。すなわち、まず、ＤＲＡＭ
混載論理ＬＳＩのプロセスにおいて、デュアルゲートＣ
ＭＯＳトランジスタのＷＳｉx ／多結晶Ｓｉ構造のゲー
ト電極を形成した後にこのゲート電極のスクリーン酸化
を行っているので、ＤＲＡＭの接合リークが減少し、リ
テンション特性の向上を図ることができる。また、この
スクリーン酸化を行うに際しては、ゲート電極をドライ
エッチング加工により形成した後に、窒素雰囲気中にお
いて６５０〜７５０℃の温度でＲＴＡを行っていること
により、その後のスクリーン酸化工程でのＷＳｉx 膜６
の異常酸化を抑制することができる。また、このスクリ
ーン酸化においては、酸化炉への入炉時から昇温時まで
に酸化炉に供給するＮ2 流量を２０〜３０Ｌ／分として
いることにより、ＷＳｉx 膜６の異常酸化をより効果的
に抑制することができ、また、酸化温度を７５０〜８０
０℃、酸化膜厚２〜５ｎｍ、温度安定のための安定化ス
テップを０分にしていることにより、デュアルゲートＣ
ＭＯＳトランジスタにおけるｎチャネルＭＯＳトランジ
スタのゲート電極とｐチャネルＭＯＳトランジスタのゲ
ート電極との間での不純物の相互拡散を抑制することが
できる。さらに、スクリーン酸化を行った後のソース領
域およびドレイン領域用エクステンション拡散層形成後
ならびにソース領域およびドレイン領域形成後に、それ
ぞれ、９２５〜９７５℃で５〜１５秒、Ｎ2 雰囲気中で
ＲＴＡを行っていることにより、デュアルゲートＣＭＯ
ＳトランジスタにおけるｎチャネルＭＯＳトランジスタ
のゲート電極とｐチャネルＭＯＳトランジスタのゲート
電極との間での不純物の相互拡散を抑制しつつ、ＴＥＤ
によるトランジスタ特性の変動を抑制することができ
る。さらにまた、ソース領域およびドレイン領域形成後
のＮ2 雰囲気中におけるＲＴＡの条件を、９２５〜９７
５℃で５〜１５秒の範囲に設定し、ｐチャネルＭＯＳト
ランジスタのソース領域およびドレイン領域形成用のイ
オン注入を、Ｂ+ 、エネルギー６〜８ｋｅＶ、ドーズ量
２×１０15〜３×１０15ｃｍ-2の条件に設定することに
より、デュアルゲートＣＭＯＳトランジスタにおけるｎ
チャネルＭＯＳトランジスタのゲート電極とｐチャネル
ＭＯＳトランジスタのゲート電極との間での不純物の相
互拡散の抑制と、ＴＥＤによるトランジスタ特性の変動
の抑制とを両立し、ｐチャネルＭＯＳトランジスタのソ
ース領域１４およびドレイン領域１５の接合リークの増
加を抑制することができる。以上により、高性能のＤＲ
ＡＭ混載論理ＬＳＩを実現することができる。
【００４３】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００４４】例えば、上述の一実施形態において挙げた
数値、構造、プロセスなどはあくまでも例に過ぎず、必
要に応じて、これらと異なる数値、構造、プロセスなど
を用いてもよい。
数値、構造、プロセスなどはあくまでも例に過ぎず、必
要に応じて、これらと異なる数値、構造、プロセスなど
を用いてもよい。
【００４５】
【発明の効果】以上説明したように、この発明によれ
ば、ゲート電極の酸化を行う前に窒素雰囲気中でラピッ
ドサーマルアニーリングを行うことによりゲート電極の
少なくともに側面を窒化することにより、ゲート電極を
形成する高融点金属シリサイド膜の異常酸化を効果的に
抑制することができる。
ば、ゲート電極の酸化を行う前に窒素雰囲気中でラピッ
ドサーマルアニーリングを行うことによりゲート電極の
少なくともに側面を窒化することにより、ゲート電極を
形成する高融点金属シリサイド膜の異常酸化を効果的に
抑制することができる。
【００４６】また、酸化を行う工程において、酸化炉へ
の基板の入炉時から酸化温度への昇温時に上記酸化炉に
窒素を２０リットル／分以上３０リットル／分以下の流
量で供給することにより、ゲート電極を形成する高融点
金属シリサイド膜の異常酸化を効果的に抑制することが
できる。また、ゲート電極の酸化の工程において、酸化
温度を７５０℃以上８００℃以下、酸化膜厚を２ｎｍ以
上５ｎｍ以下、温度安定のためのスタビライズステップ
をほぼ０分とすることにより、ゲート電極を構成する多
結晶シリコン膜中の不純物の高融点金属シリサイド膜中
への拡散を効果的に抑制することができ、あるいは、デ
ュアルゲートトランジスタにおけるｎチャネルＭＩＳト
ランジスタのゲート電極とｐチャネルＭＩＳトランジス
タのゲート電極との間の不純物の相互拡散を効果的に抑
制することができる。
の基板の入炉時から酸化温度への昇温時に上記酸化炉に
窒素を２０リットル／分以上３０リットル／分以下の流
量で供給することにより、ゲート電極を形成する高融点
金属シリサイド膜の異常酸化を効果的に抑制することが
できる。また、ゲート電極の酸化の工程において、酸化
温度を７５０℃以上８００℃以下、酸化膜厚を２ｎｍ以
上５ｎｍ以下、温度安定のためのスタビライズステップ
をほぼ０分とすることにより、ゲート電極を構成する多
結晶シリコン膜中の不純物の高融点金属シリサイド膜中
への拡散を効果的に抑制することができ、あるいは、デ
ュアルゲートトランジスタにおけるｎチャネルＭＩＳト
ランジスタのゲート電極とｐチャネルＭＩＳトランジス
タのゲート電極との間の不純物の相互拡散を効果的に抑
制することができる。
【００４７】また、ソース領域およびドレイン領域を形
成するためのイオン注入を行った後、不活性ガス雰囲気
中において９２５℃以上９７５℃以下の温度で５秒以上
１５秒以下の時間ラピッドサーマルアニーリングを行う
ことにより、ゲート電極を構成する多結晶シリコン膜中
の不純物の高融点金属シリサイド膜中への拡散を効果的
に抑制しつつ、あるいは、デュアルゲートトランジスタ
におけるｎチャネルＭＩＳトランジスタのゲート電極と
ｐチャネルＭＩＳトランジスタのゲート電極との間の不
純物の相互拡散を効果的に抑制しつつ、注入不純物の初
期増速拡散を抑制することができる。
成するためのイオン注入を行った後、不活性ガス雰囲気
中において９２５℃以上９７５℃以下の温度で５秒以上
１５秒以下の時間ラピッドサーマルアニーリングを行う
ことにより、ゲート電極を構成する多結晶シリコン膜中
の不純物の高融点金属シリサイド膜中への拡散を効果的
に抑制しつつ、あるいは、デュアルゲートトランジスタ
におけるｎチャネルＭＩＳトランジスタのゲート電極と
ｐチャネルＭＩＳトランジスタのゲート電極との間の不
純物の相互拡散を効果的に抑制しつつ、注入不純物の初
期増速拡散を抑制することができる。
【００４８】さらに、特に、ｐチャネルＭＩＳトランジ
スタのソース領域およびドレイン領域を形成するための
イオン注入を、イオン種としてホウ素を用い、エネルギ
ー６ｋｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ
-2以上３×１０15ｃｍ-2の条件に設定して行うことによ
り、ソース領域およびドレイン領域の接合リークの増加
を抑制することができる。
スタのソース領域およびドレイン領域を形成するための
イオン注入を、イオン種としてホウ素を用い、エネルギ
ー６ｋｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ
-2以上３×１０15ｃｍ-2の条件に設定して行うことによ
り、ソース領域およびドレイン領域の接合リークの増加
を抑制することができる。
【図１】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法を示す断面図である。
ＬＳＩの製造方法を示す断面図である。
【図２】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法を示す断面図である。
ＬＳＩの製造方法を示す断面図である。
【図３】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法を示す断面図である。
ＬＳＩの製造方法を示す断面図である。
【図４】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法を示す断面図である。
ＬＳＩの製造方法を示す断面図である。
【図５】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法を示す断面図である。
ＬＳＩの製造方法を示す断面図である。
【図６】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法を示す断面図である。
ＬＳＩの製造方法を示す断面図である。
【図７】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法においてスクリーン酸化前に行うＮ2
雰囲気中でのＲＴＡの処理シーケンスの例を示す略線図
である。
ＬＳＩの製造方法においてスクリーン酸化前に行うＮ2
雰囲気中でのＲＴＡの処理シーケンスの例を示す略線図
である。
【図８】この発明の一実施形態によるＤＲＡＭ混載論理
ＬＳＩの製造方法においてスクリーン酸化時に基板を酸
化炉に入炉する際の酸化炉へのＮ2 の流入条件の例を示
す略線図である。
ＬＳＩの製造方法においてスクリーン酸化時に基板を酸
化炉に入炉する際の酸化炉へのＮ2 の流入条件の例を示
す略線図である。
１・・・Ｓｉ基板、４・・・ゲート絶縁膜、５・・・多
結晶Ｓｉ膜、６・・・ＷＳｉx 膜、７・・・オフセット
絶縁膜、８・・・ＳｉＯ2 膜、９・・・ｎ- 型拡散層、
１０・・・ｐ- 型拡散層、１１・・・サイドウォール、
１２、１４・・・ソース領域、１３、１５・・・ドレイ
ン領域
結晶Ｓｉ膜、６・・・ＷＳｉx 膜、７・・・オフセット
絶縁膜、８・・・ＳｉＯ2 膜、９・・・ｎ- 型拡散層、
１０・・・ｐ- 型拡散層、１１・・・サイドウォール、
１２、１４・・・ソース領域、１３、１５・・・ドレイ
ン領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 ３２１Ｄ 27/10 ４６１ 29/62 Ｇ 29/43 (72)発明者 塚本 雅則 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 中村 学 神奈川県川崎市中原区小田中４丁目１番１ 号 富士通株式会社内 (72)発明者 佐久間 遵 神奈川県川崎市中原区小田中４丁目１番１ 号 富士通株式会社内 Ｆターム(参考） 4M104 AA01 BB01 CC05 DD79 DD80 DD86 DD91 EE05 EE09 FF14 GG10 GG14 HH20 5F040 DA00 DB03 EA08 EA09 EC01 EC07 EC13 ED03 EF02 EK05 FA00 FA05 FA07 FA11 FA16 FB02 FB04 FC00 5F048 AA07 AB01 AB03 AC01 AC03 BB06 BB07 BB08 BB09 BB11 BC06 BE03 BF16 BG14 DA18 DA25 DA27 5F083 AD00 GA25 JA02 JA05 JA35 JA39 JA53 MA02 MA17 MA20 NA01 NA03 PR12 PR34 PR36 ZA05 ZA12
Claims (46)
- 【請求項１】 ｎ型またはｐ型の多結晶シリコン膜上に
高融点金属シリサイド膜が積層された構造のゲート電極
を有するＭＩＳトランジスタを有する半導体装置の製造
方法において、 上記ゲート電極を形成する工程と、 上記ゲート電極を形成した後、窒素雰囲気中においてラ
ピッドサーマルアニーリングを行うことにより上記ゲー
ト電極の少なくとも側面を窒化する工程と、 上記ラピッドサーマルアニーリングを行った後、上記ゲ
ート電極の側面および上記ゲート電極と基板との界面の
酸化を行う工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項２】 ６５０℃以上７５０℃以下の温度で上記
ラピッドサーマルアニーリングを行うようにしたことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 上記酸化を行う工程において、酸化炉へ
の基板の入炉時から酸化温度への昇温時に上記酸化炉に
窒素を２０リットル／分以上３０リットル／分以下の流
量で供給するようにしたことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 上記酸化温度を７５０℃以上８００℃以
下、上記酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定の
ための安定化ステップをほぼ０分とするようにしたこと
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 上記酸化を行った後、ソース領域および
ドレイン領域を形成するためのイオン注入を行い、その
後、不活性ガス雰囲気中において９２５℃以上９７５℃
以下の温度で５秒以上１５秒以下の時間ラピッドサーマ
ルアニーリングを行うようにしたことを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項６】 上記ソース領域およびドレイン領域を高
不純物濃度部と低不純物濃度部とにより形成する場合に
おいて、上記低不純物濃度部を形成するためのイオン注
入を行い、その後、不活性ガス雰囲気中において９２５
℃以上９７５℃以下の温度で５秒以上１５秒以下の時間
ラピッドサーマルアニーリングを行い、次いで、上記高
不純物濃度部を形成するためのイオン注入を行い、その
後、不活性ガス雰囲気中において９２５℃以上９７５℃
以下の温度で５秒以上１５秒以下の時間ラピッドサーマ
ルアニーリングを行うようにしたことを特徴とする請求
項５記載の半導体装置の製造方法。 - 【請求項７】 上記高融点金属シリサイド膜はタングス
テンシリサイド膜であることを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項８】 ｎ型多結晶シリコン膜上に高融点金属シ
リサイド膜が積層された構造の第１のゲート電極を有す
るｎチャネルＭＩＳトランジスタと、ｐ型多結晶シリコ
ン膜上に高融点金属シリサイド膜が積層された構造の第
２のゲート電極を有するｐチャネルＭＩＳトランジスタ
とを有し、上記第１のゲート電極と上記第２のゲート電
極とが互いに接続されている半導体装置の製造方法にお
いて、 上記第１のゲート電極および上記第２のゲート電極を形
成する工程と、 上記第１のゲート電極および上記第２のゲート電極を形
成した後、窒素雰囲気中においてラピッドサーマルアニ
ーリングを行うことにより上記第１のゲート電極および
上記第２のゲート電極の少なくとも側面を窒化する工程
と、 上記ラピッドサーマルアニーリングを行った後、上記第
１のゲート電極および上記第２のゲート電極の側面なら
びに上記ゲート電極と基板との界面の酸化を行う工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項９】 ６５０℃以上７５０℃以下の温度で上記
ラピッドサーマルアニーリングを行うようにしたことを
特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 上記酸化を行う工程において、酸化炉
への基板の入炉時から酸化温度への昇温時に上記酸化炉
に窒素を２０リットル／分以上３０リットル／分以下の
流量で供給するようにしたことを特徴とする請求項８記
載の半導体装置の製造方法。 - 【請求項１１】 上記酸化温度を７５０℃以上８００℃
以下、上記酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のための安定化ステップをほぼ０分とするようにしたこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。 - 【請求項１２】 上記酸化を行った後、ソース領域およ
びドレイン領域を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項８記載の半導体装置の製造方法。 - 【請求項１３】 上記ソース領域およびドレイン領域を
高不純物濃度部と低不純物濃度部とにより形成する場合
において、上記低不純物濃度部を形成するためのイオン
注入を行い、その後、不活性ガス雰囲気中において９２
５℃以上９７５℃以下の温度で５秒以上１５秒以下の時
間ラピッドサーマルアニーリングを行い、次いで、上記
高不純物濃度部を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項１２記載の半導体装置の製造方法。 - 【請求項１４】 上記ｐチャネルＭＩＳトランジスタの
ソース領域およびドレイン領域を形成するためのイオン
注入を、イオン種としてホウ素を用い、エネルギー６ｋ
ｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2以上
３×１０15ｃｍ-2の条件に設定して行うようにしたこと
を特徴とする請求項１２記載の半導体装置の製造方法。 - 【請求項１５】 上記高融点金属シリサイド膜はタング
ステンシリサイド膜であることを特徴とする請求項８記
載の半導体装置の製造方法。 - 【請求項１６】 ｎ型またはｐ型の多結晶シリコン膜上
に高融点金属シリサイド膜が積層された構造のゲート電
極を有するＭＩＳトランジスタを有する半導体装置の製
造方法において、 上記ゲート電極を形成する工程と、 上記ゲート電極を形成した後、上記ゲート電極の側面お
よび上記ゲート電極と基板との界面の酸化を行う工程と
を有し、 上記酸化を行う工程において、酸化炉への基板の入炉時
から酸化温度への昇温時に上記酸化炉に窒素を２０リッ
トル／分以上３０リットル／分以下の流量で供給するよ
うにしたことを特徴とする半導体装置の製造方法。 - 【請求項１７】 上記ゲート電極を形成した後、上記酸
化を行う前に、窒素雰囲気中においてラピッドサーマル
アニーリングを行うことにより上記ゲート電極の少なく
とも側面を窒化するようにしたことを特徴とする請求項
１６記載の半導体装置の製造方法。 - 【請求項１８】 ６５０℃以上７５０℃以下の温度で上
記ラピッドサーマルアニーリングを行うようにしたこと
を特徴とする請求項１７記載の半導体装置の製造方法。 - 【請求項１９】 上記酸化温度を７５０℃以上８００℃
以下、上記酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のための安定化ステップをほぼ０分とするようにしたこ
とを特徴とする請求項１６記載の半導体装置の製造方
法。 - 【請求項２０】 上記酸化を行った後、ソース領域およ
びドレイン領域を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項１６記載の半導体装置の製造方法。 - 【請求項２１】 上記ソース領域およびドレイン領域を
高不純物濃度部と低不純物濃度部とにより形成する場合
において、上記低不純物濃度部を形成するためのイオン
注入を行い、その後、不活性ガス雰囲気中において９２
５℃以上９７５℃以下の温度で５秒以上１５秒以下の時
間ラピッドサーマルアニーリングを行い、次いで、上記
高不純物濃度部を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項２０記載の半導体装置の製造方法。 - 【請求項２２】 上記ｐチャネルＭＩＳトランジスタの
ソース領域およびドレイン領域を形成するためのイオン
注入を、イオン種としてホウ素を用い、エネルギー６ｋ
ｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2以上
３×１０15ｃｍ-2の条件に設定して行うようにしたこと
を特徴とする請求項２０記載の半導体装置の製造方法。 - 【請求項２３】 上記高融点金属シリサイド膜はタング
ステンシリサイド膜であることを特徴とする請求項１６
記載の半導体装置の製造方法。 - 【請求項２４】 ｎ型多結晶シリコン膜上に高融点金属
シリサイド膜が積層された構造の第１のゲート電極を有
するｎチャネルＭＩＳトランジスタと、ｐ型多結晶シリ
コン膜上に高融点金属シリサイド膜が積層された構造の
第２のゲート電極を有するｐチャネルＭＩＳトランジス
タとを有し、上記第１のゲート電極と上記第２のゲート
電極とが互いに接続されている半導体装置の製造方法に
おいて、 上記第１のゲート電極および上記第２のゲート電極を形
成する工程と、 上記第１のゲート電極および上記第２のゲート電極を形
成した後、上記第１のゲート電極および上記第２のゲー
ト電極の側面ならびに上記第１のゲート電極および上記
第２のゲート電極と基板との界面の酸化を行う工程とを
有し、 上記酸化を行う工程において、酸化炉への基板の入炉時
から酸化温度への昇温時に上記酸化炉に窒素を２０リッ
トル／分以上３０リットル／分以下の流量で供給するよ
うにしたことを特徴とする半導体装置の製造方法。 - 【請求項２５】 上記第１のゲート電極および上記第２
のゲート電極を形成した後、上記酸化を行う前に、窒素
雰囲気中においてラピッドサーマルアニーリングを行う
ことにより上記第１のゲート電極および上記第２のゲー
ト電極の少なくとも側面を窒化するようにしたことを特
徴とする請求項２４記載の半導体装置の製造方法。 - 【請求項２６】 ６５０℃以上７５０℃以下の温度で上
記ラピッドサーマルアニーリングを行うようにしたこと
を特徴とする請求項２５記載の半導体装置の製造方法。 - 【請求項２７】 上記酸化温度を７５０℃以上８００℃
以下、上記酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のためのスタビライズステップをほぼ０分とするように
したことを特徴とする請求項２４記載の半導体装置の製
造方法。 - 【請求項２８】 上記酸化を行った後、ソース領域およ
びドレイン領域を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項２４記載の半導体装置の製造方法。 - 【請求項２９】 上記ソース領域およびドレイン領域を
高不純物濃度部と低不純物濃度部とにより形成する場合
において、上記低不純物濃度部を形成するためのイオン
注入を行い、その後、不活性ガス雰囲気中において９２
５℃以上９７５℃以下の温度で５秒以上１５秒以下の時
間ラピッドサーマルアニーリングを行い、次いで、上記
高不純物濃度部を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項２８記載の半導体装置の製造方法。 - 【請求項３０】 上記ｐチャネルＭＩＳトランジスタの
ソース領域およびドレイン領域を形成するためのイオン
注入を、イオン種としてホウ素を用い、エネルギー６ｋ
ｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2以上
３×１０15ｃｍ-2の条件に設定して行うようにしたこと
を特徴とする請求項２８記載の半導体装置の製造方法。 - 【請求項３１】 上記高融点金属シリサイド膜はタング
ステンシリサイド膜であることを特徴とする請求項２４
記載の半導体装置の製造方法。 - 【請求項３２】 ｎ型またはｐ型の多結晶シリコン膜上
に高融点金属シリサイド膜が積層された構造のゲート電
極を有するＭＩＳトランジスタを有する半導体装置の製
造方法において、 上記ゲート電極を形成する工程と、 上記ゲート電極を形成した後、上記ゲート電極の側面お
よび上記ゲート電極と基板との界面の酸化を行う工程
と、 上記酸化を行った後、ソース領域およびドレイン領域を
形成するためのイオン注入を行う工程と、 上記イオン注入を行った後、不活性ガス雰囲気中におい
て９２５℃以上９７５℃以下の温度で５秒以上１５秒以
下の時間ラピッドサーマルアニーリングを行う工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項３３】 上記ソース領域およびドレイン領域を
高不純物濃度部と低不純物濃度部とにより形成する場合
において、上記低不純物濃度部を形成するためのイオン
注入を行い、その後、不活性ガス雰囲気中において９２
５℃以上９７５℃以下の温度で５秒以上１５秒以下の時
間ラピッドサーマルアニーリングを行い、次いで、上記
高不純物濃度部を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項３２記載の半導体装置の製造方法。 - 【請求項３４】 上記ゲート電極を形成した後、上記酸
化を行う前に、窒素雰囲気中においてラピッドサーマル
アニーリングを行うことにより上記ゲート電極の少なく
とも側面を窒化するようにしたことを特徴とする請求項
３２記載の半導体装置の製造方法。 - 【請求項３５】 ６５０℃以上７５０℃以下の温度で上
記窒素雰囲気中における上記ラピッドサーマルアニーリ
ングを行うようにしたことを特徴とする請求項３２記載
の半導体装置の製造方法。 - 【請求項３６】 上記酸化を行う工程において、酸化炉
への基板の入炉時から酸化温度への昇温時に上記酸化炉
に窒素を２０リットル／分以上３０リットル／分以下の
流量で供給するようにしたことを特徴とする請求項３２
記載の半導体装置の製造方法。 - 【請求項３７】 上記酸化温度を７５０℃以上８００℃
以下、上記酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のための安定化ステップをほぼ０分とするようにしたこ
とを特徴とする請求項３６記載の半導体装置の製造方
法。 - 【請求項３８】 上記高融点金属シリサイド膜はタング
ステンシリサイド膜であることを特徴とする請求項３２
記載の半導体装置の製造方法。 - 【請求項３９】 ｎ型多結晶シリコン膜上に高融点金属
シリサイド膜が積層された構造の第１のゲート電極を有
するｎチャネルＭＩＳトランジスタと、ｐ型多結晶シリ
コン膜上に高融点金属シリサイド膜が積層された構造の
第２のゲート電極を有するｐチャネルＭＩＳトランジス
タとを有し、上記第１のゲート電極と上記第２のゲート
電極とが互いに接続されている半導体装置の製造方法に
おいて、 上記第１のゲート電極および上記第２のゲート電極を形
成する工程と、 上記第１のゲート電極および上記第２のゲート電極を形
成した後、上記第１のゲート電極および上記第２のゲー
ト電極の側面ならびに上記第１のゲート電極および上記
第２のゲート電極と基板との界面の酸化を行う工程と、 上記酸化を行った後、ソース領域およびドレイン領域を
形成するためのイオン注入を行う工程と、 上記イオン注入を行った後、不活性ガス雰囲気中におい
て９２５℃以上９７５℃以下の温度で５秒以上１５秒以
下の時間ラピッドサーマルアニーリングを行う工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項４０】 上記ソース領域およびドレイン領域を
高不純物濃度部と低不純物濃度部とにより形成する場合
において、上記低不純物濃度部を形成するためのイオン
注入を行い、その後、不活性ガス雰囲気中において９２
５℃以上９７５℃以下の温度で５秒以上１５秒以下の時
間ラピッドサーマルアニーリングを行い、次いで、上記
高不純物濃度部を形成するためのイオン注入を行い、そ
の後、不活性ガス雰囲気中において９２５℃以上９７５
℃以下の温度で５秒以上１５秒以下の時間ラピッドサー
マルアニーリングを行うようにしたことを特徴とする請
求項３９記載の半導体装置の製造方法。 - 【請求項４１】 上記第１のゲート電極および上記第２
のゲート電極を形成した後、上記酸化を行う前に、窒素
雰囲気中においてラピッドサーマルアニーリングを行う
ことにより上記第１のゲート電極および上記第２のゲー
ト電極の少なくとも側面を窒化するようにしたことを特
徴とする請求項３９記載の半導体装置の製造方法。 - 【請求項４２】 ６５０℃以上７５０℃以下の温度で上
記窒素雰囲気中における上記ラピッドサーマルアニーリ
ングを行うようにしたことを特徴とする請求項３９記載
の半導体装置の製造方法。 - 【請求項４３】 上記酸化を行う工程において、酸化炉
への基板の入炉時から酸化温度への昇温時に上記酸化炉
に窒素を２０リットル／分以上３０リットル／分以下の
流量で供給するようにしたことを特徴とする請求項３９
記載の半導体装置の製造方法。 - 【請求項４４】 上記酸化温度を７５０℃以上８００℃
以下、上記酸化膜厚を２ｎｍ以上５ｎｍ以下、温度安定
のための安定化ステップをほぼ０分とするようにしたこ
とを特徴とする請求項３９記載の半導体装置の製造方
法。 - 【請求項４５】 上記ｐチャネルＭＩＳトランジスタの
ソース領域およびドレイン領域を形成するためのイオン
注入を、イオン種としてホウ素を用い、エネルギー６ｋ
ｅＶ以上８ｋｅＶ以下、ドーズ量２×１０15ｃｍ-2以上
３×１０15ｃｍ-2の条件に設定して行うようにしたこと
を特徴とする請求項３９記載の半導体装置の製造方法。 - 【請求項４６】 上記高融点金属シリサイド膜はタング
ステンシリサイド膜であることを特徴とする請求項３９
記載の半導体装置の製造方法。
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