KR100712994B1 - 반도체소자의 듀얼 게이트 형성방법 - Google Patents

반도체소자의 듀얼 게이트 형성방법 Download PDF

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Abstract

본 발명의 반도체소자의 듀얼 게이트 형성방법은, NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 배치될 제1 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 완충막을 형성하는 단계와, 제1 영역의 완충막을 노출시키는 제1 마스크막패턴을 이용하여 제1 영역의 게이트도전막 내에 n형 불순물이온을 주입하는 단계와, 제2 영역의 완충막을 노출시키는 제2 마스크막패턴을 이용하여 제2 영역의 게이트도전막 내에 p형 불순물이온을 주입하는 단계와, 그리고 열처리를 수행하여 게이트도전막 내에 주입된 n형 및 p형 불순물이온을 활성화시키는 단계를 포함한다.
듀얼 게이트, 어닐링, 아웃-가싱(out-gassing), 편석(segregation)

Description

반도체소자의 듀얼 게이트 형성방법{Method of fabricating the dual gate for semiconductor device}
도 1 내지 도 5는 종래의 반도체소자의 듀얼 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6은 종래의 반도체소자의 듀얼 게이트 형성방법에 의해 형성된 PMOS 게이트의 디플리션 특성을 나타내 보인 그래프이다.
도 7은 종래의 반도체소자의 듀얼 게이트 형성방법에 의해 형성된 NMOS 게이트의 디플리션 특성을 나타내 보인 그래프이다.
도 8 내지 도 12는 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 13은 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 있어서 어닐링시 완충막의 제거여부에 따른 PMOS 게이트의 디플리션 특성을 나타내 보인 그래프이다.
도 14는 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 의해 형성된 NMOS 게이트의 디플리션 특성을 나타내 보인 그래프이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 듀얼 게이트(dual gate) 형성방법에 관한 것이다.
일반적으로 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 소자는 p채널형의 PMOS 트랜지스터와 n채널형의 NMOS 트랜지스터를 하나의 반도체기판에 형성하여 상보적인 동작을 수행하도록 한 반도체소자이다. 이와 같은 구조는 반도체소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로, 고속 및 고성능을 요구하는 로직소자 및 메모리소자에 적용된다. 상기 상보형 모스 소자에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 서로 다른 도전형으로 도핑되는데, 이와 같은 구조를 듀얼 게이트 구조라 한다.
도 1 내지 도 5는 종래의 반도체소자의 듀얼 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 1을 참조하면, NMOS 트랜지스터가 형성되는 제1 영역(NMOS) 및 PMOS 트랜지스터가 형성되는 제2 영역(PMOS)을 갖는 반도체기판(100) 위에 소자분리막(110)을 형성하여 활성영역을 한정한다. 다음에 통상의 웰형성 공정을 수행하여 제1 영역(NMOS) 및 제2 영역(PMOS)에 각각 p형 웰영역(121) 및 n형 웰영역(122)을 형성한다. 다음에 반도체기판(100) 전면에 게이트산화막(130)을 형성한다.
도 2를 참조하면, 게이트산화막(130) 위에 불순물이 도핑되지 않은(undoped) 폴리실리콘막(140)을 형성한다. 다음에 폴리실리콘막(140) 위에 제1 포토레지스트막패턴(151)을 형성한다. 이 제1 포토레지스트막패턴(151)은 제1 영역(NMOS)의 폴 리실리콘막(140)을 노출시키는 제1 개구부(opening)(153)를 갖는다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 제1 포토레지스트막패턴(151)을 이온주입마스크막으로 한 이온주입공정을 수행하여 제1 영역(NMOS)의 폴리실리콘막(140) 내에 n형 불순물이온을 주입한다. n형 불순물이온을 주입한 후에는 제1 포토레지스트막패턴(151)을 제거한다.
도 3을 참조하면, 폴리실리콘막(140) 위에 제2 포토레지스트막패턴(152)을 형성한다. 이 제2 포토레지스트막패턴(152)은 제2 영역(PMOS)의 폴리실리콘막(140)을 노출시키는 제2 개구부(154)를 갖는다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 제2 포토레지스트막패턴(152)을 이온주입마스크막으로 한 이온주입공정을 수행하여 제2 영역(PMOS)의 폴리실리콘막(140) 내에 p형 불순물이온을 주입한다.
도 4를 참조하면, 제2 포토레지스트막패턴(도 3의 152)을 제거한 후에, 주입된 불순물이온을 활성화시키기 위한 어닐링(annealing)공정을 수행한다. 상기 어닐링에 의해, 제1 영역(NMOS)에는 n형 불순물이온으로 도핑된 제1 폴리실리콘막(141)이 형성되고, 제2 영역(PMOS)에는 p형 불순물이온으로 도핑된 제2 폴리실리콘막(142)이 형성된다.
도 5를 참조하면, 상기 제1 폴리실리콘막(도 4의 141) 및 제2 폴리실리콘막(도 4의 142) 위에 텅스텐실리사이드막 및 하드마스크막을 순차적으로 형성한 후에, 통상의 패터닝을 수행하여, 제1 영역(NMOS) 및 제2 영역(PMOS)에 각각 제1 게이트스택(210) 및 제2 게이트스택(220)을 형성한다. 제1 게이트스택(210)은 n형 불순물이온으로 도핑된 제1 폴리실리콘막패턴(211), 제1 텅스텐실리사이드막패턴(212) 및 제1 하드마스크막패턴(213)이 순차적으로 적층된 구조를 갖는다. 제2 게이트스택(220)은 p형 불순물이온으로 도핑된 제2 폴리실리콘막패턴(221), 제2 텅스텐실리사이드막패턴(222) 및 제2 하드마스크막패턴(223)이 순차적으로 적층된 구조를 갖는다.
그런데 이와 같은 종래의 듀얼 게이트 형성방법에 있어서, n형 불순물이온 및 p형 불순물이온을 각각 이온주입버퍼막 없이 폴리실리콘막(140) 표면에 직접 이온주입 함으로써, 폴리실리콘막(140)이 이온주입에 의한 데미지(damage)를 받을 수 있다는 문제가 발생한다. 또한 주입된 불순물이온을 활성화시키기 위한 어닐링공정에 의해, p형 불순물이온으로 도핑된 제2 폴리실리콘막(142)의 경우, 도핑농도가 향상되어 디플리션(depletion) 특성이 향상되지만, n형 불순물이온으로 도핑된 제1 폴리실리콘막(141)의 경우, 어닐링이 수행되는 동안 n형 불순물이온이 외부로 빠져나가는 아웃-가싱(out-gassing)이 발생하여 디플리션 특성이 열악해진다는 문제도 발생한다.
도 6 및 도 7은 종래의 반도체소자의 듀얼 게이트 형성방법에 의해 형성된 PMOS 게이트 및 NMOS 게이트의 디플리션 특성을 각각 나타내 보인 그래프들이다.
먼저 도 6에 나타낸 바와 같이, PMOS 트랜지스터의 경우, 어닐링을 수행하지 않은 경우(610 참조)에 비하여 어닐링을 수행한 경우(620 참조)에 디플리션 특성이 개선되는 것을 알 수 있다. 반면에 도 7에 나타낸 바와 같이, NMOS 트랜지스터의 경우에는, 어닐링을 수행하지 않은 경우(710 참조)에 비하여 어닐링을 수행한 경우(720 참조)에 오히려 디플리션 특성이 열악해지는 것을 알 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 이온주입에 의한 폴리실리콘막의 데미지를 억제하고, 어닐링에 의한 NMOS 트랜지스터의 게이트 디플리션 특성의 열화가 발생하지 않도록 하는 반도체소자의 듀얼 게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법은, NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 배치될 제1 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계; 상기 게이트절연막 위에 게이트도전막을 형성하는 단계; 상기 게이트도전막 위에 완충막을 형성하는 단계; 상기 제1 영역의 완충막을 노출시키는 제1 마스크막패턴을 이용하여 상기 제1 영역의 게이트도전막 내에 n형 불순물이온을 주입하는 단계; 상기 제2 영역의 완충막을 노출시키는 제2 마스크막패턴을 이용하여 상기 제2 영역의 게이트도전막 내에 p형 불순물이온을 주입하는 단계; 및 열처리를 수행하여 상기 게이트도전막 내에 주입된 n형 및 p형 불순물이온을 활성화시키는 단계를 포함하는 것을 특징으로 한다.
상기 열처리를 수행하기 전에 상기 제2 영역의 완충막을 제거하는 단계를 더 포함하는 것이 바람직하다.
이 경우, 상기 제2 영역의 완충막을 제거하는 단계는, 상기 제2 마스크막패턴을 식각마스크로 한 식각공정으로 수행하는 것이 바람직하다.
상기 게이트도전막은 도핑되지 않은 폴리실리콘막 또는 n형 불순물이온의 도핑된 폴리실리콘막으로 형성할 수 있다.
이 경우 상기 n형 불순물이온의 도핑된 폴리실리콘막에서의 불순물농도는 1×1020-5×1020/㎤인 것이 바람직하다.
상기 완충막은 산화막으로 형성할 수 있다.
이 경우 상기 산화막은 50-150Å의 두께로 형성하는 것이 바람직하다.
상기 열처리는 급속열처리방법을 사용하여 수행할 수 있다.
이 경우 상기 급속열처리방법은 850-1000℃의 온도에서 10-30초동안 수행하는 것이 바람직하다.
본 발명에 있어서, 상기 열처리 후에 상기 완충막을 제거하는 단계와, 상기 게이트도전막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계와, 그리고 상기 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 상기 제1 영역 및 제2 영역에 각각 제1 게이트스택 및 제2 게이트스택을 형성하는 단계를 더 포함하는 것이 바람직하다.
본 발명은, 반도체소자의 듀얼 게이트를 형성하는데 있어서, 폴리실리콘막 위에 완충막을 형성하고, 이온주입공정시 이 완충막을 버퍼막으로 사용하여 폴리실리콘막의 이온주입에 의한 데미지를 억제시키고, 또한 어닐링시에는 NMOS 영역에서의 불순물이온의 아웃-가싱이 억제되도록 하는 장벽막으로 작용하여, NMOS 게이트의 디플리션 특성을 향상시키는 점에 그 특징이 있다. 이하 첨부 도면을 참조하면 서, 이와 같은 특징을 갖는 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 8 내지 도 12는 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 8을 참조하면, NMOS 트랜지스터가 형성되는 제1 영역(NMOS) 및 PMOS 트랜지스터가 형성되는 제2 영역(PMOS)을 갖는 반도체기판(300) 위에 소자분리막(310)을 형성하여 활성영역을 한정한다. 소자분리막(310)은 트랜치 소자분리막이지만, 경우에 따라서 로코스(LOCOS) 소자분리막으로 형성할 수도 있다. 다음에 통상의 웰형성 공정을 수행하여 제1 영역(NMOS) 및 제2 영역(PMOS)에 각각 p형 웰영역(321) 및 n형 웰영역(322)을 형성한다. 다음에 반도체기판(300) 전면에 게이트절연막(330)을 형성한다. 게이트절연막(330)은 산화막으로 형성할 수 있으며, 경우에 따라서는 산화질화막으로 형성할 수도 있다.
다음에 도 9를 참조하면, 게이트절연막(330) 위에 게이트도전막(340)을 형성한다. 게이트도전막(340)은 불순물이 도핑되지 않은(undoped) 폴리실리콘막으로 형성한다. 경우에 따라서는 게이트도전막(340)은 n형 불순물이온으로 도핑된 폴리실리콘막으로 형성할 수도 있다. 이 경우 n형 불순물이온의 도핑농도는 대략 1×1020-5×1020/㎤이 되도록 한다. 다음에 게이트도전막(340) 위에 완충막(400)을 형성한다. 완충막(400)은 산화막으로 형성하며, 이 경우 대략 50-150Å의 두께로 형성한다.
다음에 완충막(400) 위에 제1 포토레지스트막패턴(351)을 형성한다. 이 제1 포토레지스트막패턴(351)은 제1 영역(NMOS)의 완충막(400)을 노출시키는 제1 개구부(353)를 갖는다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 제1 포토레지스트막패턴(351)을 이온주입마스크막으로 한 이온주입공정을 수행하여 제1 영역(NMOS)의 게이트도전막(340) 내에 n형 불순물이온을 주입한다. 상기 이온주입공정이 이루어지는 과정에서 상기 완충막(400)은 이온주입버퍼막으로 작용하며, 따라서 제1 영역(NMOS)의 게이트도전막(340)이 이온주입에 의해 손상되는 것을 억제시킨다. n형 불순물이온을 주입한 후에는 제1 포토레지스트막패턴(351)을 제거한다.
다음에 도 10을 참조하면, 완충막(400) 위에 제2 포토레지스트막패턴(352)을 형성한다. 이 제2 포토레지스트막패턴(352)은 제2 영역(PMOS)의 게이트도전막(340)을 노출시키는 제2 개구부(354)를 갖는다. 다음에, 도면에서 화살표로 나타낸 바와 같이, 제2 포토레지스트막패턴(352)을 이온주입마스크막으로 한 이온주입공정을 수행하여 제2 영역(PMOS)의 폴리실리콘막(340) 내에 p형 불순물이온을 주입한다. 이 경우에도 상기 완충막(400)은 이온주입버퍼막으로 작용하며, 따라서 제2 영역(PMOS)의 게이트도전막(340)이 이온주입에 의해 손상되는 것을 억제시킨다.
다음에 도 11을 참조하면, 제2 영역(PMOS)의 완충막(400)을 제거하여, 제2 영역(PMOS)에서는 게이트도전막(340)이 노출되고, 제1 영역(NMOS)에서는 게이트도전막(400) 상부에 완충막(400)이 배치되도록 한다. 제2 영역(PMOS)의 완충막(400)을 제거는 후속의 어닐링시 제2 영역(PMOS)의 완충막(400)이 존재하게 되면, 게이트도전막(340) 내에 주입된 p형 불순물이온이 완충막(400)으로 편석(segregation)되어, 오히려 디플리션특성이 열화되기 때문이다. 상기 완충막(400)의 제거는 별도 의 마스크작업 없이 상기 제2 포토레지스트막패턴(도 10의 352)을 식각마스크로 한 식각공정으로 수행한다. 이때 식각공정은 습식식각방법이나 건식식각방법을 사용하여 수행한다.
상기 제2 영역(PMOS)의 완충막(400)을 제거한 후에, 주입된 불순물이온을 활성화시키기 위한 어닐링공정을 수행한다. 어닐링은 대략 850-1000℃의 온도에서 대략 10-30초동안 수행하는 급속열처리(RTP; Rapid Thermal Process) 방식으로 수행한다. 상기 어닐링에 의해, 제1 영역(NMOS)에는 n형 불순물이온으로 도핑된 제1 게이트도전막(341)이 형성되고, 제2 영역(PMOS)에는 p형 불순물이온으로 도핑된 제2 게이트도전막(342)이 형성된다. 상기 어닐링이 이루어지는 동안, 제1 영역(NMOS)에 남아있는 완충막(400)은 장벽막으로 작용하여, 게이트도전막(340) 내의 n형 불순물이온이 아웃-가싱되는 것이 억제된다.
다음에 도 12를 참조하면, 제1 영역(NMOS)의 제1 게이트도전막(341) 상부에 남아있는 완충막(400)을 제거한다. 다음에 제1 게이트도전막(341) 및 제2 게이트도전막(342) 위에 금속실리사이드막 및 하드마스크막을 순차적으로 형성한다. 금속실리사이드막은 텅스텐실리사이드막으로 형성하고, 하드마스크막은 질화막으로 형성한다. 다음에 통상의 패터닝을 수행하여, 제1 영역(NMOS) 및 제2 영역(PMOS)에 각각 제1 게이트스택(410) 및 제2 게이트스택(420)을 형성한다. 제1 게이트스택(410)은 n형 불순물이온으로 도핑된 제1 게이트도전막패턴(411), 제1 금속실리사이드막패턴(412) 및 제1 하드마스크막패턴(413)이 순차적으로 적층된 구조를 갖는다. 제2 게이트스택(420)은 p형 불순물이온으로 도핑된 제2 게이트도전막패턴(421), 제2 금 속실리사이드막패턴(422) 및 제2 하드마스크막패턴(423)이 순차적으로 적층된 구조를 갖는다.
도 13은 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 있어서 어닐링시 완충막의 제거여부에 따른 PMOS 게이트의 디플리션 특성을 나타내 보인 그래프이다.
도 13에 도시된 바와 같이, 제2 영역(PMOS)의 완충막(400)을 제거하고 어닐링을 수행한 경우(810 참조)에 비하여, 제2 영역(PMOS)의 완충막(400)을 제거하지 않고 어닐링을 수행한 경우(820 참조)에 오히려 제2 게이트도전막(342)의 디플리션 특성이 열화된다는 것을 알 수 있다. 이는, 앞서 언급한 바와 같이, p형 불순물이온, 예컨대 보론(B)의 경우에는 완충막(400), 특히 산화막으로의 편석현상이 발생하기 때문이다. 따라서 본 발명에서와 같이, 어닐링을 수행하기 전에 제2 영역(PMOS)의 완충막(400)을 제거하는 것이 바람직하다.
도 14는 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 의해 형성된 NMOS 게이트의 디플리션 특성을 나타내 보인 그래프이다.
도 14에 도시된 바와 같이, NMOS 트랜지스터의 경우, 어닐링을 수행하지 않은 경우(910 참조)에 비하여 어닐링을 수행한 경우(920 참조)에 디플리션 특성이 개선되는 것을 알 수 있다. 이는, 앞서 언급한 바와 같이, 제1 영역(NMOS)에 남아있는 완충막(400)이 어닐링시 게이트도전막(400) 내에 주입된 n형 불순물이온의 아웃-가싱을 억제하는 버퍼막으로 작용하기 때문이다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 의하면 다음과 같은 이점들이 제공된다.
첫째로, 게이트도전막에 대한 이온주입공정시 완충막이 이온주입버퍼막으로 작용함으로써 이온주입에 의해 게이트도전막이 손상되는 것을 방지할 수 있다.
둘째로, 주입된 불순물이온의 활성화를 위한 어닐링시 완충막이 아웃-가싱 장벽막으로 작용함으로써 NMOS 트랜지스터의 게이트도전막에 주입된 n형 불순물이온이 아웃-가싱됨에 따른 디플리션 특성의 열화를 억제할 수 있다.
그리고 셋째로, 어닐링하기 전에 PMOS 트랜지스터에서의 완충막을 제거함으로써, 어닐링시 PMOS 트랜지스터의 게이트도전막에 주입된 p형 불순물이온의 편석이 발생하는 것을 방지할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (10)

  1. NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 배치될 제1 및 제2 영역을 갖는 반도체기판 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 위에 게이트도전막을 형성하는 단계;
    상기 게이트도전막 위에 완충막을 형성하는 단계;
    상기 제1 영역의 완충막을 노출시키는 제1 마스크막패턴을 이용하여 상기 제1 영역의 게이트도전막 내에 n형 불순물이온을 주입하는 단계;
    상기 제2 영역의 완충막을 노출시키는 제2 마스크막패턴을 이용하여 상기 제2 영역의 게이트도전막 내에 p형 불순물이온을 주입하는 단계;
    상기 제1 영역의 완충막이 남도록 상기 제2 영역의 완충막을 선택적으로 제거하는 단계; 및
    상기 제1 영역에 완충막이 남은 결과물에 대한 열처리를 수행하여 상기 게이트도전막 내에 주입된 n형 및 p형 불순물이온을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 영역의 완충막을 제거하는 단계는, 상기 제2 마스크막패턴을 식각마스크로 한 식각공정으로 수행하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  4. 제1항에 있어서,
    상기 게이트도전막은 도핑되지 않은 폴리실리콘막 또는 n형 불순물이온의 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  5. 제4항에 있어서,
    상기 n형 불순물이온의 도핑된 폴리실리콘막에서의 불순물농도는 1×1020-5×1020/㎤인 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  6. 제1항에 있어서,
    상기 완충막은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  7. 제6항에 있어서,
    상기 산화막은 50-150Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  8. 제1항에 있어서,
    상기 열처리는 급속열처리방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  9. 제8항에 있어서,
    상기 급속열처리방법은 850-1000℃의 온도에서 10-30초동안 수행하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  10. 제1항에 있어서,
    상기 열처리 후에 상기 완충막을 제거하는 단계;
    상기 게이트도전막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계; 및
    상기 하드마스크막, 금속실리사이드막 및 게이트도전막을 패터닝하여 상기 제1 영역 및 제2 영역에 각각 제1 게이트스택 및 제2 게이트스택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
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