KR100780772B1 - 반도체소자의 듀얼 게이트 형성방법 - Google Patents
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Abstract
본 발명의 반도체소자의 듀얼게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트도전막을 형성하는 단계와, 게이트도전막 위에 버퍼절연막을 형성하는 단계와, 제1 영역을 노출시키는 제1 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계와, 게이트도전막을 정지막으로 한 평탄화를 수행하여 제1 마스크막패턴 및 버퍼절연막을 제거하는 단계와, 제2 영역을 노출시키는 제2 마스크막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계와, 그리고 게이트도전막을 정지막으로 한 평탄화를 수행하여 제2 마스크막패턴을 제거하는 단계를 포함한다.
듀얼게이트, 포토레지스트, 스트립, 잔류물, 평탄화, CMP
Description
도 1 내지 도 7은 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 p형 게이트와 n형 게이트로 이루어지는 반도체소자의 듀얼게이트(dual gate) 형성방법에 관한 것이다.
일반적으로 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 소자는 p채널형의 PMOS 트랜지스터와 n채널형의 NMOS 트랜지스터를 하나의 반도체기판에 형성하여 상보적인 동작을 수행하도록 한 반도체소자이다. 이와 같은 구조는 반도체소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로, 고속 및 고성능을 요구하는 로직소자 및 메모리소자에 적용되고 있다. 상보형 모스 소자에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 서로 다른 도전형으로 도핑되는데, 이와 같은 구조를 듀얼게이트(dual gate) 구 조라 한다. 특히 디램(DRAM)에서의 듀얼게이트 구조는 p채널형 모스트랜지스터의 매몰된-채널 구조를 방지하고 표면채널 구조를 구현함으로써 저전력 및 고속도 특성을 얻을 수 있다.
듀얼게이트를 형성하는 일반적인 방법을 개략적으로 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 게이트도전막으로서, 폴리실리콘막으로 형성한다. 그리고 PMOS 트랜지스터영역을 노출시키는 제1 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, PMOS 트랜지스터영역의 폴리실리콘막 내에 p형 불순물이온을 주입한다. 다음에 NMOS 트랜지스터영역을 노출시키는 제2 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, NMOS 트랜지스터영역의 폴리실리콘막 내에 n형 불순물이온을 주입한다. 다음에 불순물이온 확산공정을 수행하여 n형의 폴리실리콘막 및 p형의 폴리실리콘막을 형성한다. 이어서 n형의 폴리실리콘막 및 p형의 폴리실리콘막 위에 텅스텐실리사이드막 및 하드마스크 질화막을 순차적으로 형성하고, 통상의 패터닝방법을 사용하여, NMOS 트랜지스터영역 및 PMOS 트랜지스터영역에 각각 n형의 게이트스택 및 p형의 게이트스택이 배치되는 듀얼게이트를 형성한다.
그런데 이와 같은 종래의 듀얼게이트 형성방법에 있어서, p형 불순물이온을 주입하고, n형 불순물이온을 주입하는 과정에서, 이온주입 마스크막으로 사용되는 제1 및 제2 포토레지스트막패턴이 높은 레벨의 도펀트로 인해 경화되는 현상이 발생되며, 이에 따라 후속공정에서 제거가 완전히 이루어지지 않을 수 있다. 제거되지 않고 남은 포토레지스트는 후속공정에서 결함(defect)으로 작용하여, 후속의 게 이트 패터닝시 패터닝 불량을 야기시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 이온주입에 의해 경화된 포토레지스트막이 후속공정에서 결함으로 작용되지 않도록 하는 반도체소자의 듀얼게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트도전막을 형성하는 단계; 상기 게이트도전막 위에 버퍼절연막을 형성하는 단계; 상기 제1 영역을 노출시키는 제1 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계; 상기 게이트도전막을 정지막으로 한 평탄화를 수행하여 상기 제1 마스크막패턴 및 버퍼절연막을 제거하는 단계; 상기 제2 영역을 노출시키는 제2 마스크막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계; 및 상기 게이트도전막을 정지막으로 한 평탄화를 수행하여 상기 제2 마스크막패턴을 제거하는 단계를 포함한다.
상기 게이트도전막을 형성하기 전에, 상기 반도체기판 위에 게이트절연막을 형성하고, 질화처리를 수행하는 단계를 더 포함할 수 있다.
상기 제1 평탄화를 수행한 후에 배스 내에서의 습식세정을 수행하는 단계를 더 포함할 수 있다.
그리고 상기 제2 평탄화를 수행한 후에 주입된 불순물이온을 활성화시키는 어닐링을 수행하는 단계를 더 포함할 수 있다.
이 경우, 상기 어닐링을 수행한 후에 배스 내에서의 습식세정을 수행하는 단계를 더 포함할 수도 있다.
또한 본 발명에 있어서, 상기 제2 평탄화에 의해 평탄화된 게이트도전막 위에 금속실리사이드막 및 하드마스크절연막을 순차적으로 형성하는 단계, 및 게이트 패터닝을 수행하여 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 제1 게이트스택 및 제2 도전형의 제2 게이트스택을 형성하는 단계를 포함할 수 있다.
상기 제1 평탄화 및 제2 평탄화는 화학적기계적폴리싱 방법을 사용하여 수행할 수 있다.
상기 화학적기계적폴리싱 방법을 사용한 제1 평탄화는, 상기 게이트도전막과 상기 버퍼절연막과의 선택비가 충분한 슬러리를 이용하여 수행하는 것이 바람직하다.
상기 화학적기계적폴리싱 방법을 사용한 제2 평탄화시 사용되는 슬러리는 퓸드 실리카(fumed silica), 콜로이달 실리카(colloidal silica) 또는 세리아(ceria)를 포함하는 것이 바람직하다.
상기 버퍼절연막은 산화막으로 형성할 수 있다.
상기 제1 마스크막패턴 및 제2 마스크막패턴은 포토레지스트막패턴일 수 있다.
이하 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.
도 1 내지 도 7은 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 제1 영역(100) 및 제2 영역(200)을 갖는 반도체기판(300) 위에 게이트절연막(310)을 형성한다. 반도체기판(300)은 실리콘기판이지만, 경우에 따라서 절연막 위의 실리콘(SOI; Silicon On Insulator)기판이나 실리콘 외의 다른 기판일 수도 있다. 제1 영역(100)은 p채널형 모스(PMOS) 트랜지스터가 형성될 영역이고, 제2 영역(200)은 n채널형 모스(NMOS) 트랜지스터가 형성될 영역이다. 게이트절연막(310)은 산화막으로 형성할 수 있다.
다음에 게이트절연막(310)에 대한 플라즈마 질화(plasma nitridation)를 수행하여 게이트절연막(310) 상부에 얇은 두께의 질화막(320)을 형성한다. 이 질화막(320)은 후속 공정에서 주입되는 p형 불순물이온인 보론(B)이온이 게이트절연막(310)을 관통(penetration)하여 반도체기판(300)으로 침투하는 것을 억제하기 위한 것으로서, 경우에 따라서는 플라즈마 질화처리는 생략될 수도 있다.
다음에 질화막(320) 위에 게이트도전막으로서 폴리실리콘막(330)을 형성한다. 이 폴리실리콘막(330)은 포스포러스(P)와 같은 n형 불순물이온이 도핑된 폴리실리콘막으로 형성할 수 있으며, 또는 불순물이온이 도핑되지 않은 폴리실리콘막으로 형성할 수도 있다.
다음에 도 2를 참조하면, 폴리실리콘막(330) 위에 버퍼절연막(340)을 형성한다. 이 버퍼절연막(340)은 산화막으로 형성할 수 있다. 다음에 버퍼절연막(340) 위에 제1 마스크막패턴으로서 제1 포토레지스트막패턴(351)을 형성한다. 제1 포토레 지스트막패턴(351)은 제1 영역(100)을 노출시키는 개구부를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제1 포토레지스트막패턴(351)을 이온주입마스크막으로 한 이온주입을 수행하여 제 도전형, 즉 p형의 불순물이온, 예컨대 보론(B)이온을 폴리실리콘막(330) 내에 주입한다.
다음에 도 3을 참조하면, 제1 도전형의 불순물이온을 주입한 후에는, 제1 포토레지스트막패턴(도 2의 351)을 제거하기 위해 제1 평탄화를 수행한다. 제1 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing) 방법을 사용하되, 폴리실리콘막(330)을 정지막으로 하여 수행한다. 이를 위하여 폴리실리콘막(330)과 버퍼절연막(도 2의 340) 사이의 선택비가 충분한 슬러리(slurry)를 사용하여, 폴리실리콘막(330)이 정지막으로서 충분히 작용하도록 한다. 상기 제1 평탄화에 의해 버퍼절연막(340)과 제1 포토레지스트막패턴(351)은 완전히 제거된다. 제1 평탄화를 수행한 후에는, 배스(bath) 내에서의 습식세정(wet cleaning)을 수행하여 남아있는 찌꺼기를 모두 제거한다. 이 경우 세정액으로는 SPM(Sulfuric acid Peroxide Mixture), BOE(Buffered Oxide Echant) 및 SC-1(Standard Clean-1) 세정액을 사용한다.
다음에 도 4를 참조하면, 제1 평탄화가 이루어져 외부로 노출되는 폴리실리콘막(330) 위에 제2 마스크막패턴으로서 제2 포토레지스트막패턴(352)을 형성한다. 제2 포토레지스트막패턴(352)은 제2 영역(200)의 폴리실리콘막(330)을 노출시키는 개구부를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제2 포토레지스트막패턴(352)을 이온주입마스크막으로 한 이온주입을 수행하여 제2 도전형, 즉 n형 의 불순물이온, 예컨대 포스포러스(P)이온을 폴리실리콘막(330)의 노출부분에 주입한다. 이 이온주입에 의해 제2 영역(200)의 폴리실리콘막(330)에는 n형 불순물이온이 주입된다.
다음에 도 5를 참조하면, n형 불순물이온이 주입한 후에는, 제2 포토레지스트막패턴(352)을 제거하기 위한 제2 평탄화를 수행한다. 제2 평탄화 또한, 화학적기계적폴리싱(CMP) 방법을 사용하여 수행하며, 이때 실리카 계열, 특히 퓸드 실리카(fumed silica), 콜로이달 실리카(colloidal silica) 또는 세리아(ceria)를 포함하는 슬러리를 사용한다. 상기 제2 평탄화에 의해 제2 포토레지스트막패턴(352)이 모두 제거됨과 동시에 폴리실리콘막(330)의 상부 표면은 평탄화된다.
다음에 도면에서 화살표로 나타낸 바와 같이, 평탄화가 이루어진 폴리실리콘막에 대한 어닐링(annealing)을 수행하여 폴리실리콘막에 주입된 p형 불순물이온 및 n형 불순물이온을 활성화시킨다. 이 어닐링에 의해, 제1 영역(100) 및 제2 영역(200)에는 각각 p형 불순물이온이 도핑된 제1 폴리실리콘막(110) 및 n형 불순물이온이 도핑된 제2 폴리실리콘막(210)이 형성된다. 상기 어닐링을 수행한 후에는 배스 내에서의 습식세정을 수행한다. 이 경우 세정액으로는 SPM, BOE 및 SC-1 세정액을 사용한다.
다음에 도 6을 참조하면, 제1 폴리실리콘막(110) 및 제2 폴리실리콘막(210) 위에 금속실리사이드막으로서 텅스텐실리사이드막(360)과, 게이트 하드마스크막으로서 하드마스크 질화막(370)을 순차적으로 형성한다.
다음에 도 7을 참조하면, 통상의 방법을 사용하여 하드마스크 질화막(370), 텅스텐실리사이드막(360), 제1 및 제2 폴리실리콘막(110, 210), 질화막(320) 및 게이트절연막(310)에 대한 패터닝을 수행한다. 그러면 제1 영역(100)의 반도체기판(300) 위에는 제1 게이트절연막패턴(311), 제1 질화막패턴(321), 제1 폴리실리콘막패턴(111), 제1 텅스텐실리사이드막패턴(361) 및 제1 하드마스크 질화막패턴(371)이 순차적으로 적층되어 이루어지는 제1 게이트스택(100G)이 형성된다. 그리고 제2 영역(200)의 반도체기판(300) 위에는 제2 게이트절연막패턴(312), 제2 질화막패턴(322), 제2 폴리실리콘막패턴(211), 제2 텅스텐실리사이드막패턴(362) 및 제2 하드마스크 질화막패턴(372)이 순차적으로 적층되어 이루어지는 제2 게이트스택(200G)이 형성된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼게이트 형성방법에 따르면, 이온주입 마스크막으로 사용된 포토레지스트막패턴을 별도로 제거하지 않고, 화학적기계적폴리싱 방법을 이용한 평탄화를 사용하여 포토레지스트막패턴을 제거함으로써, 종래의 포토레지스트 잔류물에 의해 게이트패터닝이 정상적으로 이루어지지 않는 현상을 억제할 수 있다는 이점이 제공된다.
Claims (11)
- 제1 영역 및 제2 영역을 갖는 반도체기판 위에 게이트도전막을 형성하는 단계;상기 게이트도전막 위에 버퍼절연막을 형성하는 단계;상기 제1 영역을 노출시키는 제1 마스크막패턴을 이용하여 제1 도전형의 불순물이온을 주입하는 단계;상기 게이트도전막을 정지막으로 한 제1 평탄화를 수행하여 상기 제1 마스크막패턴 및 버퍼절연막을 제거하는 단계;상기 제2 영역을 노출시키는 제2 마스크막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계; 및상기 게이트도전막을 정지막으로 한 제2 평탄화를 수행하여 상기 제2 마스크막패턴을 제거하는 단계를 포함하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 게이트도전막을 형성하기 전에, 상기 반도체기판 위에 게이트절연막을 형성하고, 질화처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제1 평탄화를 수행한 후에 배스 내에서의 습식세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제2 평탄화를 수행한 후에 주입된 불순물이온을 활성화시키는 어닐링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제4항에 있어서,상기 어닐링을 수행한 후에 배스 내에서의 습식세정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제2 평탄화에 의해 평탄화된 게이트도전막 위에 금속실리사이드막 및 하드마스크절연막을 순차적으로 형성하는 단계; 및게이트 패터닝을 수행하여 상기 제1 영역 및 제2 영역에 각각 제1 도전형의 제1 게이트스택 및 제2 도전형의 제2 게이트스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제1 평탄화 및 제2 평탄화는 화학적기계적폴리싱 방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제7항에 있어서,상기 화학적기계적폴리싱 방법을 사용한 제1 평탄화는, 상기 게이트도전막과 상기 버퍼절연막과의 선택비가 충분한 슬러리를 이용하여 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제7항에 있어서,상기 화학적기계적폴리싱 방법을 사용한 제2 평탄화시 사용되는 슬러리는 퓸드 실리카(fumed silica), 콜로이달 실리카(colloidal silica) 또는 세리아(ceria)를 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법
- 제1항에 있어서,상기 버퍼절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제1 마스크막패턴 및 제2 마스크막패턴은 포토레지스트막패턴인 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
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| KR1020060061502A KR100780772B1 (ko) | 2006-06-30 | 2006-06-30 | 반도체소자의 듀얼 게이트 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018005032A1 (en) * | 2016-07-01 | 2018-01-04 | Applied Materials, Inc. | Methods of enhancing polymer adhesion to copper |
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| JP2004087916A (ja) | 2002-08-28 | 2004-03-18 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2005109388A (ja) | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
2006
- 2006-06-30 KR KR1020060061502A patent/KR100780772B1/ko not_active IP Right Cessation
Patent Citations (2)
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