KR20080002606A - 반도체소자의 듀얼폴리게이트 형성방법 - Google Patents

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Abstract

본 발명의 반도체소자의 듀얼폴리게이트(dual poly gate) 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계와, 제1 영역의 폴리실리콘막을 제거하여 제1 영역의 게이트절연막을 노출시키는 단계와, 제1 영역의 폴리실리콘막이 제거된 결과물 전면에 제1 도전형의 폴리실리콘막을 증착하는 단계와, 평탄화를 수행하여 제2 영역의 폴리실리콘막이 노출되도록 하는 단계와, 그리고 제2 영역의 폴리실리콘막을 노출시키는 마스크막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계를 포함한다.
듀얼폴리게이트, 포토레지스트 잔류물, 포토레지스트 경화

Description

반도체소자의 듀얼폴리게이트 형성방법{Method of fabricating the dual poly gate in a semiconductor device}
도 1 내지 도 5는 본 발명에 따른 반도체소자의 듀얼폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 듀얼폴리게이트 형성방법에 관한 것이다.
최근 반도체 메모리소자나 로직소자에서 소자 전체의 효율을 높이고 동작특성을 개선할 수 있는 등의 특성을 나타내는 듀얼폴리게이트(dual poly gate)가 사용되고 있다. 이 듀얼폴리게이트는, n형 모스트랜지스터의 게이트와 p형 모스트랜지스터의 게이트가 서로 다른 도전형, 즉 각각 n형 및 p형으로 도핑된 폴리실리콘막으로 이루어진 게이트구조를 의미한다. 특히 디램(DRAM)의 경우, 셀영역에서는 n형 모스트랜지스터만 사용되지만, 센스앰플리파이(S/A; sense amplify)영역과 같은 주변회로영역에는 n형 모스트랜지스터와 p형 모스트랜지스터가 모두 배치되며, 이에 따라 듀얼폴리게이트 구조가 채용되고 있다.
일반적으로 듀얼폴리게이트 구조를 형성하기 위해서는, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 게이트도전막으로서 폴리실리콘막으로 형성한다. 이때 폴리실리콘막은 n형으로 도핑된 폴리실리콘막이다. 다음에 p형 모스트랜지스터가 형성될 제1 영역을 노출시키는 제1 포토레지스트막패턴을 이용한 이온주입공정을 수행하여 p형 불순물이온, 예컨대 보론(B)이온을 주입한다. 다음에 n형 모스트랜지스터가 형성될 제2 영역을 노출시키는 제2 포토레지스트막패턴을 이용한 이온주입공정을 수행하여 n형 불순물이온, 예컨대 포스포러스(P)이온을 주입한다. 다음에 불순물이온 확산을 위한 어닐링공정을 수행하여 제1 영역 및 제2 영역에 각각 n형의 폴리실리콘막 및 p형의 폴리실리콘막을 형성한다.
그런데 이와 같은 듀얼폴리게이트 형성방법에 있어서, p형 모스트랜지스터가 형성되는 제2 영역에서의 p형 폴리실리콘막을 형성하기 위해 수행되는 p형 불순물이온주입의 주입농도는, n형 폴리실리콘막 형성을 위한 n형 불순물이온주입의 주입농도에 비하여 상대적으로 더 크다. 이는 n형으로 도핑된 폴리실리콘막을 p형 폴리실리콘막으로 바꾸기 위해서는 카운터도핑(counter doping)이 이루어져야 하며, 이에 따라 보다 높은 주입농도로 보론(B)이온과 같은 p형 불순물이온이 주입되어야 하기 때문이다.
이와 같이 높은 주입농도로 p형 불순물이온을 주입하게 되면, 이온주입마스크막패턴으로 사용하는 제1 포토레지스트막패턴에 핀-홀(pin-hole)과 같은 결함이 발생되거나, 상부가 경화되는 현상이 발생한다. 이에 따라 이온주입이 이루어진 후에 수행되는 제1 포토레지스트막패턴 제거시, 잔류물(residue)이 발생되며, 이 잔 류물은 결함원(defect source)으로 작용하여, 후속의 게이트 패터닝시 패터닝 불량을 야기시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 포토레지스트 잔류물에 의한 결함 발생이 억제되도록 고농도의 p형 불순물이온주입이 생략되도록 할 수 있는 반도체소자의 듀얼폴리게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계; 상기 제1 영역의 폴리실리콘막을 제거하여 상기 제1 영역의 게이트절연막을 노출시키는 단계; 상기 제1 영역의 폴리실리콘막이 제거된 결과물 전면에 제1 도전형의 폴리실리콘막을 증착하는 단계; 평탄화를 수행하여 상기 제2 영역의 폴리실리콘막이 노출되도록 하는 단계; 및 상기 제2 영역의 폴리실리콘막을 노출시키는 마스크막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계를 포함한다.
상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 것이 바람직하다.
상기 제1 영역의 폴리실리콘막을 제거하는 단계는, 상기 폴리실리콘막과 상기 게이트절연막 사이의 선택비가 적어도 40:1 이상이 되도록 하여 수행하는 것이 바람직하다.
상기 제1 영역의 폴리실리콘막을 제거하는 단계는, 상기 폴리실리콘막 위에 상기 제1 영역의 폴리실리콘막을 노출시키는 포토레지스트막패턴을 형성하는 단계와, 상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 폴리실리콘막의 노출부분을 제거하는 단계와, 그리고 상기 포토레지스트막패턴을 제거하는 단계를 포함할 수 있다.
이 경우, 상기 포토레지스트막패턴을 제거하는 단계는, SPM용액을 이용한 습식방법을 사용하여 수행할 수 있다. 상기 SPM은 H2SO4와 H2O2의 혼합 부피비가 4:1 내지 50:1로 혼합되고, 80 내지 150℃의 온도를 갖는 것이 바람직하다.
본 발명에 있어서, 화학적기계적폴리싱방법을 사용하여 상기 평탄화를 수행할 수 있다.
본 발명에 있어서, 에치백방법을 사용하여 상기 평탄화를 수행할 수도 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 5는 본 발명에 따른 반도체소자의 듀얼폴리게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 실리콘기판과 같은 반도체기판(300) 위에 게이트절연막(310) 및 폴리실리콘막(320)을 순차적으로 형성한다. 반도체기판(300)은 셀영역(100) 및 주변회로영역(200)을 갖는다. 셀영역(100)에는 n형 모스트랜지스터가 배치되고, 주변회로영역(200)에는 n형 모스트랜지스터와 p형 모스트랜지스터가 배치된다. 본 실시예에서는, 주변회로영역(200)에서 p형 모스트랜지스터가 배치되는 영역 및 n형 모스트랜지스터가 배치되는 영역을 각각 제1 영역(210) 및 제2 영역(220)으로 한정하기로 한다. 게이트절연막(310)은 산화막으로 형성할 수 있다. 폴리실리콘막(320)은 n형으로 도핑된 폴리실리콘막을 증착함으로써 형성할 수 있지만, 경우에 따라서는 불순물이 도핑되지 않은 폴리실리콘막을 증착하고 n형으로 도핑시킬 수도 있다.
다음에 도 2를 참조하면, 폴리실리콘막(320) 위에 제1 포토레지스트막패턴(331)을 형성한다. 이 제1 포토레지스트막패턴(331)은 주변회로영역(200) 내의 제1 영역(210)을 노출시키는 개구부를 갖는다. 다음에 제1 포토레지스트막패턴(331)을 식각마스크로 한 식각으로 제1 영역(210)에서 노출된 폴리실리콘막(320)을 제거한다. 상기 식각에 의해, 제1 영역(210)에서는 폴리실리콘막(320)이 제거되고 게이트절연막(310)이 노출된다. 식각에 의해 게이트절연막(310)이 손상되지 않도록 하기 위해서는, 폴리실리콘막(320)과 게이트절연막(310)의 선택비가 적어도 40:1 이상이 되도록 한다.
다음에 도 3을 참조하면, 제1 포토레지스트막패턴(도 2의 331)을 제거한다. 제1 포토레지스트막패턴(331)의 제거는 습식방식에 의해 수행하며, 이 경우 H2SO4와 H2O2의 혼합 부피비가 4:1 내지 50:1로 혼합된 SPM(Sulfuric acide peroxide mixture)용액을 사용하여 수행한다. SPM용액은 온도는 대략 80 내지 150℃가 되도 록 한다. 다음에 전면에 p형 불순물이온, 예컨대 보론(B)이온이 도핑된 p형 폴리실리콘막(321)을 증착한다.
다음에 도 4를 참조하면, 셀영역(100)과, 주변회로영역(200) 내의 제2 영역(220)의 폴리실리콘막(320)이 노출되도록 평탄화를 수행한다. 평탄화는 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행한다. 경우에 따라서 평탄화는 에치백(etch-back)방법을 사용하여 수행할 수도 있다. 이 평탄화에 의해, 셀영역(100)과, 주변회로영역(200) 내의 제2 영역(220)에는 폴리실리콘막(320)이 배치되고, 주변회로영역(200) 내의 제1 영역(210)에는 p형 폴리실리콘막(321)이 배치된다. 다음에 셀영역(100)과, 주변회로영역(200)의 제1 영역(210)을 덮고, 주변회로영역(200)의 제2 영역(220)을 노출시키는 제2 포토레지스트막패턴(332)을 형성한다. 그리고 도면에서 화살표로 나타낸 바와 같이, 제2 포토레지스트막패턴(332)을 이온주입마스크로 한 n형 불순물이온, 예컨대 포스포러스(P)이온의 주입으로, 주변회로영역(200)의 제2 영역(220)에 배치되는 n형 모스트래지스터의 특성을 조절한다.
다음에 도 5를 참조하면, 제2 포토레지스트막패턴(도 4의 321)을 제거하고, 주입된 불순물이온의 활성화를 위한 어닐링을 수행한다. 이 어닐링에 의해 주변회로영역(200)의 제2 영역(220)에 주입된 n형 불순물이온은 활성화되고, 그 결과 제2 영역(220)에는 n형의 폴리실리콘막(322)이 형성된다. 이후 도면에 나타내지는 않았지만, 폴리실리콘막(320), p형의 폴리실리콘막(321) 및 n형의 폴리실리콘막(322) 위에 금속실리사이드막과 게이트하드마스크막을 순차적으로 적층한 후에, 통상의 게이트 패터닝을 수행하여, 주변회로영역(200)의 제1 영역(210) 및 제2 영역(220)에 각각 p형의 게이트스택 및 n형의 게이트스택을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼폴리게이트 형성방법에 의하면, n형의 폴리실리콘막을 형성한 후에, p형 모스트랜지스터 영역에 p형 불순물이온주입을 수행하지 않고, 상기 폴리실리콘막을 제거한 후에 p형의 폴리실리콘막을 증착함으로써, 기존의 p형 불순물이온주입에 의해 포토레지스트 잔류물의 발생현상이 방지된다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (8)

  1. 제1 영역 및 제2 영역을 갖는 반도체기판 상에 게이트절연막 및 폴리실리콘막을 형성하는 단계;
    상기 제1 영역의 폴리실리콘막을 제거하여 상기 제1 영역의 게이트절연막을 노출시키는 단계;
    상기 제1 영역의 폴리실리콘막이 제거된 결과물 전면에 제1 도전형의 폴리실리콘막을 증착하는 단계;
    평탄화를 수행하여 상기 제2 영역의 폴리실리콘막이 노출되도록 하는 단계; 및
    상기 제2 영역의 폴리실리콘막을 노출시키는 마스크막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계를 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  2. 제1항에 있어서,
    상기 제1 도전형은 p형이고, 상기 제2 도전형은 n형인 반도체소자의 듀얼폴리게이트 형성방법.
  3. 제1항에 있어서,
    상기 제1 영역의 폴리실리콘막을 제거하는 단계는, 상기 폴리실리콘막과 상 기 게이트절연막 사이의 선택비가 적어도 40:1 이상이 되도록 하여 수행하는 반도체소자의 듀얼게이트 형성방법.
  4. 제1항에 있어서, 상기 제1 영역의 폴리실리콘막을 제거하는 단계는,
    상기 폴리실리콘막 위에 상기 제1 영역의 폴리실리콘막을 노출시키는 포토레지스트막패턴을 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 폴리실리콘막의 노출부분을 제거하는 단계; 및
    상기 포토레지스트막패턴을 제거하는 단계를 포함하는 반도체소자의 듀얼폴리게이트 형성방법.
  5. 제4항에 있어서,
    상기 포토레지스트막패턴을 제거하는 단계는, SPM용액을 이용한 습식방법을 사용하여 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  6. 제5항에 있어서,
    상기 SPM은 H2SO4와 H2O2의 혼합 부피비가 4:1 내지 50:1로 혼합되고, 80 내지 150℃의 온도를 갖는 반도체소자의 듀얼폴리게이트 형성방법.
  7. 제1항에 있어서,
    화학적기계적폴리싱방법을 사용하여 상기 평탄화를 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
  8. 제1항에 있어서,
    에치백방법을 사용하여 상기 평탄화를 수행하는 반도체소자의 듀얼폴리게이트 형성방법.
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