KR20010059976A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 CMOS 및 DRAM 셀 제조공정에서 텅스텐층/다결정실리콘층으로 구성되는 게이트전극의 형성시 언도프트 다결정실리콘층을 형성하여 게이트전극의 형상을 형성하고, 상기 다결정실리콘층 측벽에 절연막 스페이서를 형성한 다음, LDD영역을 형성한 후 상기 언도프트 다결정실리콘층을 소정 두께 제거하여 상기 텅스텐층이 형성될 부분을 노출시킨 다음, PMOS영역 및 NMOS영역 각각에 형성되어 있는 언도프트다결정실리콘층에 불순물을 각각 다르게 이온주입한 후, 텅스텐층을 형성함으로써 PMOS영역 및 NMOS영역의 다결정실리콘층이 서로 이온주입된 불순물이 종류가 다르기 때문에 식각속도가 다르고, 식각잔류물이 발생하거나 반도체기판이 손상되는 것을 방지하고, LDD영역 및 소오스/드레인영역을 형성하기 위한 이온주입공정 등의 고온공정에 의해 상기 텅스텐층이 산화되는 현상을 방지하여 소자의 동작특성 및 공정수율을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 소자의 CMOS 트랜지스터 및 DRAM 셀의 금속층/다결정실리콘층 구조의 게이트전극 형성시 상기 금속층의 산화를 방지하기 위하여 세미-다마신(semi-damascene)공정으로 게이트전극을 형성하는 방법에 관한 것이다.
종래의 듀얼 게이트전극을 제조하는 방법은 언도프(undoped)된 폴리실리콘층 상부에 마스크(Mask)를 사용하여 듀얼 임플란트(dual implant)(n+ : AS· P, p+ : B·BF2)하거나, 인-시튜 도핑(in-situ doping)방법에 의하여 n+ 게이트와 p+ 게이트를 각각 증착하고, 패터닝(patterning)하는 방법이 주로 사용되었다.
그러나, 전자의 방법은 공정이 간편한 편이나 하이 도핑(high doping)이 어렵고, 도판트 프로파일(dopant profile) 특성상 게이트 디플리션이 일어나기 쉽다.
또한, 후자의 방법은 n+/p+ 폴리실리콘 게이트를 증착해야 하므로 각각의 공정을 셋업(set-up)해야 되는 문제점이 있으며, 또한 각각의 게이트를 증착하고 디파인하고 패터닝해야 되는 복잡성이 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(12)을 형성한다.
다음, NMOS영역(Ⅰ)으로 예정되는 부분에 p웰을 형성하고, PMOS영역(Ⅱ)으로 예정되는 부분에 n웰을 형성한다.
그 다음, 전체표면 상부에 게이트절연막(14)을 형성하고, 상기 게이트절연막(14) 상부에 다결정실리콘층을 형성한 후, 상기 다결정실리콘층 상부에 NMOS를 노출시키는 제1감광막 패턴을 형성하고, n 형 불순물을 임플란트하여 n+ 다결정실리콘층(15a)를 형성한다. (도 1a 참조)
다음, 상기 제1감광막 패턴을 제거하고, 상기 다결정실리콘층 상부에 PMOS를 노출시키는 제2감광막 패턴을 형성한 후, p 형 불순물을 임플란트하여 p+ 다결정실리콘층(16a)을 형성한다.
그 다음, 상기 제2감광막 패턴을 제거하고, 전체표면 상부에 확산방지막(18a), 금속층(20a) 및 마스크절연막(22a)의 적층구조를 형성한 다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극 마스크를 식각마스크로 상기 적층구조 및 불순물이 이온주입된 다결정실리콘층을 식각하여 마스크절연막패턴(22b), 금속층패턴(20b), 확산방지막 패턴(18b) 및 n+게이트전극(15b)/p+게이트전극(16b)을 형성한다.
그 후, 상기 n+게이트전극(15b)/p+게이트전극(16b) 및 노출된 반도체기판(10)만 선택적으로 산화시켜 완충절연막(24)을 형성한다.
다음, NMOS영역과 PMOS영역에 각각 마스크공정을 실시하여 저농도의 불순물을 이온주입하여 n-LDD영역(26a)과 p-LDD영역(26b)을 형성한다. (도 1b 참조)
그 다음, 상기 마스크절연막 패턴(22b), 금속층패턴(20b), 확산방지막 패턴(18b) 및 n+게이트전극(15b)/p+게이트전극(16b)의 측벽에 산화막 스페이서(28)과 질화막 스페이서(30)를 이중구조로 형성한 다음, NMOS영역과 PMOS영역에 각각 마스크공정을 실시하여 고농도의 불순물을 이온주입해서 n+소오스/드레인영역(27a)과 p+소오스/드레인영역(27b)을 형성한다. 이때, 상기 질화막 스페이서(30)는 후속 자기정렬콘택(self aligned contact)공정에서 식각장벽역할을 한다.
그 후, 전체표면 상부에 층간절연막(32)을 형성한 다음, 평탄화시킨다. (도 1c 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 게이트전극을 구성하는 금속층 패턴이 후속열공정에 의해 팽창되고, 게이트전극을 형성하기 위한 식각공정시 마스크절연막과의 식각선택비 차이로 인해 상기 금속층 패턴이 팽창되어 후속 LDD영역을 형성하기 위한 이온주입공정시 게이트전극의 가장자리 부분까지 불순물이 이온주입되지 않는 문제점이 있다. 또한, 상기 금속층 패턴의 산화에 의해 게이트전극이 리프팅되는 현상이 발생되는 등 소자의 특성 및 신뢰성이 저하되는문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 게이트전극 형상의 다결정실리콘층 또는 비정질실리콘층의 도전층패턴을 형성하고, 상기 도전층패턴의 측벽에 절연막 스페이서를 형성한 다음, 저농도의 불순물을 이온주입하여 LDD영역을 형성하고, 상기 도전층패턴의 소정 두께를 제거한 다음, 금속층패턴을 형성하여 게이트전극을 형성함으로써 상기 금속층이 이온주입공정 등의 고온공정에 의해 산화되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2i 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 100 : 반도체기판 12, 101 : 소자분리절연막
14, 103 : 게이트절연막 15a : n+다결정실리콘층
15b, 104c : n+다결정실리콘층패턴 16a : p+다결정실리콘층
16b, 104d : p+다결정실리콘층패턴 18a, 113a : 확산방지막
18b, 113b : 확산방지막패턴 20a, 114a : 금속층
20b, 114b : 금속층패턴 22a : 마스크절연막
22b, 115 : 마스크절연막패턴 24 : 완충절연막
26a, 107a : n-LDD영역 26b, 107b :p-LDD영역
27a, 110a : n+소오스/드레인영역 27b, 110b : p+소오스/드레인영역
28, 105b : 산화막 스페이서 30, 108b : 질화막 스페이서
32, 111 : 층간절연막 102 : 제1감광막 패턴
104a : 언도프트 다결정실리콘층 104b:언도프트다결정실리콘층패턴
105a : 산화막 106 : 제2감광막패턴
108a : 질화막 109 : 제3감광막 패턴
112 : 제4감광막 패턴 Ⅰ : 주변회로부의 NMOS영역
Ⅱ : 주변회로부의 PMOS영역 Ⅲ : 셀부의 NMOS영역
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판의 셀영역 및 주변회로영역에서 NMOS영역과 PMOS영역에 p웰 및 n웰을 형성하고, 상기 반도체기판 상부에 게이트절연막을 형성하는 공정과,
상기 게이트절연막 상부에 게이트전극 형상의 언도프트다결정실리콘층패턴을 형성하고, 전체표면 상부에 산화막을 형성하는 공정과,
상기 언도프트다결정실리콘층패턴의 양측 반도체기판에 LDD영역을 형성한 다음, 전체표면 상부에 질화막을 형성하는 공정과,
상기 질화막과 열산화막을 전면식각공정으로 식각하여 상기 언도프트다결정실리콘층패턴의 측벽에 스페이서를 형성하는 공정과,
상기 주변회로영역 상에 형성되어 있는 스페이서의 양측에 고농도 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,
전체표면 상부에 층간절연막을 형성한 다음, 평탄화시키는 공정과,
상기 언도프트다결정실리콘층의 소정 두께를 남겨놓고 전면식각공정으로 제거하여 홈을 형성하는 공정과,
상기 PMOS영역 및 NMOS영역에 형성되어 있는 각각의 언도프트다결정실리콘층에 불순물을 이온주입하는 공정과,
전체표면 상부에 확산방지막과 금속층을 순차적으로 형성한 다음, 상기 확산방지막과 금속층을 전면식각공정으로 제거하여 상기 홈의 상부를 소정 두께 노출시키는 공정과,
상기 노출된 홈의 상부를 매립하는 마스크절연막패턴을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2i 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(100)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(101)을 형성한다.
다음, 전체표면 상부에 상기 반도체기판(100)에서 셀영역의 NMOS영역(Ⅲ)으로 예정되는 부분을 노출시키는 제1감광막패턴(102)을 형성한 다음, 상기 제1감광막패턴(102)을 이온주입마스크로 상기 반도체기판(100)에 p형 불순물을 이온주입하여 p웰을 형성하고, 상기와 같은 방법을 반복하여 상기 반도체기판(100)의 주변회로영역에서 NMOS영역(Ⅰ) 및 PMOS영역(Ⅱ)에 p웰 및 n웰을 형성한다. (도 2a 참조)
그 다음, 상기 제1감광막패턴(102)을 제거하고, 전체표면 상부에 게이트절연막(103)과 언도프트 다결정실리콘층(104a)의 적층구조를 형성한다. (도 2b참조)
다음, 게이트전극으로 예정되는 부분을 보호하는 게이트전극마스크를 식각마스크로 상기 언도프트 다결정실리콘층(104a)을 식각하여 언도프트다결정실리콘층패턴(104b)을 형성한다.
그 다음, 열산화공정으로 전체표면 상부에 소정 두께의 산화막(105a)를 형성하여 상기 식각공정시 손상된 반도체기판(100)을 보상하고, 후속공정에서 질화막을 형성하는 공정시 반도체기판(100) 및 언도프트 다결정실리콘층패턴(104b)이 손상되는 것을 방지한다.
다음, 상기 산화막(105a) 상부에 상기 PMOS영역(Ⅱ)을 보호하는 제2감광막패턴(106)을 형성한다.
그리고, 상기 제2감광막패턴(106)을 이온주입마스크로 저농도의 n형 불순물을 이온주입하여 n-LDD영역(107a)을 형성한다. (도 2c 참조)
그 다음, 상기 제2감광막패턴(106)을 제거하고, 상기와 같은 방법으로 PMOS영역(Ⅱ)에 p-LDD영역(107b)을 형성한다.
다음, 전체표면 상부에 질화막(108a)을 소정 두께 형성한다. (도 2d 참조)
그 다음, 상기 질화막(108a) 및 산화막(105a)을 전면식각하여 상기 언도프트 다결정실리콘층패턴(104b)의 측벽에 질화막스페이서(108b)과 산화막스페이서(105b)의 적층구조를 형성한다.
그 후, 전체표면 상부에 상기 주변회로영역의 PMOS영역(Ⅱ)을 노출시키는제3감광막패턴(109)을 형성하고, 상기 제3감광막패턴(109)을 이온주입마스크로 사용하여 상기 적층구조의 양측 반도체기판(100)에 고농도의 p형 불순물을 이온주입하여 p+소오스/드레인영역(110b)을 형성한다.
다음, 상기 제3감광막패턴(109)을 제거하고 상기와 같은 방법으로 상기 주변회로영역의 NMOS영역(Ⅰ)에 고농도의 n형 불순물을 이온주입하여 n+소오스/드레인영역(110a)을 형성한다.
그 다음, 전체표면 상부에 층간절연막(111)을 형성하고, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)방법으로 상기 층간절연막(111)을 제거하여 상기 언도프트 다결정실리콘층패턴(104b)을 노출시킨다. 상기 층간절연막(111)은 산화막 또는 질화막으로 형성할 수 있다. (도 2e, 도 2f 참조)
다음, 상기 언도프트 다결정실리콘층패턴(104b)을 원하는 두께만큼 남겨 놓고 전면식각공정으로 제거하여 게이트전극으로 예정되는 부분을 노출시키는 홈을 형성한다.
그 다음, 전체표면 상부에 상기 PMOS영역(Ⅱ) 보호하는 제4감광막패턴(112)을 형성하고, 상기 제4감광막패턴(112)을 이온주입마스크로 상기 노출되어 있는 언도프트 다결정실리콘층패턴(104b)에 n형 불순물을 이온주입하여 n+다결정실리콘층패턴(104c)을 형성한다. (도 2g 참조)
그 후, 상기 제4감광막패턴(112)을 제거하고, 전공정과 같은 방법으로 상기 PMOS영역(Ⅱ)의 언도프트 다결정실리콘층패턴(104b)에 p형 불순물을 이온주입하여p+다결정실리콘층패턴(104d)을 형성한다.
다음, 전체표면 상부에 확산방지막(113a)을 소정 두께 형성하고, 상기 확산방지막(113a) 상부에 금속층(114a)을 형성하여 상기 홈을 완전히 매립시킨다. 이때, 상기 확산방지막(113a)은 텅스텐질화막(WN)을 50 ∼ 150Å 두께로 형성하여 상기 금속층(114a)이 산화되는 것을 방지하고, 상기 금속층(114a)은 텅스텐층, TiSix또는 WSix를 사용하여 형성한다. (도 2h참조)
그 다음, 상기 금속층(114a) 및 확산방지막(113a)을 전면식각공정으로 제거하되, 상기 홈의 상부를 소정 두께 노출시키는 금속층패턴(114b)과 확산방지막패턴(113b)을 형성한다.
그 후, 전체표면 상부에 마스크절연막을 형성하고, 상기 마스크절연막을 CMP공정으로 제거하되, 상기 CMP공정은 상기 층간절연막(111)을 식각장벽으로 사용하여 실시하여 상기 노출된 홈의 상부에 매립되는 마스크절연막패턴(115)을 형성한다. (도 2i 참조)
이상에서 설명한 바와 같이 본 발명에 따른 듀얼 게이트 제조방법은, 고집적 반도체소자의 CMOS 및 DRAM 셀 제조공정에서 텅스텐층/다결정실리콘층으로 구성되는 게이트전극의 형성시 언도프트 다결정실리콘층을 형성하여 게이트전극의 형상을 형성하고, 상기 다결정실리콘층 측벽에 절연막 스페이서를 형성한 다음, LDD영역을 형성한 후 상기 언도프트 다결정실리콘층을 소정 두께 제거하여 상기 텅스텐층이형성될 부분을 노출시킨 다음, PMOS영역 및 NMOS영역 각각에 형성되어 있는 언도프트다결정실리콘층에 불순물을 각각 다르게 이온주입한 후, 텅스텐층을 형성함으로써 PMOS영역 및 NMOS영역의 다결정실리콘층이 서로 이온주입된 불순물이 종류가 달라 식각속도가 다르기 때문에 식각잔류물이 발생하거나 반도체기판이 손상되는 것을 방지하고, LDD영역 및 소오스/드레인영역을 형성하기 위한 이온주입공정 등의 고온공정에 의해 상기 텅스텐층이 산화되는 현상을 방지하여 소자의 동작특성 및 공정수율을 향상시키는 이점이 있다.
Claims (5)
- 반도체기판의 셀영역 및 주변회로영역에서 NMOS영역과 PMOS영역에 p웰 및 n웰을 형성하고, 상기 반도체기판 상부에 게이트절연막을 형성하는 공정과,상기 게이트절연막 상부에 게이트전극 형상의 언도프트다결정실리콘층패턴을 형성하고, 전체표면 상부에 산화막을 형성하는 공정과,상기 언도프트다결정실리콘층패턴의 양측 반도체기판에 LDD영역을 형성한 다음, 전체표면 상부에 질화막을 형성하는 공정과,상기 질화막과 열산화막을 전면식각공정으로 식각하여 상기 언도프트다결정실리콘층패턴의 측벽에 스페이서를 형성하는 공정과,상기 주변회로영역 상에 형성되어 있는 스페이서의 양측에 고농도 불순물을 이온주입하여 소오스/드레인영역을 형성하는 공정과,전체표면 상부에 층간절연막을 형성한 다음, 평탄화시키는 공정과,상기 언도프트다결정실리콘층의 소정 두께를 남겨놓고 전면식각공정으로 제거하여 홈을 형성하는 공정과,상기 PMOS영역 및 NMOS영역에 형성되어 있는 각각의 언도프트다결정실리콘층에 불순물을 이온주입하는 공정과,전체표면 상부에 확산방지막과 금속층을 순차적으로 형성한 다음, 상기 확산방지막과 금속층을 전면식각공정으로 제거하여 상기 홈의 상부를 소정 두께 노출시키는 공정과,상기 노출된 홈의 상부를 매립하는 마스크절연막패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 확산방지막은 텅스텐질화막(WN)으로 형성하여 상기 금속층의 산화를 방지하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 금속층은 텅스텐막 또는 TiSix또는 WSix를 사용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 층간절연막은 산화막 또는 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 마스크절연막패턴은 질화막을 전체표면 상부에 형성한 다음, 상기 층간절연막을 식각장벽으로 사용한 화학적 기계적 연마공정으로 제거하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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