KR20030072675A - 반도체 소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 31
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005498 polishing Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 3
- QVMHUALAQYRRBM-UHFFFAOYSA-N [P].[P] Chemical compound [P].[P] QVMHUALAQYRRBM-UHFFFAOYSA-N 0.000 claims description 2
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical class [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract 4
- 239000002019 doping agent Substances 0.000 abstract 2
- 239000011229 interlayer Substances 0.000 abstract 1
- 238000002513 implantation Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 150000001638 boron Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 일반적인 금속 다마신 공정에 의해 형성된 더미 폴리 게이트를 제거한 후에 채널 영역에만 선택적으로 p형 타입(또는 n형 타입)으로 도핑된 폴리를 도포한 후에 열공정을 가해서 불순물의 외확산을 통해 채널을 형성시킴으로써, 마스크 공정이 필요 없는 셀프 얼라인 채널을 형성한 반도체 소자의 제조 방법에 관한 것이다. 이를 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판 상부에 더미 게이트 산화막, 폴리실리콘층 및 하드 마스크층으로 구성된 더미 게이트 전극을 형성하는 단계와, 상기 더미 게이트 전극 양 측벽에 절연막 스페이서를 형성하는 단계와, 상기 구조물 상부에 ILD(Inter Level Dielectric)층을 형성하는 단계와, 상기 ILD층을 상기 더미 게이트 전극이 노출되도록 화학적기계적연마(CMP)로 평탄화하는 단계와, 상기 반도체 기판이 드러나도록 상기 더미 게이트 전극과 더미 게이트 산화막을 습식 식각으로 제거하는 단계와, 상기 구조물 상부에 P형(또는 N형)으로 도핑된 폴리층을 소정의 두께로 형성 한 후 열공정에 의한 불순물의 외확산을 통해 상기 반도체 기판의 상부에 채널층을 형성하는 단계와, 상기 도핑된 폴리층을 제거한 후 게이트 산화막을 소정의 두께로 형성한 다음 그 위에 전극으로 사용될 메탈층을 형성하는 단계와, 상기 ILD층이 드러나도록 상기 메탈층을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계를 구비한 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 일반적인 금속 다마신(Metal Damascene) 공정에 의해 형성된 더미 폴리 게이트를 제거한 후에 채널 영역에만 선택적으로 p형 타입(또는 n형 타입)으로 도핑된 폴리(poly)를 도포한 후에 열공정을 가해서 불순물의 외확산(out-diffusion)을 통해 채널을 형성시킴으로써, 마스크 공정이 필요 없는 셀프 얼라인 채널을 형성한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 게이트 전극은 모스 트랜지스터를 셀렉팅하는 전극으로서, 주로 불순물이 도핑된 폴리실리콘층이 대부분 이용된다. 이러한 도핑된 폴리실리콘층을 이용한 게이트 전극은 제조 공정이 안정하다는 장점을 가지지만, 높은 비저항을 가지며, 게이트 전극내의 불순물들이 쉽게 외방 확산되어 게이트 전극의 공핍 현상이 발생되는 단점이 있어, 고집적 반도체 소자의 게이트 전극의 재료로서 적당하지 않다.
종래에는 도핑된 폴리실리콘 게이트의 단점을 보완하기 위하여, 높은 도전 특성 및 열적 안정성을 갖는 고융점 금속막이 게이트 전극의 재료로서 이용되고 있다. 이러한 금속막은 그 일함수가 실리콘의 미드 밴드갭(mid-band gap)에 위치하여, N모스 및 P모스 영역에 대칭적인 문턱 전압을 제공할 수 있다. 이러한 게이트용 금속막으로는 텅스텐(W), 질화 텅스텐(WN), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta) 또는 질화 탄탈륨(TaN)등이 있다.
그러나, 이러한 게이트용 금속막은 게이트 전극의 형태로 패터닝하기 매우 어렵고, 소오스, 드레인을 형성하기 위한 이온 주입 공정시 막 표면에 데미지를 입기 쉽다. 더욱이, 이온 주입된 소오스, 드레인용 불순물을 활성화시키기 위한 공정시, 게이트 전극에 열적 부담이 발생되어, 반도체 소자의 특성을 변형시킨다.
종래에는 이러한 문제점을 해결하기 위하여, 다마신 기법에 의하여 게이트용 금속막으로 게이트 전극을 형성하는 방법이 제안되었다.
한편, 디램(DRAM)의 집적도가 증가함에도 불구하고 DRAM 리프레시 시간(refresh time)은 고속과 저전력 때문에 세대마다 거의 2배씩 증가해 왔다. 메모리 밀도가 계속적으로 증가함에 따라 기판의 불순물 농도는 숏 채널 효과와 문턱전압이하 누설전류를 최소화하기 위하여 증가해야 하는데, 이는 접합(junction) 전기력을 증가시키는 효과를 가져오게 된다.
DRAM 셀에서의 누설전류의 메커니즘은 지역적으로 증가된 전기력과 트랩-어시스티드(trap-assisted) 터널링(tunneling) 누설전류로 설명되어 지고 있으며, 이를 줄이기 위한 노력을 하고 있다.
'H.S.Uh et al.,Symp. on VLSI Tech., pp.27-28, 2001'을 보면 DRAM의 스토리지 노드(SN 노드)부분을 포토레지스트 마스크(Photoresist Mask)로 막아서 셀 채널 문턱전압 주입(implantation)에 의한 손실을 줄였다.
그러나, 이 방법은 자체적으로 마스크를 사용하기 때문에 항상 미스얼라인(Misalign)의 문제점과 비트 라인 노드쪽의 접합 누설(junctionLeakage)를 줄일 수는 없다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 일반적인 금속 다마신(Metal Damascene) 공정에 의해 형성된 더미 폴리 게이트를 제거한 후에 채널 영역에만 선택적으로 p형 타입(또는 n형 타입)으로 도핑된 폴리(poly)를 도포한 후에 열공정을 가해서 불순물의 외확산(out-diffusion)을 통해 채널을 형성시킴으로써, 마스크 공정이 필요 없는 셀프 얼라인 채널을 형성한 반도체 소자의 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 스토리지 노드 뿐만 아니라 비트라인 노드도 마스크 공정을 사용하여 않고 주입(implantation) 공정에 의해서만 채널을 형성시킴으로써, 마스크 공정에 의한 미스얼라인(misalign) 문제와 접합 누설(junction leakage)에 의한 리프레시 시간의 저하를 억제할 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도
도 7a는 본 발명에 의한 반도체 소자의 제조방법을 DRAM 공정에 적용한 것을 나타낸 DRAM의 평면도
도 7b 및 도 7c는 도 7a에 도시된 A-A'선과 B-B'선의 단면도
(도면의 주요 부분에 대한 부호의 설명)
10 : 반도체 기판11 : 필드 산화막
12 : 더미 게이트 산화막13 : 더미 게이트 전극
14 : 스페이서15 : ILD층
16 : P형(또는 N형)으로 도핑된 폴리층17 : 채널층
18 : 게이트 산화막19 : 메탈층
20 : 소오스 및 드레인 형성영역
30 : 반도체 기판31 : 필드 산화막(STI)
32 : 스토리지 노드33 : 비트라인 노드
34 : 게이트 전극35 : 채널층
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자의 제조 방법은,
반도체 기판 상부에 더미 게이트 산화막, 폴리실리콘층 및 하드 마스크층으로 구성된 더미 게이트 전극을 형성하는 단계와,
상기 더미 게이트 전극 양 측벽에 절연막 스페이서를 형성하는 단계와,
상기 구조물 상부에 ILD(Inter Level Dielectric)층을 형성하는 단계와,
상기 ILD층을 상기 더미 게이트 전극이 노출되도록 화학적기계적연마(CMP)로 평탄화하는 단계와,
상기 반도체 기판이 드러나도록 상기 더미 게이트 전극과 더미 게이트 산화막을 습식 식각으로 제거하는 단계와,
상기 구조물 상부에 P형(또는 N형)으로 도핑된 폴리층을 소정의 두께로 형성 한 후 열공정에 의한 불순물의 외확산을 통해 상기 반도체 기판의 상부에 채널층을 형성하는 단계와,
상기 도핑된 폴리층을 제거한 후 게이트 산화막을 소정의 두께로 형성한 다음 그 위에 전극으로 사용될 메탈층을 형성하는 단계와,
상기 ILD층이 드러나도록 상기 메탈층을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계를 구비한 것을 특징으로 한다.
상기 열공정은 600℃ 이상으로 진행하는 것을 특징으로 한다.
상기 불순물의 종류는 인(phosphorus)과 브론(boron) 계열을 포함하는 것을 특징으로 한다.
상기 불순물의 농도는 1.0E16∼1.0E21까지를 포함하는 것을 특징으로 한다.
(실시예)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 1 내지 도 6은 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 1에 도시된 바와 같이, P웰 또는 N웰이 형성된 반도체 기판(10) 상부에 STI(shallow tranch isolation) 방식등에 의하여 필드 산화막(11)을 형성한다.
이때, 필드 산화막(11)에 의하여, 반도체 기판(10)은 액티브 영역이 한정되고, 반도체 기판(10) 상부에 더미 게이트 산화막(12)과 도전층 예를들어, 폴리실리콘층 및 하드 마스크층을 순차적으로 적층한 다음, 소정 부분 패터닝하여 더미 게이트 전극(13)을 형성한다. 이때, 더미 게이트 전극(13)은 반도체 기판(10)의 액티브 영역 및 필드 산화막 상부에 형성된다. 그 다음, 공지의 방식에 의하여 더미 게이트 전극(13) 측벽에 스페이서(14)를 형성한다. 그 다음, 상기 구조물 상부에 ILD(Inter Level Dielectric)층(15)을 상기 더미 게이트 전극(13)이 덮히도록 두껍게 형성한다.
그 다음, 도 2에 도시된 바와 같이, 상기 ILD층(15)을 상기 더미 게이트 전극(13)이 드러나도록 화학적기계적연마(CMP) 공정을 이용하여 평탄화한다.
그 다음, 도 3에 도시된 바와 같이, 습식(Wet) 식각을 이용하여 상기 반도체 기판(10)이 드러나도록 상기 더미 게이트 전극(13)과 더미 게이트 산화막(12)을 제거한다.
그 다음, 도 4에 도시된 바와 같이, 도 3의 구조물 상부에 P형(또는 N형)으로 도핑된 폴리층(16)을 소정의 두께로 도포한 후에 600℃ 이상의 열공정을 가해 불순물의 외확산(out-diffusion)을 통해 상기 반도체 기판(10)의 상부에 채널(17)을 형성한다. 이때, 불순물의 종류는 인(phosphorus)과 브론(boron) 계열을 포함한다. 그리고, 불순물의 농도는 1.0E16∼1.0E21까지를 포함한다.
그 다음, 상기 도핑된 폴리층(16)을 제거한 후 도 5에 도시된 바와 같이, 게이트 산화막(18)을 소정의 두께로 형성한 다음 그 위에 전극으로 사용될 메탈층(Metal)(19)을 형성한다.
그 다음, 도 6에 도시된 바와 같이, 이웃 메탈(Metal)과의 분리를 위해 상기 ILD층(15)이 드러나도록 화학적기계적연마(CMP) 공정을 이용하여 상기 메탈층(19)을 평탄화한다.
도 7a은 본 발명에 의한 반도체 소자의 제조 방법을 DRAM 공정에 적용한 평면도이고, 도 7b와 도 7c는 도 7a에 도시된 A-A'선과 B-B'선의 단면도를 도시한 도면이다.
도 7b에서는, 필드 산화막(31)이 형성된 반도체 기판(30) 위에 채널층(35)이 형성되어 있고, 그 상부에 게이트 전극(34), 스토리지 노드(32) 및 비트라인 노드(33)가 도시되어 있다.
도 7c에서는, 필드 산화막(31)이 형성된 반도체 기판(30) 위에 채널층(35)이 형성되어 있고, 그 상부에 게이트 전극(34)이 도시되어 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 일반적인 금속 다마신 공정에 의해 형성된 더미 폴리 게이트를 제거한 후에 채널 영역에만 선택적으로 p형 타입(또는 n형 타입)으로 도핑된 폴리(poly)를 도포한 후에 열공정을 가해서 불순물의 외확산(out-diffusion)을 통해 채널을 형성시킴으로써, 마스크 공정이 필요 없는 셀프 얼라인 채널을 형성할 수가 있다. 이로 인해, 종래의 마스크를 이용한 공정에 비해 미스얼라인(misalingn) 되는 문제를 완벽하게 제거할 수 있다.
또한, DRAM의 경우 셀 트랜지스터 영역의 소오스 및 드레인 영역에는 채널 문턱전압 조정 주입이 맞지 않게 되어 주입에 의한 데미지 및 샬로우 트랜치(STI) 웰 산화에서 생긴 데미지 영역과 상호작용을 억제할 수 있어, 접합 누설에 의한 리프레시 시간의 감소를 줄일 수 있으며, 또한 도우즈(dose) 감소에 따라 N+P 접합에 걸리는 전기력을 감소시킬 수 있으므로 접합 누설을 감소시킬 수 있다.
또한, 채널 영역에만 주입을 가함에 따라 소오스 및 드레인에 도입되는 반대 타입의 불순물의 도우즈 량을 줄일 수 있어 쇼트 채널 마진(short channel margin: SCM)을 개선시킬 수 있다.
또한, 디램의 페리(peri) 트랜지스터 및 일반 논리 회로에서 접합 누설을 감소시켜서 전력소모를 줄일 수 있다.
또한, 스토리지 노드 뿐만 아니라 비트라인 노드도 마스크 공정을 사용하여 않고 주입(implantation) 공정에 의해서만 채널을 형성시킴으로써, 마스크 공정에 의한 미스얼라인(misalign) 문제와 접합 누설(junction leakage)에 의한 리프레시 시간의 저하를 억제할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 반도체 기판 상부에 더미 게이트 산화막, 폴리실리콘층 및 하드 마스크층으로 구성된 더미 게이트 전극을 형성하는 단계와,상기 더미 게이트 전극 양 측벽에 절연막 스페이서를 형성하는 단계와,상기 구조물 상부에 ILD(Inter Level Dielectric)층을 형성하는 단계와,상기 ILD층을 상기 더미 게이트 전극이 노출되도록 화학적기계적연마(CMP)로 평탄화하는 단계와,상기 반도체 기판이 드러나도록 상기 더미 게이트 전극과 더미 게이트 산화막을 습식 식각으로 제거하는 단계와,상기 구조물 상부에 P형(또는 N형)으로 도핑된 폴리층을 소정의 두께로 형성 한 후 열공정에 의한 불순물의 외확산을 통해 상기 반도체 기판의 상부에 채널층을 형성하는 단계와,상기 도핑된 폴리층을 제거한 후 게이트 산화막을 소정의 두께로 형성한 다음 그 위에 전극으로 사용될 메탈층을 형성하는 단계와,상기 ILD층이 드러나도록 상기 메탈층을 화학적기계적연마(CMP) 공정으로 평탄화하는 단계를 구비한 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 열공정은 600℃ 이상으로 진행하는 것을 특징으로 하는 반도체 소자의제조 방법.
- 제 1 항에 있어서,상기 불순물의 종류는 인(phosphorus)과 브론(boron) 계열을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 불순물의 농도는 1.0E16∼1.0E21까지를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020020011818A KR20030072675A (ko) | 2002-03-06 | 2002-03-06 | 반도체 소자의 제조방법 |
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| KR20030072675A true KR20030072675A (ko) | 2003-09-19 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210038723A (ko) * | 2018-09-03 | 2021-04-07 | 어플라이드 머티어리얼스, 인코포레이티드 | 실리콘-함유 층들을 형성하는 방법들 |
-
2002
- 2002-03-06 KR KR1020020011818A patent/KR20030072675A/ko not_active Application Discontinuation
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