TWI580008B - Gate fluid random access memory - Google Patents

Gate fluid random access memory Download PDF

Info

Publication number
TWI580008B
TWI580008B TW104106203A TW104106203A TWI580008B TW I580008 B TWI580008 B TW I580008B TW 104106203 A TW104106203 A TW 104106203A TW 104106203 A TW104106203 A TW 104106203A TW I580008 B TWI580008 B TW I580008B
Authority
TW
Taiwan
Prior art keywords
polarity type
region
layer
forming
gate
Prior art date
Application number
TW104106203A
Other languages
English (en)
Other versions
TW201606989A (zh
Inventor
榮發 卓
學深 陳
克文 郭
達尼 帕克奇摩 史摩
Original Assignee
格羅方德半導體私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 格羅方德半導體私人有限公司 filed Critical 格羅方德半導體私人有限公司
Publication of TW201606989A publication Critical patent/TW201606989A/zh
Application granted granted Critical
Publication of TWI580008B publication Critical patent/TWI580008B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/39—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using thyristors or the avalanche or negative resistance type, e.g. PNPN, SCR, SCS, UJT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/20—Subject matter not provided for in other groups of this subclass comprising memory cells having thyristors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thyristors (AREA)

Description

閘流體隨機存取記憶體
本發明係關於隨機存取記憶體，且尤係關於閘流體隨機存取記憶體。
在電腦記憶體中，揮發性記憶體系統，例如隨機存取記憶體(RAM)，被廣泛用作為主要資料儲存器的形式。揮發性記憶裝置快速進行讀寫操作，允許在記憶裝置通電時快速存取暫存資料。裝置在不通電時失去所儲存的資料。當前，揮發性記憶裝置使用於範圍廣泛的應用，包括例如，行動電話、數位相機、個人電腦，以及不需要永久性資料儲存器或想要有快速的資料操控時的其他應用。典型的揮發性記憶裝置，包括例如，靜態RAM(SRAM)及動態RAM(DRAM)。揮發性記憶裝置廣泛以嵌入式記憶體的形式實作。
近年來，已開發出各種類型的記憶單元(memory cell)、儲存媒體以及程式化讀取技術。例如，閘流體隨機存取記憶體(T-RAM)為新類型的DRAM記憶體，其係結合DRAM與SRAM的優勢以達成高密度及高速。這種技術(其開發已知為負微分電阻之電氣性質以及稱作薄 型電容耦合閘流體)係用來製作具有極高堆積密度(packing density)的記憶單元。T-RAM的其他優點包括但不限於：與現有邏輯製程相容的製程，低工作電壓(例如，約1.5V)，高開關電流比(Ion/Ioff ratio，例如，約108)，快速讀/寫速度(例如，約1奈秒)以及良好的保存率(retention rate，例如，約10毫秒或大於256毫秒)。
另一方面，具有與T-RAM的現有設計及其現有製造方法相關聯的問題及缺點。例如，在現有設計中，n型基極、矽化物區塊及重摻雜p型基極都不是自對齊。離子植入在矽化物區塊形成後進行。形成絕緣體上覆矽(SOI)基板的成本高。此外，仍需要較低的工作電壓、較長的刷新時間及較小的單元面積(cell size)。
因此，亟須一種基於T-RAM之記憶裝置的新設計及其製造方法以應付前述問題。
具體實施例大體有關於記憶裝置及其製造方法。在一具體實施例中，揭示一種裝置。該裝置包括有具第一極性類型之井區的基板與基於閘流體之記憶單元。該基於閘流體之記憶單元包括：鄰近該井區具第二極性類型之至少一第一區；設置於該基板上用作第二字元線的閘極；具該第一極性類型之至少一第一層，其係設置成鄰近具該第二極性類型之該第一區且鄰近該閘極；以及具該第二極性類型之至少一重摻雜第一層，其係設置於具該第一極性類型之該第一層上且鄰近該閘極。至少具該第二極性 類型之該重摻雜第一層與該閘極的側面自對齊。
在另一具體實施例中，揭示一種形成裝置的方法。提供有具第一極性類型之井區的基板。該方法包括：形成基於閘流體之記憶單元。該基於閘流體之記憶單元的形成係藉由：形成鄰近該井區具第二極性類型之至少一第一區；形成閘極於該基板上；形成具該第一極性類型之至少一第一層，其係鄰近具該第二極性類型之該第一區且鄰近該閘極；以及形成具該第二極性類型之至少一重摻雜第一層於具該第一極性類型之該第一層上且鄰近該閘極。該閘極用作為第二字元線，以及至少具該第二極性類型之該重摻雜第一層與該閘極的側面自對齊。
通過參考以下說明及附圖可明白該等具體實施例以及描述於本文的其他優點及特徵。此外，應瞭解，描述於本文之各種具體實施例的特徵彼此都不互斥而且可存在於各種組合及排列中。
100‧‧‧裝置
102‧‧‧基板
104‧‧‧井區
106a‧‧‧第一區
106b‧‧‧第二區
108a‧‧‧具第一極性類型之第一層
108b‧‧‧具第一極性類型之第二層
110a‧‧‧第二極性類型重摻雜第一層
110b‧‧‧第二極性類型重摻雜第二層
112‧‧‧矽化物接觸件
114‧‧‧閘極
116‧‧‧閘極電介質
118‧‧‧間隔體
120‧‧‧層間介電(ILD)層
122a‧‧‧第一接觸件
122b‧‧‧第二接觸件
150‧‧‧記憶裝置
164‧‧‧閘極
166‧‧‧閘極電介質
200‧‧‧裝置
202‧‧‧基板
204‧‧‧井區
206‧‧‧第二極性類型區
208‧‧‧第一極性類型層
210‧‧‧第二極性類型重摻雜層
212‧‧‧矽化物接觸件
214‧‧‧閘極
216‧‧‧閘極電介質
218‧‧‧間隔體
220‧‧‧ILD層
222‧‧‧接觸件
224‧‧‧淺溝槽隔離(STI)區
250‧‧‧裝置
256‧‧‧第二極性類型
264‧‧‧閘極
266‧‧‧閘極電介質
268‧‧‧間隔體
270‧‧‧ILD層
300‧‧‧裝置
302‧‧‧基板
304‧‧‧井區
306a‧‧‧第一區
306b‧‧‧第二區
308a‧‧‧具第一極性類型之第一層
308b‧‧‧具第一極性類型之第二層
310a‧‧‧第二極性類型重摻雜第一層
310b‧‧‧第二極性類型重摻雜第二層
312‧‧‧矽化物接觸件
314‧‧‧閘極
316‧‧‧閘極電介質
318‧‧‧間隔體
320‧‧‧ILD層
320a、320b‧‧‧鰭片結構
322‧‧‧導電材料
322a‧‧‧第一接觸件
322b‧‧‧第二接觸件
324‧‧‧隔離層或區/STI區
350‧‧‧裝置
368‧‧‧間隔體
370‧‧‧ILD層
374‧‧‧STI區
400‧‧‧裝置
402‧‧‧基板
404‧‧‧井區
406‧‧‧本體區
408a‧‧‧第一極性類型區
408b‧‧‧第一極性類型重摻雜層
410‧‧‧自對齊升高重摻雜第二極性類型層
412a、412b‧‧‧矽化物接觸件
414‧‧‧閘極
416‧‧‧閘極電介質
418‧‧‧間隔體
420‧‧‧ILD層
422a、422b‧‧‧第一及第二接觸件
430‧‧‧裝置
438‧‧‧第一極性類型升高層
450‧‧‧裝置
455‧‧‧BE部份
470‧‧‧裝置
500‧‧‧方法
564‧‧‧閘極
566‧‧‧帶圖案閘極電介質
582‧‧‧閘極開口
600‧‧‧方法
663‧‧‧溝槽
700‧‧‧方法
764‧‧‧假性閘極
766‧‧‧閘極電介質
800‧‧‧方法
863‧‧‧溝槽
900‧‧‧方法
914‧‧‧假性閘極層
916‧‧‧假性閘極電介質
982‧‧‧間隙或開口
987‧‧‧開口
1000‧‧‧方法
1016‧‧‧閘極電介質
1014‧‧‧電極層
1087‧‧‧開口
1100‧‧‧方法
1114‧‧‧假性閘極
1116‧‧‧假性閘極電介質
1200‧‧‧方法
1214‧‧‧假性閘極
1216‧‧‧假性閘極電介質
1263‧‧‧溝槽或凹陷通道
1300‧‧‧方法
1400‧‧‧方法
1463‧‧‧溝槽或凹陷通道
附圖中，類似的部件大體在各圖中用相同的元件符號表示。再者，附圖不一定按照比例繪製，反而大體以強調方式圖示本揭示內容的原理。描述本揭示內容的各種具體實施例時會參考以下附圖。
第1a圖及第1b圖的橫截面圖圖示裝置之各種具體實施例。
第2a圖及第2b圖的橫截面圖圖示裝置之各種具體實施例。
第3a圖及第3b圖的橫截面圖圖示裝置之各種具體實施例。
第4a圖至第4d圖的橫截面圖圖示裝置之其他各種具體實施例。
第5a圖至第5j圖的橫截面圖根據本揭示內容之具體實施例圖示用以形成裝置的方法具體實施例。
第6a圖至第6d圖的橫截面圖根據本揭示內容之另一具體實施例圖示用以形成裝置的方法具體實施例。
第7a圖至第7h圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第8a圖至第8e圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第9a圖至第9h圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第10a圖至第10d圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第11a圖至第11f圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第12a圖至第12c圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第13a圖至第13e圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
第14a圖及第14b圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法具體實施例。
具體實施例大體有關於數種記憶裝置及其製造方法。本揭示內容的記憶裝置包括具有閘流體結構的T-RAM，其中互補金屬氧化物半導體(CMOS)處理至少用閘流體結構之陽極部的自對齊第一極性類型基極及自對齊升高重摻雜第二極性類型射極層來建立或整合該閘流體結構。為了圖解說明，第一極性類型，例如，可稱為n型，而第二極性類型，例如，可稱為p型。不過，應瞭解，可做修改使得第一極性類型，例如，可稱為p型，而第二極性類型，例如，可稱為n型。相較於記憶裝置的現有設計，本揭示內容的記憶裝置提供許多新穎特徵。首先，本揭示內容的記憶裝置有小型化的尺寸。第二，本揭示內容的記憶裝置有數個特徵自對齊。第三，本揭示內容的記憶裝置在較低工作電壓、較快讀寫操作及較好保存方面實現較好的效能。第四，可實現對稱的每單元二位元(two-bits-per- cell)結構。此外，根據本揭示內容製造記憶裝置的方法與邏輯技術相容。
第1a圖的橫截面圖根據本揭示內容之一具體實施例圖示裝置100。裝置100，在一具體實施例中，包括2 T-RAM結構或二位元細胞結構。裝置100包括用CMOS處理形成之特徵建立或整合的第一及第二閘流體結構。裝置100包括基板102。該基板，例如，為半導體基板，例如矽基板。在一具體實施例中，該基板為p型摻雜基板。例如，該p型摻雜基板為輕摻雜p型基板。也可使用其他類型的半導體基板。例如，也可使用諸如矽鍺、鎵或砷化鎵之類的半導體基板。
該基板包括裝置區。該裝置區，例如，被隔離區(未圖示)包圍。該隔離區可用來使裝置區與基板上的其他裝置區(未圖示)隔開。該隔離區，例如，為淺溝槽隔離(STI)區。也可使用其他類型的隔離區。
具第一極性類型的井區104設置於基板102中。井區104的摻雜物濃度，例如，可約為1016cm-3至1018cm-3。也可使用其他適當的摻雜物濃度。在一具體實施例中，該第一極性類型為n型而第二極性類型為p型。在此情形下，井區104為n型井區或深n型井區(DNW)，以及基板102為p型基板。該裝置包括具第二極性類型形成於基板102中及覆蓋井區104的第一區106a，具第二極性類型形成於基板102中及覆蓋井區104的第二區106b，以及設置於基板102上且設置於具第二極性類型之第一及第二 區106a/106b之間的閘極。具第二極性類型之第一及第二區106a/106b的的摻雜物濃度，例如，可約為1016cm-3至1018cm-3。也可使用其他適當的摻雜物濃度。
在一具體實施例中，具第二極性類型之第一及第二區106a/106b包括能帶工程建構(band-engineered；BE)區。在一具體實施例中，具第二極性類型之第一及第二區106a/106b中之任一或兩者包含矽鍺(SiGe)、Si：C或鍺BE區。也可使用其他適當類型的BE材料。在一具體實施例中，該BE區為磊晶BE層。
該閘極包括閘極電極114與閘極電介質116。間隔體118設置於閘極的第一及第二側上。為了圖解說明，該閘極為高k金屬閘極。例如，閘極電極114可為金屬閘極電極，例如氮化鉭或氮化鈦。至於閘極介電層116，它可為高k閘極電介質，例如氮化矽酸鉿(HfSiON)、氮氧化矽(SiON)或二氧化鉿(HfO2)。也可使用其他適當類型的閘極電極及閘極電介質材料。例如，閘極電極114可包含多晶矽，同時閘極電介質可包含二氧化矽。在一些具體實施例中，該閘極電介質更可包括功函數調諧層(work function tuning layer)。例如，可提供用於n型裝置的氧化鑭(La2O3)，同時提供用於p型裝置的氮化鈦/鋁/氮化鈦，除了氮化矽酸鉿及/或二氧化鉿以外。也可使用有其他適當組構的閘極。
如前述，該裝置為2 T-RAM或每單元二位元結構有用CMOS處理建立或整合的閘流體結構。在一具 體實施例中，該裝置包括第一閘流體結構，具有具第一極性類型之第一層108a設置於第二極性類型之第一區106a上且鄰近閘極的第一側。該第一閘流體結構也包含第二極性類型之重摻雜第一層110a設置於具第一極性類型之第一層108a上且鄰近閘極的第一側。在一具體實施例中，該裝置包含第二閘流體結構，具有具第一極性類型之第二層108b設置於具第二極性類型之第二區106b上且鄰近與閘極第一側相反的閘極第二側。該第二閘流體結構也包含第二極性類型重摻雜第二層110b設置於具第一極性類型之第二層108b和鄰近閘極的第二側。具第二極性類型之重摻雜第一及第二層110a及110b的摻雜物濃度，例如，約為1018cm-3至1020cm-3。具第一極性類型之第一及第二層108a及108b的摻雜物濃度，例如，約為1017cm-3至1019cm-3。也可使用其他適當的摻雜物濃度。
具第一極性類型之第一及第二層108a/108b用作為基極，同時具第二極性類型之重摻雜第一及第二層110a/110b用作為各個第一及第二閘流體結構之陽極部的射極。第一極性類型之鄰層與重摻雜第二極性類型層形成閘流體結構之陽極部的p-n接面。此外，具第二極性類型之第一及第二區106a/106b也用作為基極，同時井區104也用作為各個第一及第二閘流體結構之陰極部的射極。第二極性類型之鄰層與井區形成閘流體結構之陰極部的p-n接面。該井區也充當裝置的第一字元線，同時閘極114經組構成可充當裝置的第二字元線以及經由閘極電介質116 而電容耦合至第二極性類型層106a/106b。
裝置100更包括設置於第一及第二閘流體結構及閘極上方的層間介電(ILD)層120。該ILD層，例如，包括氧化物層。也可使用其他適當類型的介電材料。矽化物接觸件112可形成於ILD層120與具第二極性類型之重摻雜第一及第二層110a/110b之間。ILD層120包括耦合至第一閘流體結構之第二極性類型重摻雜第一層110a的第一接觸件開口。第一導電材料填入ILD層120的第一開口以形成第一接觸件122a以及組構成耦合至裝置100的第一位元線。ILD層120也包含耦合至第二閘流體結構之第二極性類型重摻雜第二層110b的第二接觸件開口。第二導電材料填入ILD層120的第二開口以形成第二接觸件122b以及耦合至裝置100的第二位元線。
如第1a圖所示，該閘極為凹陷式閘極(recessed gate)使得閘極有一部份朝井區104相對於水平平面垂直地延伸，以相對於水平平面而與具第二極性類型之第一及第二區106a/106b平行。此外，如上述，具第二極性類型之第一及第二區106a/106b包含能帶工程建構(BE)區。這些特徵有助於降低工作電壓，改善讀寫速度，以及進一步改善記憶裝置100的保存時間。
如第1a圖所示，裝置100包含致能實現對稱每單元二位元設計的第一及第二閘流體結構。該具體實施例，如第1a圖所示，在單一單元結構中包含兩個不同位元。此外，該裝置也以自對齊及小型化的第一極性類型層 108a/108b和重摻雜第二極性類型層110a/110b為特徵。這有助於改善差異(variation)以及實現較小的單元面積。例如，裝置100的操作與習知T-RAM結構的操作類似。例如，T-RAM結構的操作由Gupta等人在2010 IEEE International的2010年電子元件會刊(IEDM)中之第12.1.1至12.1.4頁描述於“32nm High-density High-speed T-RAM Embedded Memory Technology”，在此併入本文用於所有目的。
第1b圖的橫截面圖根據本揭示內容之另一具體實施例圖示與第1a圖之記憶裝置100不同的記憶裝置150。由於記憶裝置150的大部份組件與記憶裝置100的對應組件相同或至少類似，為了簡明扼要，以下說明集中在記憶裝置150與記憶裝置100的差異。
如第1b圖所示，記憶裝置150的閘極沒有跟記憶裝置100的閘極一樣地在基板102的頂面下延伸。特別是，記憶裝置150的閘極電極164及閘極電介質166不在基板102的頂面下延伸以與具第二極性類型之第一及第二區106a/106b平行。
第2a圖的橫截面圖根據本揭示內容之一具體實施例圖示裝置200。裝置200包含與第1a圖至第1b圖之裝置類似的T-RAM。因此，不會詳述類似特徵。
請參考第2a圖，裝置200包括形成於第二極性類型基板202中的第一極性類型井區204，設置於井區204上面的第二極性類型區206，以及設置於基板202上的閘極。該閘極包括閘極電極214與閘極電介質216。 間隔體218設置於閘極的第一及第二側上。
該裝置包含閘流體結構，它有第一極性類型層208以鄰近閘極之第一側的方式設置於第二極性類型區206上。該閘流體結構也包含第二極性類型重摻雜層210以鄰近閘極之第一側的方式設置於具第一極性類型之第一層208上。
在一具體實施例中，第一極性類型層208用作為基極，同時第二極性類型重摻雜層210用作為閘流體結構之陽極部的射極。第一極性類型之鄰層與重摻雜第二極性類型層形成閘流體結構之陽極部的p-n接面。此外，第二極性類型區206也用作為基極，同時井區204用作為閘流體結構之陰極部的射極。第二極性類型鄰層206與井區204形成閘流體結構之陰極部的p-n接面。該井區也充當裝置的第一字元線，同時閘極114經組構成可充當裝置的第二字元線以及通過閘極電介質216電容耦合至第二極性類型層206。
裝置200更包括設置於第二極性類型重摻雜層210及閘極上方的ILD層220。矽化物接觸件212可形成於ILD層220與第二極性類型重摻雜層210之間。ILD層220包括耦合至第二極性類型重摻雜層210的接觸件開口。導電材料填入ILD層220的開口以形成接觸件222且耦合至記憶裝置200的位元線。
記憶裝置200更包括設置於井區204中的淺溝槽隔離(STI)區224。如第2a圖所示，介電層220朝基板 202延伸，以鄰近與閘極第一側相反的閘極第二側，以及與STI區224接觸。如圖示，該閘極落在STI區的邊緣上。這可減少單元之間的干擾。
在一具體實施例中，第二極性類型區206包含BE區。在一具體實施例中，第二極性類型區206包含矽鍺、Si：C或鍺BE區。也可使用其他適當類型的BE材料。在一具體實施例中，該BE區為磊晶層。如第2a圖所示，該閘極為凹陷式閘極使得閘極有一部份相對於水平平面朝井區204垂直地延伸以相對於水平平面與第二極性類型區206平行。這些特徵有助於降低工作電壓，改善讀寫速度，以及進一步改善記憶裝置200的保存時間。
該具體實施例，如第2a圖所示，以每單元一位元結構為特徵。如第2a圖所示，記憶裝置200的結構有自對齊及小型化的第一極性類型層208和重摻雜第二極性類型層210。這有助於改善差異及實現較小的單元面積。例如，裝置200的操作與上述習知T-RAM結構的操作類似。
第2b圖的橫截面圖根據本揭示內容之另一具體實施例圖示與第2a圖之裝置200不同的裝置250。由於裝置250的大部份組件與裝置200的對應組件相同或至少類似，為了簡明扼要，以下說明集中在裝置250與裝置200的差異。
如第2b圖所示，裝置250的閘極沒有跟裝置200之閘極一樣地在基板202的頂面下延伸。特別是， 裝置250的閘極電極264、閘極電介質266及間隔體268不在基板202的頂面下延伸以與第二極性類型區256平行。
第3a圖的橫截面圖根據本揭示內容之一具體實施例圖示裝置300。裝置300可包含已在說明第1a圖至第1b圖及第2a圖至第2b圖時描述的類似特徵。因此，不會詳述類似特徵。裝置300包括2 T-RAM結構或每單元二位元結構，具有形成於第二極性類型基板302中的第一極性類型井區304。在一具體實施例中，該裝置包括對應至設於井區304上方的第二極性類型第一區306a的第一鰭片結構，對應至形成於井區304上方的具第二極性類型之第二區306b的第二鰭片結構，以及設置於基板302上且在具第二極性類型之第一及第二區306a/306b之間的閘極。在一具體實施例中，具第二極性類型之第一及第二區306a/306b包括能帶工程建構(BE)區。該閘極包括閘極電極314與閘極電介質316。間隔體318設置於閘極的第一及第二側上。裝置300更包括形成於井區304中的STI區324。如第3a圖所示，STI區324在閘極正下面。
裝置300包括用鰭型CMOS處理建立或整合的閘流體結構。在一具體實施例中，該裝置包括第一閘流體結構，有第一極性類型之第一層308a設置於第一鰭片結構之第二極性類型第一區306a上且鄰近閘極的第一側。該第一閘流體結構也包含第二極性類型重摻雜第一層310a設置於第一極性類型之第一層308a上且鄰近閘極的第一側。在一具體實施例中，該裝置包括第二閘流體結構，有 第一極性類型之第二層308b設置於第二鰭片結構的具第二極性類型之第二區306b上且鄰近與閘極第一側相反的閘極第二側。該第二閘流體結構也包含第二極性類型重摻雜第二層310b設置於第一極性類型之第二層308b上且鄰近閘極的第二側。該等各個區域或層的材料及摻雜物濃度與上文在說明第1a圖至第1b圖時所述的相同。
第一極性類型之第一及第二層308a/308b用作為基極，同時第二極性類型之重摻雜第一及第二層310a/310b用作為各個第一及第二閘流體結構之陽極部的射極。第一極性類型之鄰層與重摻雜第二極性類型層形成閘流體結構之陽極部的p-n接面。此外，具第二極性類型之第一及第二區306a/306b也用作為基極，同時井區304也用作為各個第一及第二閘流體結構之陰極部的射極。第二極性類型之鄰層與井區形成閘流體結構之陰極部的p-n接面。該井區也充當裝置的第一字元線，同時閘極314經組構成可充當裝置的第二字元線且通過閘極電介質316而電容耦合至第二極性類型層306a/306b。
裝置300更包括設置於第一及第二閘流體結構之第二極性類型重摻雜層310a/310b和閘極上方的ILD層320。矽化物接觸件312可形成於ILD層320與第二極性類型重摻雜層310a/310b之間。ILD層320包含耦合至第一閘流體結構之第二極性類型重摻雜第一層310a的第一接觸件開口。第一導電材料填入ILD層320的第一開口以形成第一接觸件322a且經組構成耦合至裝置300的第一 位元線。ILD層320也包含耦合至第二閘流體結構之第二極性類型重摻雜第二層310b的第二接觸件開口。第二導電材料填入ILD層320的第二開口以形成第二接觸件322b且耦合至裝置300的第二位元線。
如第3a圖所示，該MOS結構的閘極為凹陷式閘極使得閘極有一部份相對於水平平面朝井區304垂直地延伸以相對於水平平面與第二極性類型之第一及第二區306a/306b平行。此外，如上述，具第二極性類型之第一及第二區306a/306b包含BE區。這些特徵有助於降低工作電壓，改善讀寫速度，以及進一步改善裝置300的保存時間。
如第3a圖所示，裝置100包含致能實現對稱每單元二位元設計的第一及第二閘流體結構。該具體實施例，如第3a圖所示，在單一單元結構中包含兩個不同位元。此外，該裝置也以自對齊及小型化的第一極性類型層308a/308b和重摻雜第二極性類型層310a/310b為特徵。這有助於改善差異及實現較小的單元面積。
第3b圖的橫截面圖根據本揭示內容之另一具體實施例圖示與第3a圖之裝置300不同的裝置350。裝置350包含T-RAM或每單元一位元結構，它具有形成於第二極性類型基板302中的第一極性類型井區304，鰭片結構對應至界定於基板302上及覆蓋井區304的第二極性類型區306，以及閘極設置於基板302上。在一具體實施例中，第二極性類型區306包含BE區。該閘極包括閘極電極314與閘極電介質316。間隔體368設置於閘極的第一 及第二側上。
在一具體實施例中，裝置350包括閘流體結構，它具有第一極性類型層308設置於鰭片結構的第二極性類型區306上且鄰近閘極的第一側。該閘流體結構也包含第二極性類型重摻雜層310設置於第一極性類型之第一層308上且鄰近閘極的第一側。
第一極性類型層308用作為基極，同時第二極性類型重摻雜層310用作為閘流體結構之陽極部的射極。第一極性類型之鄰層與重摻雜第二極性類型層形成閘流體結構之陽極部的p-n接面。此外，第二極性類型區306也用作為基極，同時井區304也用作為閘流體結構之陰極部的射極。第二極性類型之鄰層與井區形成閘流體結構之陰極部的p-n接面。該井區也充當裝置的第一字元線，同時閘極314經組構成可充當裝置的第二字元線且通過閘極電介質316而電容耦合至第二極性類型層306。
裝置350更包括設置於閘流體結構及閘極上方的ILD層370。矽化物接觸件可形成於ILD層370與閘流體結構之間。ILD層370包含耦合至第二極性類型重摻雜層310的開口。導電材料322填入ILD層370的開口且耦合至記憶裝置350的位元線。
裝置350更包括在閘極下面形成於井區304中的STI區374。如第3b圖所示，介電層370朝基板302延伸以鄰近與閘極第一側相反的閘極第二側，以及與STI區374接觸。
如第3b圖所示，該MOS結構的閘極為凹陷式閘極使得閘極有一部份相對於水平平面朝井區304垂直地延伸以相對於水平平面與第二極性類型區306平行。另外，如上述，第二極性類型區306包含BE區。這些特徵有助於降低工作電壓，改善讀寫速度，以及進一步改善記憶裝置350的保存時間。此外，該裝置也以自對齊及小型化的第一極性類型層308和重摻雜第二極性類型層310為特徵。這有助於改善差異及實現較小的單元面積。
第4a圖的橫截面圖根據本揭示內容之一具體實施例圖示裝置400。裝置400包含T-RAM，它具有第一極性類型井區404(或者，包含非晶矽的隔離緩衝區)形成於第二極性類型基板402中，第二極性類型本體區406形成於基板402中及井區404(或隔離緩衝區)上方，第一極性類型之輕或中度摻雜區408a及第一極性類型重摻雜區408b形成於本體區406中，以及設置於基板402上及本體區406上方的閘極。
該閘極包括閘極電極414與閘極電介質416。間隔體418設置於閘極的第一及第二側上。在一具體實施例中，該第一極性類型為n型而第二極性類型為p型。在此情形下，井區404為n型井區或深n型井區(DNW)，以及基板402為p型基板。在基板402包含帶有非晶矽的隔離緩衝區而不是第一極性類型井區的情形下，該非晶矽區取代基板402中之埋藏氧化物層的需要。這有助於實現浮體(floating body)第二極性類型基極以及排除與製作絕 緣體上覆矽有關的高成本。
在一具體實施例中，裝置400包含閘流體結構，它具有第二極性類型之升高自對齊重摻雜層410設置於第一極性類型區408a上，該第一極性類型區408a設置於基板中且鄰近閘極第一側。
第一極性類型區408a用作為基極，同時第二極性類型重摻雜層410用作為閘流體結構之陽極部的射極。第一極性類型之鄰區與第二極性類型的重摻雜升高層形成閘流體結構之陽極部的p-n接面。此外，第二極性類型本體區406也用作為基極，同時鄰近閘極第二側而設置於基板中的第一極性類型重摻雜區408b也用作為閘流體結構之陰極部的射極。第二極性類型的毗鄰本體區與第一極性類型重摻雜區形成閘流體結構之陰極部的p-n接面。
裝置400也包含設置於閘流體結構及基板上方的ILD層420。矽化物接觸件412a/412b可形成於ILD層420與第一極性類型重摻雜層410及第一極性類型重摻雜區408b之間。ILD層420包括第一及第二接觸件開口。該第一接觸件開口耦合至閘流體結構的第二極性類型重摻雜層410。該第二開口耦合至第一極性類型重摻雜區408b。裝置400更包括第一及第二導電材料，其被填入ILD層420的第一及第二開口以形成第一及第二接觸件422a/422b。第一接觸件422a經組構成耦合至位元線，同時第二接觸件422b耦合至記憶裝置400的第一字元線。該閘極經組構成可充當記憶裝置400的第二字元線且通過閘極 電介質416而電容耦合至第二極性類型本體區406。
在一具體實施例中，第二極性類型本體區406包括BE本體區。此特徵有助於降低工作電壓，改善讀寫速度，以及進一步改善記憶裝置400的保存時間。如第4a圖所示，裝置400有自對齊及小型化的第一極性類型區408a和重摻雜第二極性類型層410。這可避免矽化物區塊層的需要而且也有助於改善差異及實現較小的單元面積。
第4b圖的橫截面圖根據本揭示內容之另一具體實施例圖示與第4a圖之裝置400不同的裝置430。由於記憶裝置430的大部份組件與記憶裝置400的對應組件相同或至少類似，為了簡明扼要，以下說明集中在裝置430與裝置400的差異。
如第4b圖所示，代替裝置400中形成於本體區406中的第一極性類型區408a，該閘流體結構包含設置於基板402上及第二極性類型本體區406上方的第一極性類型之自對齊升高層438。該閘流體結構也包含設置於第一極性類型層438上的第二極性類型之升高自對齊重摻雜層410。
第4c圖的橫截面圖根據本揭示內容之一具體實施例圖示裝置450。裝置450包含T-RAM，它具有第一極性類型井區404(或者，有非晶矽的隔離緩衝區)形成於第二極性類型基板402中，第二極性類型本體區406形成於基板402中及井區404(或隔離緩衝區)上方，第一極性類型之輕或中度摻雜區408a及第一極性類型重摻雜層408b 以鄰近閘極之第一及第二側壁的方式形成於本體區406中，以及設置於基板402上及本體區406上方的閘極。
該閘極包括閘極電極414與閘極電介質416。間隔體418設置於閘極的第一及第二側上。在一具體實施例中，該第一極性類型為n型而第二極性類型為p型。在此情形下，井區404為n型井區或深n型井區(DNW)，以及基板402為p型基板。在基板402包含帶有非晶矽的隔離緩衝而不是第一極性類型井區的情形下，隔離緩衝區取代基板402中之埋藏氧化物層的需要。這有助於實現浮體第二極性類型基極以及排除與絕緣體上覆矽有關的高成本。
在一具體實施例中，裝置450包含閘流體結構，它具有第二極性類型之升高自對齊重摻雜層410設置於第一極性類型區408a上，該第一極性類型區408a設置於基板中且鄰近閘極第一側。
第一極性類型區408a用作為基極，同時第二極性類型重摻雜層410用作為閘流體結構之陽極部的射極。第一極性類型之鄰區與第二極性類型的重摻雜升高層形成閘流體結構之陽極部的p-n接面。此外，第二極性類型本體區406也用作為基極，同時以鄰近閘極第二側的方式設置於基板中的第一極性類型重摻雜區408b也用作為閘流體結構之陰極部的射極。第二極性類型的毗鄰本體區與第一極性類型重摻雜區形成閘流體結構之陰極部的p-n接面。
裝置450也包含設置於閘流體結構及基板上方的ILD層420。矽化物接觸件412a/412b可形成於ILD層420與第一極性類型重摻雜層410及第一極性類型重摻雜區408b之間。ILD層420包括第一及第二接觸件開口。該第一接觸件開口耦合至閘流體結構的第二極性類型重摻雜層410。該第二開口耦合至第一極性類型重摻雜區408b。裝置400更包括第一及第二導電材料，其被填入ILD層420的第一及第二開口以形成第一及第二接觸件422a/422b。第一接觸件422a經組構成耦合至位元線，同時第二接觸件422b耦合至記憶裝置450的第一字元線。該閘極經組構成可充當記憶裝置450的第二字元線。
在一具體實施例中，第二極性類型本體區406在閘極下面的部份包括BE部份455。在一具體實施例中，BE部份455包含矽鍺BE部份。也可使用其他適當類型的BE材料。如圖示，該閘極通過閘極電介質416而電容耦合至BE部份455。這些特徵有助於降低工作電壓，改善讀寫速度，以及進一步改善記憶裝置450的保存時間。
如第4c圖所示，裝置450據有自對齊及小型化的第一極性類型區408a及重摻雜第二極性類型層410。這可避免矽化物區塊層的需要且有助於改善差異及實現較小的單元面積。
第4d圖的橫截面圖根據本揭示內容之另一具體實施例圖示與第4c圖之裝置450不同的裝置470。由於裝置470的大部份組件與裝置450的對應組件相同或至 少類似，為了簡明扼要，以下說明集中在裝置470與裝置450的差異。
如第4d圖所示，代替裝置450中形成於本體區406中的第一極性類型區408a，裝置470的閘流體結構包含設置於基板402上及第二極性類型本體區406上方的第一極性類型之自對齊升高層438。該閘流體結構也包含設置於第一極性類型層438上的第二極性類型之自對齊重摻雜層410。
第5a圖至第5j圖的橫截面圖根據本揭示內容之一具體實施例圖示用以形成裝置的方法500的具體實施例。在一具體實施例中，方法500形成第1b圖的裝置150。裝置150包含2T-RAM結構或每單元二位元結構。在形成裝置150時，方法500形成用CMOS處理整合的第一及第二閘流體結構。參考第5a圖，提供基板102。例如，該基板為半導體基板，例如矽基板。在一具體實施例中，該基板為第二極性類型摻雜基板。例如，該基板用第二極性類型摻雜物輕度摻雜。第二極性類型摻雜物，例如，包括p型摻雜物。也可使用其他適當類型的半導體基板。
該基板包含裝置區。在一具體實施例中，該裝置區用作為記憶單元的單元區。不過，應瞭解，該基板可包含複數個裝置區。在一具體實施例中，該單元區用作2 T-RAM的裝置區。在陣列區域中可提供許多單元區以形成複數個記憶裝置。隔離區(未圖示)均形成於基板102中。該隔離區用來使單元區與用於其他類型之裝置的其他 裝置區(未圖示)隔離。例如，該隔離區為淺溝槽隔離(STI)區。也可使用其他類型的隔離區。可用各種適當技術形成該等STI區(未圖示)。
該方法繼續形成井區104。在一具體實施例中，該井區包含第一極性類型摻雜物。例如，第一極性類型摻雜物為n型摻雜物。例如，摻雜物濃度為1016cm-3至1018cm-3。也可使用其他適當類型的摻雜物及摻雜物濃度。在一具體實施例中，井區104延伸至隔離區(未圖示)以下的深度。也可使用其他適當深度。例如，井區104可為基板的一部份。例如，該基板植入摻雜物以形成井區。也可提供任何適當植入能量及劑量。植入參數，例如能量及劑量，係經修改成可在所欲位置產生井區以及具有所欲效果。藉由調整植入物的能量及劑量，可控制井區的位置及厚度。也可使用用以提供井區的其他技術。例如，該井區可為磊晶隔離井區。在此情形下，可在形成隔離區之前形成該磊晶井區。該磊晶井區可原位摻雜。也可植入磊晶隔離井區。
該方法繼續，形成閘極或假性閘極結構。為了形成假性閘極結構，形成閘極介電層及閘極電極層於基板的頂面上方。例如，該閘極介電層包含氧化矽(SiO2)。可使用其他適當類型的介電材料。例如，用熱氧化、化學氣相沉積(CVD)或原子層沉積(ALD)形成該介電層。該閘極介電層的厚度，例如，可約為1至5奈米。該閘極電極層，例如，包含多晶矽。也可使用其他適當類型的閘極電極材 料。該閘極的厚度可約為20至200奈米。例如，可用CVD形成該閘極電極層。也可使用用以形成閘極電介質及電極層的其他適當技術和其他適當厚度尺寸。
請參考第5b圖，該等閘極層經處理而形成帶圖案之閘極電介質566的閘極或假性閘極和閘極電極564。例如，可用遮罩及蝕刻技術來實現該等閘極層的圖案化。例如，帶圖案之光阻遮罩可用作為非等向性蝕刻法的蝕刻遮罩，例如反應性離子蝕刻法(RIE)。為了改善微影解析度，在光阻劑下面可提供ARC。也可使用用於圖案化閘極層以形成假性閘極的其他技術。在圖案化閘極層之後，可移除該遮罩，包括ARC層。
在一具體實施例中，該方法繼續，形成鄰近假性閘極之第一及第二側的第二極性類型區106a/106b於基板中，如第5c圖所示。區106a/106b包含輕摻雜之第二極性類型摻雜物。為了形成輕摻雜區，該基板中植入第二極性類型摻雜物，例如p型摻雜物。例如，該植入物對於該假性閘極可自對齊。例如，該植入物可摻雜不被假性閘極及隔離區保護的基板。輕摻雜區的深度，例如，為約5至100奈米。取決於技術節點，也可使用其他適當深度尺寸。區106a/106b的摻雜物濃度可為約1016cm-3至1018cm-3。也可使用其他適當的摻雜物濃度。可提供暴露裝置區的植入遮罩以執行植入。例如，該植入遮罩可為光阻層。也可使用其他適當類型的植入遮罩。
在一替代具體實施例中，如第5c圖所示， 基板中鄰近假性閘極之第一及第二側的區106a/106b包含BE區。在一具體實施例中，具第二極性類型之第一及第二區106a/106b中之任一或兩者包含BE區。利用各種適當技術，可藉由使基板中不被閘極保護的部份凹陷而形成該等BE區。例如，凹處的深度可大約與其他裝置區之輕摻雜擴散區的深度相同。例如，可藉由選擇性磊晶生長(SEG)製程以及填滿空間或凹處的原位摻雜而形成該等BE區。如圖示，該等BE區的頂部大約與基板表面的頂部共面。形成稍微低於或高於基板表面的BE區也有用。在一具體實施例中，該等BE區為矽鍺BE區。在一具體實施例中，該等BE區包含第二極性類型摻雜物。也可使用其他適當類型的BE區。
在第一及第二閘極側壁上方可形成側壁間隔體118。為了形成側壁間隔體，沉積間隔體層於基板上。例如，該間隔體層可為氮化矽。也可使用其他適當類型的介電材料，例如氧化矽或氮氧化矽。該間隔體層可用CVD形成。該間隔體層也可用其他技術形成。間隔體層的厚度，例如，可為約10至50奈米。也可使用其他適當的厚度範圍。例如，該厚度可取決於間隔體的所欲寬度。可進行非等向性蝕刻法，例如RIE，以移除間隔體層的水平部份，留下假性閘極側壁上的間隔體118，如第5c圖所示。
以上用第5a圖至第5c圖圖解說明的步驟為用以形成例如第二極性類型MOS結構(例如，PMOS結構)的一般步驟。該方法繼續，以CMOS處理整合第一及第二 閘流體結構。在一具體實施例中，該方法繼續，形成第一極性類型之升高第一及第二層108a/108b於具第二極性類型之第一及第二區106a/106b上方，如第5d圖所示。例如，用SEG製程形成具第一極性類型之第一及第二層108a/108b。在一具體實施例中，磊晶層用第一極性類型摻雜物(例如n型摻雜物)原位摻雜。也可使用通過離子植入法用第一極性類型摻雜物來摻雜該等磊晶層。在一具體實施例中，第一及第二閘流體結構的具第一極性類型之第一及第二層108a/108b的形成可作為用於在同一個基板上形成其他裝置之第一極性類型磊晶增高式源極/汲極(RSD)區的方法之一部份。具第一極性類型之第一及第二層108a/108b的厚度，例如，為約10至50奈米，以及第一極性類型的摻雜物濃度約為1017cm-3至1019cm-3。也可使用其他適當的厚度尺寸及濃度。
請參考第5e圖，具第二極性類型之重摻雜第一及第二層110a/110b形成於具第一極性類型之第一及第二層108a/108b上。例如，用SEG製程形成具第二極性類型之重摻雜第一及第二層110a/110b。在一具體實施例中，該等磊晶層用第二極性類型摻雜物(例如p型摻雜物)重度原位摻雜。也可使用離子植入法用第二極性類型摻雜物重度摻雜該等磊晶層。在一具體實施例中，第一及第二閘流體結構之具第二極性類型之重摻雜第一及第二層110a/110b的形成可作為用於在同一個基板上形成其他裝置之第二極性類型磊晶增高式源極/汲極(RSD)區的方法之 一部份。具第二極性類型之重摻雜第一及第二層110a/110b的厚度，例如，為約10至50奈米，以及第二極性類型的摻雜物濃度為約1018cm-3至1020cm-3。也可使用其他適當的厚度尺寸及濃度。
該方法可繼續，以完成2 T-RAM結構。例如，矽化物接觸件112可形成於具第二極性類型之重摻雜第一及第二層110a/110b上。例如，該等矽化物接觸件可為鎳基金屬矽化物層。也可使用其他適當類型的矽化物接觸件。該等矽化物接觸件有助於減少接觸電阻。為了形成矽化物接觸件，可沉積金屬層於基板上方及退火以造成與矽反應。例如，用濕蝕刻移除未反應的金屬，留下在具第二極性類型之重摻雜第一及第二層110a/110b上的矽化物接觸件，如第5f圖所示。
請參考第5g圖，形成層間介電(ILD)層於基板上方。例如，該ILD層為氧化矽層。該ILD層可為高深寬比製程(HARP)介電層。也可使用其他適當類型的介電材料，包括BPSG、PSG、USG，TEOS氧化物、PEOX、HDP氧化物等等。例如，可用CVD形成該ILD層。也可使用其他適當技術。ILD層的過剩介電材料用平面化製程(例如CMP)移除。也可使用其他類型的平面化製程。例如，該CMP可使用假性閘極作為CMP終止物。例如，該CMP在假性閘極、側壁間隔體及ILD層120的頂面之間形成實質共面，如第5g圖所示。
在一具體實施例中，該方法繼續，形成附 加介電層以形成前金屬電介質(PMD)層，其中形成接觸件以接觸基板的區域，接著是BEOL製程。在一替代具體實施例中，移除該假性閘極，如第5h圖所示。例如，使用不同化學物的雙蝕刻製程(dual etch process)可用來移除假性閘極及閘極電介質。例如，藉由對於ILD層120及間隔體118有選擇性的假性閘極蝕刻控制，進行接著有濕蝕刻/清潔製程的乾蝕刻以移除假性閘極564。至於閘極介電層566的移除，在一具體實施例中，它是用反應性離子蝕刻法(RIE)移除。也可使用用於移除假性閘極的其他適當技術。假性閘極的移除形成閘極開口582，用以暴露間隔體118中遠離ILD 120的側面，如圖示。
該方法繼續，形成高k金屬閘極結構。該高k金屬閘極結構包含閘極電介質166與閘極電極164。例如，該閘極電介質包含高k介電材料，例如氮化矽酸鉿(HfSiON)、氮氧化矽(SiON)或二氧化鉿(HfO2)。可使用其他適當類型的介電材料。該閘極介電層的厚度，例如，可為約1至10奈米。該閘極電極層，例如，包含金屬或金屬氮化物。可使用各種適當類型的金屬，例如釕、鎢、鉑、氮化鈦、鈦、鋯、氮化鉭、矽或鋁。也可使用其他適當類型的金屬。該閘極電極的厚度可為約10至200奈米。閘極電介質及電極層也可使用其他適當的厚度尺寸。
在一些具體實施例中，在閘極電介質與金屬閘極電極層之間可形成功函數調諧層。例如，可形成用於n型裝置的氧化鑭，同時可形成用於p型裝置的氮化鈦/ 鋁/氮化鈦，除了氮化矽酸鉿及/或二氧化鉿以外。也可使用有其他組構的閘極。
該閘極電介質及閘極電極層保形地形成於基板上。例如，該閘極介電層使ILD 120、暴露側壁間隔體118的側面以及基板的暴露部份排成一行，同時閘極電極層覆蓋閘極介電層以及填充閘極開口582。例如，可用原子層沉積技術形成該閘極介電層，同時用濺鍍法或CVD形成該閘極電極層。也可使用其他技術來形成閘極電介質及閘極電極層。
請參考第5i圖，該基板經平坦化成可移除過剩的閘極電介質及電極材料。例如，該平面化製程移除ILD層120上方的過剩材料。在一具體實施例中，該平面化製程為CMP。也可使用其他類型的平面化製程。例如，該CMP可使用ILD層120作為CMP終止物。該平面化製程形成ILD層120、側壁間隔體118、閘極電介質及閘極電極層166及164的實質共面。該平面化製程在閘極開口中形成高k金屬閘極結構。
如第5j圖所示，該方法繼續，形成附加介電層以形成前金屬電介質(PMD)層，其中形成接觸件以接觸基板的區域。例如，該PMD層的形成方式與上述ILD層120類似。為了形成接觸件122a/122b，軟遮罩(未圖示)可用來形成至該等接觸區域的通孔(via)或接觸件開口。例如，該軟遮罩為光阻遮罩。為了改善微影解析度，在PMD層與軟遮罩之間可提供抗反射塗層(ARC)。該軟遮罩經圖 案化成形成對應至該等接觸區域的開口。然後，形成傳導層於基板上，填充開口及覆蓋ILD層120。平面化製程，例如CMP，移除過剩的傳導層，形成與ILD層120之頂面有實質共面的接觸件122a/122b。也可使用用以形成接觸件的其他技術。第一接觸件122a經組構成可充當記憶裝置150的第一位元線，同時第二接觸件122b經組構成可充當記憶裝置150的第二位元線。如圖示，第一及第二接觸件122a/122b耦合至第一及第二閘流體結構之第二極性類型110a/110b的各個重摻雜第一及第二層。至閘極(未圖示)的接觸件係在閘極的末端形成。
該方法可繼續，以完成記憶單元。例如，可提供包括互連金屬層級的BEOL製程，從而依需要形成至電晶體之端子以及其他電路組件的互連。也可包括其他製程以完成記憶單元或裝置，例如，最終鈍化、晶圓切割(dicing)及封裝。
如第5a圖至第5j圖所述的具體實施例有數個優點。如第5a圖至第5j圖所述的具體實施例致能形成2 T-RAM，允許在單一單元區中形成兩個不同位元。此外，如上述，具第二極性類型之第一及第二區106a/106b可包含能帶工程建構(BE)區。這有助於降低工作電壓，改善讀寫速度，以及進一步改善記憶裝置150的保存時間。此外，SEG製程致能自對齊及小型化的第一極性類型層108a/108b和重摻雜第二極性類型層110a/110b在基板上方垂直地形成且鄰近閘極的側壁。這有助於改善差異及實現較小 的單元面積。
第6a圖至第6d圖的橫截面圖根據本揭示內容之另一具體實施例圖示用以形成裝置的方法600之具體實施例。在一具體實施例中，方法600形成第1a圖的裝置100。該方法可包含與在說明第5a圖至第5j圖時提及之步驟類似的步驟。為了簡明扼要，不描述或詳述共同的元件。如第6a圖所示，提供具有假性閘極的部份已處理基板。具有假性閘極的部份已處理基板處於與以第5g圖描述者相同的階段。
在一具體實施例中，該方法繼續形成附加介電層以形成前金屬電介質(PMD)層，其中形成至基板之接觸區域的接觸件，接著進行BEOL製程。在一替代具體實施例中，使用在說明第5h圖時提及的技術移除該假性閘極，如第6b圖所示。也可運用其他適當技術移除該假性閘極。該假性閘極的移除暴露基板的頂面之一部份。該方法繼續，形成溝槽663，它延伸至井區104的一部份和第二極性類型區106a/106b在假性閘極底下的部份內。遮罩及蝕刻製程用來移除基板在井區內的部份以形成溝槽663。例如，用RIE形成該溝槽。例如，該溝槽的側面與間隔體118的內側自對齊。如圖示，該溝槽的深度約等於第二極性類型區106a/106b的深度。也可提供其他深度或組構。
請參考第6c圖，該方法繼續，形成高k金屬閘極結構。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。該方法可繼續，以完成記 憶單元。例如，該方法繼續形成PMD層、接觸件等等，直到圖示於第6d圖的裝置形成。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第7a圖至第7h圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法700之具體實施例。在一具體實施例中，方法700形成第2b圖的裝置250。該方法可包含與在說明第5a圖至第5j圖時提及之步驟相同或類似的步驟。為了簡明扼要，不描述或詳述共同的元件，以及以下說明集中在方法700與方法500的差異。
請參考第7a圖，提供部份已處理基板。該部份已處理基板顯示形成於基板中的隔離區224。該隔離區包括STI區，用來使單元區與用於其他類型之裝置的其他裝置區(未圖示)隔離。該部份已處理基板也包含有第一極性類型摻雜物的井區204。井區204延伸至低於隔離區224的深度。也可使用其他適當的深度。該STI區及該井區可包含相同的材料以及使用在說明第5a圖時提及的各種適當技術形成。
在第7b圖，形成第二極性類型區256。第二極性類型區256包含與在說明第5c圖時提及之區106a/106b相同的材料、摻雜物濃度以及用相同的技術形成。因此，將不描述第二極性類型區256的細節。如圖示，第二極性類型區256延伸至隔離區224的側面或邊緣。
該方法繼續，形成有假性閘極電極764及閘極電介質766的閘極或假性閘極和間隔體268。用以形成假性閘極及間隔體268的材料及技術與在說明第5c圖時提及的相同，除了假性閘極經圖案化成該假性閘極的一側及其毗鄰間隔體可形成於隔離區224之一部份上方以外，如第7c圖所示。在一具體實施例中，該假性閘極的第二側與STI區中鄰近第二極性類型區256的邊緣實質對齊。也可提供假性閘極中與STI區224部份重疊之第二側。
請參考第7d圖，該方法繼續，在MOS處理中整合閘流體結構。在一具體實施例中，該方法形成閘流體結構，它包含在第二極性類型區256上且鄰近假性閘極之第一側的第一極性類型升高層208。該方法進一步形成第二極性類型之重摻雜層210於具第一極性類型之第一層208上且鄰近假性閘極的第一側。用以形成第一極性類型層208及第二極性類型重摻雜層210的材料及技術與在說明第5d圖至第5e圖時提及的相同。如圖示，鄰近假性閘極之第一側的第一極性類型層208及重摻雜第二極性類型層210係選擇性地形成且自對齊。
方法700繼續，形成矽化物接觸件212於第二極性類型重摻雜層210上方以及ILD層270於基板上方，覆蓋假性閘極及隔離區224的頂部，如第7e圖所示。用以形成矽化物接觸件212及ILD 270的材料及技術與在說明第5f圖至第5g圖時提及的相同。如圖示，該ILD層經處理成它的頂面與假性閘極及間隔體的頂面實質共面。
在一具體實施例中，該方法繼續，形成附加介電層以形成前金屬電介質(PMD)層，其中形成接觸件以接觸基板的區域，接著進行BEOL製程。在另一具體實施例中，如第7f圖所示，該假性閘極用在說明第5h圖時提及的技術移除。該假性閘極的移除暴露第二極性類型區256的頂面之一部份以及隔離區224在假性閘極底下的部份。該方法繼續，形成高k金屬閘極結構，它有高k電介質266及金屬閘極電極264，如第7g圖所示。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。該方法可繼續以完成記憶單元。例如，該方法繼續形成PMD層、接觸件222等等，直到圖示於第7h圖的裝置形成。如圖示，ILD層270包括耦合至T-RAM之第二極性類型重摻雜層210的接觸件222。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第8a圖至第8e圖的橫截面圖根據本揭示內容之另一具體實施例圖示用以形成裝置的方法800之具體實施例。在一具體實施例中，方法800形成第2a圖的裝置200。裝置200類似裝置250以及方法800可類似方法700以及可包含與在說明第5a圖至第5j圖時提及之步驟類似的步驟。為了簡明扼要，不描述或詳述共同的元件。
如第8a圖所示，提供類似如第7d圖所示的部份已處理基板。在一具體實施例中，方法800形成第二 極性類型區206於基板上方，如第8a圖所示，而不是形成第二極性類型區256於井區204中。第二極性類型區206，在一具體實施例中，用SEG製程形成。在一具體實施例中，用第二極性類型摻雜物(例如p型摻雜物)原位摻雜磊晶層206。也可使用通過離子植入法用第二極性類型摻雜物來摻雜該磊晶層。在一些具體實施例中，該第二極性類型區，也可包含BE區。方法800繼續，形成假性閘極，以及可形成側壁間隔體218於第一及第二閘極側壁上方。形成該等側壁間隔體的材料及技術與在說明第5c圖時提及的相同。如第8a圖所示，鄰近第一閘極側壁的第一側壁間隔體延伸至第二極性類型區206的頂面，同時鄰近第二閘極側壁及第二極性類型區206之側壁的第二側壁間隔體延伸至STI區224的頂部。
方法800繼續，形成第一極性類型升高層208及第二極性類型重摻雜層210於第二極性類型區206上且鄰近假性閘極的第一側，如第8a圖所示。矽化物接觸件212形成於第二極性類型重摻雜層210上面，以及ILD層270形成於基板上方，且被處理，如第8b圖所示。用以形成該等層的材料及技術與在說明第7d圖至第7e圖時提及的相同。
請參考第8c圖，該假性閘極結構用在說明第5h圖時提及的技術移除。該假性閘極也可用其他適當技術移除。該假性閘極的移除暴露第二極性類型區206的頂面之一部份。該方法繼續，形成溝槽863於第二極性類型 區206在假性閘極底下的部份內。遮罩及蝕刻製程用來移除第二極性類型區206的一部份以形成溝槽863。例如，用RIE形成該溝槽。例如，該溝槽的側面與間隔體218的內側自對齊。如圖示，該溝槽的深度約等於第二極性類型區206的深度。也可提供其他深度或組構。
請參考第8d圖，該方法繼續，形成高k金屬閘極結構。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。該方法可繼續，以完成記憶單元。例如，該方法繼續，形成PMD層、接觸件222等等，直到圖示於第8e圖的裝置形成。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第9a圖至第9h圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法900之具體實施例。在一具體實施例中，方法900形成第3a圖的裝置300。在形成裝置300時，方法900形成用鰭型MOS處理整合的第一及第二閘流體結構。方法900可包含與在說明第5a圖至第5j圖時提及之步驟類似的步驟。為了簡明扼要，不描述或詳述共同的元件。
請參考第9a圖，提供基板302。該基板可為矽基板。該基板可用第二極性類型摻雜物(例如，p型摻雜物)輕摻雜。提供包含矽鍺、鍺及III-V族半導體(例如，GaAs、InP及InAs)的其他類型基板，包括摻雜其他類型摻 雜物的基板或無摻雜基板，也有用。該基板可經製備成有一裝置區。在一具體實施例中，該裝置區作為用於鰭型電晶體的一區域。雖然用具有一個裝置區的基板來說明，但應瞭解，該基板可包含許多裝置區(未圖示)。該等許多裝置區可包含不同類型的裝置區。
請參考第9a圖，該基板經處理可形成複數個鰭片結構。為了圖解說明，該基板經處理可形成第一及第二鰭片結構320a/320b。應瞭解，該基板可經處理形成兩個以上的鰭片結構。鰭片的高度，例如，可為約10至200奈米。至於寬度，它可為約3至500奈米。也可使用其他適當的鰭片尺寸。
可用各種方法實現鰭片結構320a/320b的形成。例如，可藉由圖案化基板而形成該等鰭片結構。例如，形成帶圖案之硬遮罩(未圖示)於基板上方。在一具體實施例中，於基板302上形成硬遮罩層(未圖示)，例如氧化矽或氮化矽。如下文所述，對於隔離層有選擇性的其他適當類型材料也用來作為硬遮罩層。可用化學氣相沉積(CVD)形成該硬遮罩層。也可使用其他適當類型的硬遮罩或用以形成該硬遮罩的技術。
該硬遮罩層經圖案化成與該等鰭片結構的形狀對應。該硬遮罩層的圖案化可用遮罩及蝕刻技術達成。例如，帶圖案之軟遮罩(未圖示)，例如光阻劑，可用來作為蝕刻遮罩以圖案化該硬遮罩層。該軟遮罩可用微影技術圖案化。為了改善微影解析度，在光阻劑下面可提供 ARC(未圖示)。例如，用非等向性蝕刻法，例如反應性離子蝕刻法(RIE)，將該光阻遮罩的圖案轉印(transferred)至該硬遮罩。移除該軟遮罩。進行非等向性蝕刻法，例如RIE，以移除基板表面不被硬遮罩保護的部份，留下如上述設置於基板頂面上的鰭片結構320a/320b。其他適當方法也可用來形成該鰭片結構。該硬遮罩(未圖示)仍在鰭片的頂面上。
該方法繼續，形成隔離層或區324。形成覆蓋鰭片結構的隔離層(例如，包含氧化矽層的介電層)於基板上方。也可使用其他適當類型的介電層。例如，可用化學氣相沉積(CVD)或高深寬比製程(HARP)來形成該隔離層於基板上方。也可使用用以形成該隔離層的其他技術。在一具體實施例中，進行研磨製程，例如化學機械研磨製程(CMP)，以平坦化該隔離層到在鰭片結構上方之硬遮罩的頂面。進行移除製程，例如對於包含氧化物材料之隔離層具有選擇性者，以移除部份氧化物或使其凹陷以形成隔離區324和在該等鰭片結構之間的間隙或開口982，如第9a圖所示。該移除製程可包括乾蝕刻、濕蝕刻或彼等之組合。例如，該隔離層的高度或厚度足以提供與基板下面的隔離。該隔離層的厚度，例如，可為約10至500奈米。也可使用其他適當的厚度範圍。
在基板中形成井區304，如第9b圖所示。該井區，在一具體實施例中，包含第一極性類型摻雜物。例如，植入第一極性類型摻雜物於該基板中。可使用井區植入遮罩。該井區植入遮罩可與鰭型MOS製程中用來形成 第一極性類型井區的遮罩相同。該井區可用第一極性類型摻雜物輕或中度摻雜。該井區可通過離子植入法用約1016cm-3至1018cm-3的摻雜物濃度形成以及包含低於隔離區324底部的深度。
在一具體實施例中，該方法繼續，在鰭片結構320a/320b中形成第二極性類型區306a/306b。區306a/306b包含輕摻雜第二極性類型摻雜物。為了形成輕摻雜區，植入第二極性類型摻雜物(例如p型摻雜物)於該等鰭片結構中。該等輕摻雜區的深度，例如，可約為該等鰭片結構的高度。取決於技術節點，也可使用其他適當深度尺寸。該摻雜物濃度可為約1016cm-3至1018cm-3。也可使用其他適當的摻雜物濃度。可提供暴露該等鰭片結構的植入遮罩以進行植入。該植入遮罩，例如，可為光阻層。也可使用其他適當類型的植入遮罩。
該方法繼續，形成具有假性閘極電介質916及假性閘極電極層914的閘極或假性閘極。用以形成假性閘極結構的材料及技術與在說明第5b圖時提及的相同。如第9c圖所示，該假性閘極結構形成於在該等鰭片結構之間的開口982中。假性閘極電介質及假性閘極電極層皆形成於基板上方及開口982中，且被圖案化，如第9c圖所示。
在一替代具體實施例中，第二極性類型區306a/306b為BE區。在此情形下，該等鰭片結構可不用如先前在說明第9b圖時所述地以第二極性類型摻雜物輕摻雜。為了形成有第二極性類型306a/306b的BE區，可經由 適當蝕刻技術，以及例如，接著藉由填充空間或凹處的選擇磊晶生長(SEG)製程，而移除該等鰭片結構。在一具體實施例中，BE區306a/306b為矽鍺BE區，如第9c圖所示。在一具體實施例中，該等BE區用第二極性類型摻雜物輕摻雜。也可使用其他適當類型的BE區。在另一具體實施例中，BE區306a/306b的形成可藉由磊晶生長磊晶層於毯覆式或平面基板上，然後蝕刻該磊晶層以形成該等鰭片結構，而不是移除該等鰭片結構然後形成BE區。
請參考第9d圖，側壁間隔體318形成於假性閘極的第一及第二側壁上方。用以形成間隔體318的材料及技術可與在說明第5c圖時提及的相同。
該方法繼續，形成第一及第二閘流體結構。在一具體實施例中，該方法繼續，形成第一極性類型之第一及第二升高層308a/308b於第二極性類型之第一及第二區306a/306b上方，如第9e圖所示。用以形成第一極性類型之升高自對齊第一及第二層308a/308b的材料及技術與在說明第5d圖時提及的相同。自對齊具第二極性類型之重摻雜第一及第二層310a/310b形成於具第一極性類型之第一及第二層308a/308b上。用以形成具第二極性類型之重摻雜層310a/310b的材料及技術與在說明第5e圖時提及的相同。
該方法可繼續，以完成2 T-RAM或每單元二位元結構。請參考第9f圖，矽化物接觸件312可形成於第二極性類型之重摻雜第一及第二層310a/310b上。形成 ILD層320於基板上方。矽化物接觸件312及ILD層320及其形成技術與在說明第5f圖至第5g圖時提及的相同。在假性閘極、側壁間隔體318及ILD層320的頂面之間實現實質共面。
在一具體實施例中，該方法繼續，形成附加介電層以形成前金屬電介質(PMD)層，其中形成接觸件以接觸基板的區域，接著進行BEOL製程。在一替代具體實施例中，如第9f圖所示，移除該假性閘極。該假性閘極用在說明第5h圖時提及的技術移除。該假性閘極的移除形成開口987而暴露隔離區324的頂面以及間隔體318中遠離ILD層320的內側和第二極性類型之第一及第二區306a/306b的內側。
該方法繼續，形成高k金屬閘極結構，如第9g圖所示。該高k金屬閘極結構包含閘極電介質316與閘極電極314。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。
該方法可繼續，以完成記憶單元。例如，該方法繼續，形成PMD層、接觸件322a/322b等等，直到圖示於第9h圖的裝置形成。第一接觸件322a經組構成耦合至裝置的第一位元線，同時第二接觸件322b經組構成耦合至裝置300的第二位元線。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第10a圖至第10d圖的橫截面圖根據本揭示內容之另一具體實施例圖示用以形成裝置的方法1000之具體實施例。在一具體實施例中，方法1000形成第3b圖的裝置350。由於形成裝置350的方法1000類似形成裝置300的方法900且可包含與在說明第5a圖至第5j圖時提及之步驟類似的步驟，為了簡明扼要，以下說明集中在方法1000與方法900的差異。
如第10a圖所示，提供與在說明第9e圖時所述類似的部份已處理基板。在一具體實施例中，方法1000形成第二極性類型鰭片結構或區306，同時圖案化假性閘極的閘極電介質及電極層1016及1014，使得假性閘極與STI區374重疊及與在基板上方的第二極性類型區部份重疊，如第10a圖所示，而不是形成兩個鰭片結構或兩個第二極性類型區306a/306b。第二極性類型區306，例如，可包含BE區。方法1000繼續，形成側壁間隔體368於第一及第二閘極側壁上方。形成該等側壁間隔體的材料及技術與在說明第5c圖時提及的相同。如第10a圖所示，鄰近第一閘極側壁的第一側壁間隔體延伸至第二極性類型區306的頂面，同時鄰近第二閘極側壁的第二側壁間隔體延伸至STI區374的頂部。
方法1000繼續，形成第一極性類型升高層308及第二極性類型重摻雜層310於第二極性類型區306上且鄰近假性閘極的第一側，如第10a圖所示。矽化物接觸件312形成於第二極性類型重摻雜層310上方，以及ILD 層370形成於基板上方，且予以處理，如第10b圖所示。用以形成該等層的材料及技術與在說明第9e圖至第9f圖時提及的相同。
請參考第10c圖，該假性閘極結構用在說明第5h圖時提及的技術移除。該假性閘極也可用其他適當技術移除。該假性閘極的移除形成開口1087，暴露第二極性類型區306的頂面之一部份以及STI區374的頂面之一部份。
請參考第10d圖，該方法繼續，形成高k金屬閘極結構。該高k金屬閘極結構包含閘極電介質316與閘極電極314。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。該方法可繼續，以完成記憶單元。例如，該方法繼續，形成PMD層、接觸件322等等，直到圖示於第10d圖的裝置形成。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第11a圖至第11f圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法1100之具體實施例。在一具體實施例中，方法1100形成第4a圖的裝置400。方法1100可包含與在說明第5a圖至第5j圖時提及之步驟類似的步驟。為了簡明扼要，不描述或詳述共同的元件。
請參考第11a圖，提供基板402。基板402 與在說明第5a圖時提及的基板相同。例如，該基板用第二極性類型摻雜物輕摻雜。例如，該第二極性類型摻雜物包含p型摻雜物。此外，應瞭解，該基板可包含複數個裝置區。形成隔離區(未圖示)於基板402中。該隔離區用來使單元區與用於其他類型之裝置的其他裝置區(未圖示)隔離。該隔離區，例如，為淺溝槽隔離(STI)區。也可使用其他類型的隔離區。該等STI區(未圖示)可用各種適當技術形成。
在一具體實施例中，該方法繼續，形成井區404。在一具體實施例中，該井區包含第一極性類型摻雜物。用以形成第一極性類型井區404的摻雜物濃度及技術與在說明第5a圖時提及的基板相同。
在一替代具體實施例中，該方法繼續，形成埋藏隔離緩衝層404，而不是形成第一極性類型井區。在此情形下，該隔離緩衝物為基板402的非晶部份(amorphized portion)。例如，在矽基板的情形下，該隔離緩衝物為非晶矽(α-Si)層。在一具體實施例中，植入非晶化摻雜物(amorphizing dopant)於基板中。例如，非晶化摻雜物包括矽離子(Si+)、鍺(Ge)或碳(C)或彼等之組合。或者，也可使用非晶化摻雜物，例如氬或氧，以及用分子或叢集植入物(cluster implant)植入的摻雜物，例如硼、磷或砷。也可使用其他適當類型的非晶化摻雜物。例如，藉由高能植入法(HEI)植入該等非晶化摻雜物。該HEI植入，例如，於160KeV以約5e14至9e14原子/平方公分的劑量進行。 也可提供其他適當植入能量及劑量。也可藉由低溫、分子或叢集植入來植入非晶化離子。例如，也可使用能量要求較低的分子或叢集植入。該植入參數，例如能量與劑量，經修改成可在所欲位置處產生隔離緩衝層以及具有所欲效果。藉由調整植入物的能量及劑量，可控制隔離緩衝物的位置及厚度。這也控制基板表面的厚度或高度。
可在植入非晶化摻雜物後進行退火。該退火，例如，包括雷射退火、快速熱退火(RTA)或爐退火。也可使用其他適當類型的退火技術。或者，在井區或S/D區退火製程期間，可激活非晶化摻雜物。在一具體實施例中，該隔離緩衝物的頂部應有足以容納電晶體之本體區的深度。例如，該隔離緩衝物的頂部離基板402之頂面應有約5至100奈米深。該隔離緩衝物應有足以減少基板洩露的厚度。該厚度，例如，可為約5至100奈米。也可提供其他適當的深度及厚度。
請參考第11a圖，在一具體實施例中，在隔離緩衝層頂面或第一極性類型井區404、該等隔離區(未圖示)及基板頂面之間的基板區作為T-RAM的第二極性類型本體區或浮體406。例如，該本體區可為基板之一部份，因而具有與基板相同的摻雜。例如，該本體區為輕摻雜第二極性類型區406。視需要，可進行植入製程以將第二極性類型摻雜物引進本體區。第二極性類型的摻雜物濃度，例如，為約1016cm-3至1018cm-3。也可使用其他適當的摻雜物濃度。
在一替代具體實施例中，本體區406不為基板的一部份。在此情形下，該方法繼續，形成BE本體區406於第一極性井區或隔離緩衝層404上方。BE本體區406，在一具體實施例中，為矽鍺、Si：C或鍺BE本體區。也可使用其他適當類型的BE材料。BE本體區406，例如，用磊晶製程形成。該磊晶BE本體，例如，用第二極性類型摻雜物輕摻雜。該磊晶BE本體，例如，可用第二極性類型摻雜物原位摻雜。也可使用用以形成BE本體的其他適當技術。
該方法繼續，形成具有假性閘極電介質1116及假性閘極電極1114的閘極或假性閘極，如第11b圖所示。用以形成該假性閘極的材料及技術與在說明第5b圖時提及的相同。
在一具體實施例中，該方法繼續，在基板中形成鄰近假性閘極第一及第二側的第一極性類型區408a，如第11c圖所示。區408a包含輕摻雜第一極性類型摻雜物。可提供暴露裝置區的植入遮罩以進行該植入。第一極性類型區408a鄰近假性閘極之第一及第二側的摻雜物濃度與在說明第5d圖時提及的相同。
請參考第11c圖，側壁間隔體418形成於假性閘極的第一及第二側壁上方。用以形成間隔體418的材料及技術與在說明第5c圖時提及的相同。該方法繼續，在基板中形成鄰近閘極第二側的第一極性類型重摻雜層408b，如第11c圖所示。可提供暴露鄰近閘極第二側之區 域的植入遮罩以進行該植入。進行離子植入製程以引進第一極性類型摻雜物。第一極性類型重摻雜區408b鄰近假性閘極之第二側的摻雜物濃度為約1018cm-3至1020cm-3。也可使用其他適當的摻雜物濃度。
在第11d圖中，該方法繼續，形成自對齊升高重摻雜第二極性類型層410於鄰近閘極第一側的第一極性類型區408a上。用以形成該升高重摻雜第二極性類型層410的材料及技術與在說明第5e圖時提及的相同。
該方法繼續，以完成T-RAM。請參考第11e圖，矽化物接觸件412a/412b可形成於第一及第二極性類型之重摻雜層及區408b及410上。ILD層(未圖示)可形成於基板上方。矽化物接觸件412a/412b及ILD層和用以形成該等層的技術與在說明第5f圖至第5g圖時提及的相同。在假性閘極、側壁間隔體418及ILD層的頂面之間實現實質共面。
在一具體實施例中，該方法繼續，形成附加介電層以形成前金屬電介質(PMD)層，其中形成接觸件以接觸基板的區域，接著進行BEOL製程。在一替代具體實施例中，該方法繼續，移除該假性閘極。該假性閘極用在說明第5h圖時提及的技術移除。該假性閘極的移除形成開口(未圖示)，其暴露在假性閘極底下的第一極性類型本體區406之頂面以及間隔體418中遠離ILD層(未圖示)的內側。
第11f圖形成高k金屬閘極結構。該高k金 屬閘極結構包含閘極電介質416與閘極電極414。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。
該方法繼續，以完成記憶單元。例如，該方法繼續，形成PMD層420、接觸件422a/422b等等，直到圖示於第11f圖的裝置形成。第一接觸件422a經組構成耦合至裝置的位元線，同時第二接觸件422b經組構成耦合至裝置的第一字元線以及閘極經組構成充當裝置的第二字元線。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
以上用第11a圖至第11f圖所描述的具體實施例具有與在說明第5a圖至第5j圖時提及之優點類似的優點。此外，在基板402包含非晶矽區而不是第一極性類型井區的情形下，該非晶矽區取代基板402中對於埋藏氧化物層的需要。這有助於實現浮體第二極性類型基極，例如p型基極，以及排除與製作絕緣體上覆矽有關的高成本。另外，自對齊重摻雜第二極性層排除對於矽化物區塊層的需要。
第12a圖至第12c圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法1200之具體實施例。在一具體實施例中，方法1200形成第4b圖的裝置430。由於形成記憶裝置430的方法與形成裝置400 的方法類似，為了簡明扼要，以下說明集中在方法1200與方法1100的差異。
如第12a圖所示，提供與在說明第11a圖所述類似的部份已處理基板。例如，該部份已處理基板被處理到具有第二極性類型摻雜物的本體區406。在一具體實施例中，本體區406為基板402的一部份且包含輕摻雜第二極性類型摻雜物。或者，本體區406包含BE區。
該方法繼續，形成具有假性閘極電介質1216及假性閘極電極1214的閘極或假性閘極，如第12a圖所示。用以形成該假性閘極的材料及技術與在說明第5b圖時提及的相同。
在一具體實施例中，該方法繼續，形成鄰近閘極第二側的第一極性類型重摻雜層408，如第12a圖所示。可提供暴露鄰近閘極第二側之區域的植入遮罩以進行該植入。第一極性類型重摻雜區408的摻雜物濃度及其形成技術與在說明第11c圖時提及的第一極性類型重摻雜區408b相同。
請參考第12b圖，側壁間隔體418形成於該假性閘極的第一及第二側壁上方。用以形成間隔體418的材料及技術與在說明第5c圖時提及的相同。
如第12b圖所示，代替裝置400中形成於本體區406中的第一極性類型區408a，方法1200形成第一極性類型升高層438於鄰近閘極第一側的第二極性類型本體區406上方。用以形成第一極性類型升高層438的材料及 技術與在說明第5d圖時提及的第一極性類型升高層108a相同。方法1200也使用如第5e圖所述的技術來形成第二極性類型升高重摻雜層410於鄰近閘極第一側的第一極性類型層438上。
該方法可繼續，以完成T-RAM。請參考第12c圖，矽化物接觸件412a/412b可形成於該重摻雜層與第一及第二極性類型區408及410上。ILD層(未圖示)可形成於基板上方。矽化物接觸件412a/412b和ILD層及該等層的形成技術與在說明第5f圖至第5g圖時提及的相同。在假性閘極、側壁間隔體418及ILD層的頂面之間實現實質共面。
在一具體實施例中，該方法繼續，形成附加介電層以形成前金屬電介質(PMD)層，其中形成接觸件以接觸基板的區域，接著進行BEOL製程。在一替代具體實施例中，該方法繼續，移除該假性閘極。該假性閘極用在說明第5h圖時提及的技術移除。該假性閘極的移除形成開口(未圖示)，其暴露在假性閘極底下的本體區406之頂面以及間隔體418中遠離ILD層(未圖示)的內側。
請參考第12c圖，形成高k金屬閘極結構。該高k金屬閘極結構包含閘極電介質416與閘極電極414。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。
該方法可繼續，以完成記憶單元。例如，該方法繼續，形成PMD層420、接觸件422a/422b等等， 直到圖示於第12c圖的裝置形成。第一接觸件422a經組構成耦合至裝置的位元線，同時第二接觸件422b經組構成耦合至裝置的第一字元線，以及閘極經組構成充當裝置的第二字元線。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第13a圖至第13e圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法1300之具體實施例。在一具體實施例中，方法1300形成第4c圖的裝置450。由於形成記憶裝置450的方法與形成裝置400的方法類似，為了簡明扼要，以下說明集中在方法1300與方法1100的差異。
如第13a圖所示，提供與在說明第11e圖所述類似的部份已處理基板。例如，該部份已處理基板被處理到形成覆蓋假性閘極及矽化物接觸件412a/412b的ILD層420，以及被處理成在假性閘極、側壁間隔體418以及ILD層的頂面之間可實現實質共面。
請參考第13b圖，該假性閘極用在說明第5h圖時提及的技術移除。該假性閘極也可用其他適當技術移除。該假性閘極的移除暴露第二極性類型本體區406之頂面在假性閘極底下的一部份。該方法繼續，形成溝槽或凹陷通道1263於本體區406在第一極性類型區408a與第一極性類型重摻雜區408b之間的一部份內。遮罩及蝕刻製 程用來移除部份本體區406以形成溝槽1263。例如，用RIE移除該溝槽。該溝槽的側面，例如，係與間隔體418的內側自對齊。如圖示，該溝槽的深度約等於第一極性類型區408a/408b的深度。也可提供其他深度或組構。
請參考第13c圖，形成能帶工程建構(BE)部份455於溝槽1263內。該BE部份，例如，用選擇性磊晶生長(SEG)製程形成，填充凹陷通道內的空間。如圖示，該BE部份的頂部大約與基板表面的頂部共面。例如，該BE部份的頂部也與第一極性類型區408a/408b的頂面實質共面。形成稍微低於或高於基板表面或第一極性類型區之頂面的BE部份也有用。該BE部份，在一具體實施例中，為矽鍺(SiGe)BE部份。也可使用其他適當類型的BE部份。
請參考第13d圖，該方法繼續，形成高k金屬閘極結構。用以形成該高k金屬閘極結構的材料及技術與在說明第5i圖時提及的相同。該方法可繼續，以完成記憶單元。例如，該方法繼續，形成PMD層、接觸件422a/422b等等，直到圖示於第13e圖的裝置形成。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
第14a圖至第14b圖的橫截面圖根據本揭示內容之又一具體實施例圖示用以形成裝置的方法1400之具體實施例。在一具體實施例中，方法1400形成第4d圖的裝置470。由於形成記憶裝置470的方法與形成裝置430 的方法類似，為了簡明扼要，以下說明集中在方法1400與方法1200的差異。
如第14a圖所示，提供與在說明第12b圖所述類似的部份已處理基板。例如，該部份已處理基板被處理到形成覆蓋假性閘極及矽化物接觸件412a/412b的ILD層420，且被處理成在假性閘極、側壁間隔體418以及ILD層的頂面之間實現實質共面。
請參考第14b圖，該假性閘極結構用在說明第5h圖時提及的技術移除。該假性閘極也可用其他適當技術移除。該假性閘極的移除暴露第二極性類型本體區406之頂面在假性閘極底下的部份。該方法繼續，形成溝槽或凹陷通道1463於本體區406鄰近第一極性類型重摻雜區408以及在假性閘極下面的部份內。遮罩及蝕刻製程用來移除部份本體區406以形成溝槽1463。例如，用RIE移除該溝槽。該溝槽的側面，例如，係與間隔體418的內側自對齊。如圖示，該溝槽的深度約等於第一極性類型重摻雜區408的深度。也可提供其他深度或組構。
該方法繼續，形成BE部份455於溝槽1463內、高k金屬閘極結構、以及繼續完成該記憶單元。例如，該等製程步驟包括在說明第13c圖時提及的步驟以及向前繼續直到圖示於第4d圖的裝置470形成。可進行其他製程，包括形成一或更多互連層級、最終鈍化、晶圓切割、組裝及封裝。這些特徵的技術及材料與在說明第5j圖時提及的相同。因此，將不描述這些步驟的細節。
可用其他特定形式實作本揭示內容而不脫離本揭示內容的精神或本質特性。因此，前述具體實施例在各方面都應被視為僅供圖解說明而不是限定描述於本文的本揭示內容。因此，本揭示內容的範疇是用隨附申請專利範圍陳明，而不是以上的描述，以及希望涵蓋落入該等申請項之意思及等效範圍內的所有改變。
100‧‧‧裝置
102‧‧‧基板
104‧‧‧井區
106a‧‧‧第一區
106b‧‧‧第二區
108a‧‧‧具第一極性類型之第一層
108b‧‧‧具第一極性類型之第二層
110a‧‧‧第二極性類型重摻雜第一層
110b‧‧‧第二極性類型重摻雜第二層
112‧‧‧矽化物接觸件
114‧‧‧閘極
116‧‧‧閘極電介質
118‧‧‧間隔體
120‧‧‧層間介電(ILD)層
122a‧‧‧第一接觸件
122b‧‧‧第二接觸件

Claims (22)

  1. 一種記憶裝置，包括：具有具第一極性類型之井區的基板；以及基於閘流體之記憶單元，包含：鄰近該井區具第二極性類型之至少一第一區，設置於該基板上作為第二字元線的閘極，具該第一極性類型之至少一第一層，其係設置成鄰近具該第二極性類型之該第一區且鄰近該閘極；以及具該第二極性類型之至少一重摻雜第一層，其係設置於具該第一極性類型之該第一層上且鄰近該閘極，其中，至少具該第二極性類型之該重摻雜第一層係與該閘極的側面自對齊，且其中，該第二極性類型之該重摻雜第一層的頂面在該閘極的頂面之下。
  2. 一種形成記憶裝置的方法，包含：提供具有第一極性類型之井區的基板；形成基於閘流體之記憶單元，包括：形成鄰近該井區具第二極性類型之至少一第一區，形成閘極於該基板上，其中，該閘極作為第二字元線，形成具該第一極性類型之至少一第一層，其 係鄰近具該第二極性類型之該第一區且鄰近該閘極，以及形成具該第二極性類型之至少一重摻雜第一層於具該第一極性類型之該第一層上且鄰近該閘極，其中，至少具該第二極性類型之該重摻雜第一層與該閘極的側面自對齊，且其中，該第二極性類型之該重摻雜第一層的頂面在該閘極的頂面之下。
  3. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包括每單元二位元結構，以及其中：形成該閘極包括：形成假性閘極；形成鄰近該井區具該第二極性類型之該至少一第一區包括：形成鄰近該假性閘極之第一及第二側具該第二極性類型之第一及第二區於該井區中；形成具該第一極性類型之該至少一第一層包括：形成具該第一極性類型之第一及第二升高層於鄰近該假性閘極之該第一及該第二側具該第二極性類型之該第一及該第二區上方；以及形成具該第二極性類型之至少一重摻雜第一層包括：形成具該第二極性類型之重摻雜第一及第二層於具該第一極性類型之該第一及該第二升高層上。
  4. 如申請專利範圍第3項所述之方法，其中，藉由植入第二極性類型摻雜物於該井區中而形成具該第二極性類型之該第一及第二區於該井區中，以及其中，該植 入物自對齊於該假性閘極。
  5. 如申請專利範圍第3項所述之方法，其中，具該第二極性類型之該第一及該第二區包括能帶工程建構區。
  6. 如申請專利範圍第5項所述之方法，其中，具該第二極性類型之該第一及該第二區、具該第一極性類型之該第一及該第二升高層、以及具該第二極性類型之該重摻雜第一及第二層係以選擇性磊晶生長(SEG)製程形成。
  7. 如申請專利範圍第3項所述之方法，其中：具該第二極性類型之該第一及該第二區作為基極，而該井區作為該各個位元之陰極部的射極，以及該井區也作為第一字元線；具該第一極性類型之該第一及該第二升高層作為基極，而具該第二極性類型之該重摻雜第一及第二層作為該各個位元之陽極部的射極；以及具該第二極性類型之該重摻雜第一層耦合至第一位元線，而具該第二極性類型之該重摻雜第二層耦合至第二位元線。
  8. 如申請專利範圍第3項所述之方法，包括：在形成具該第二極性類型之該重摻雜第一及第二層後，移除該假性閘極；形成溝槽，其係延伸至該井區之一部份和具該第二極性類型之該第一及該第二區之一部份內；以及形成高k金屬閘極結構於該溝槽內，其中，該高k 金屬閘極結構之一部份相對於水平平面垂直地朝該井區延伸，以相對於該水平平面而與具該第二極性類型之該第一及該第二區平行。
  9. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包括每單元一位元結構，以及其中：該基板包括隔離區；形成鄰近該井區具該第二極性類型之該至少一第一區包括：形成具該第二極性類型之該第一區於該井區中以及延伸至該隔離區之邊緣；形成該閘極包括：形成假性閘極，其中，該假性閘極部份重疊該隔離區；具該第一極性類型之該第一層形成於具該第二極性類型之該第一區上；以及具該第一極性類型之該第一層與具該第二極性類型之該重摻雜第一層係鄰近該假性閘極之第一側而形成。
  10. 如申請專利範圍第9項所述之方法，其中：具該第二極性類型之該第一區作為基極，而該井區作為該位元之陰極部的射極，以及該井區也作為第一字元線；具該第一極性類型之該第一層作為基極，而具該第二極性類型之該重摻雜第一層作為該位元之陽極部的射極；以及具該第二極性類型之該重摻雜第一層耦合至位元 線。
  11. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包括每單元一位元結構，以及其中：該基板包括隔離區；形成鄰近該井區具該第二極性類型之該至少一第一區包括：藉由選擇性磊晶生長製程，形成具該第二極性類型之該第一區於該基板上方；形成該閘極包括：形成假性閘極，其中，該假性閘極係形成於具該第二極性類型之該第一區上方；具該第一極性類型之該第一層係形成於具該第二極性類型之該第一區上；以及具該第一極性類型之該第一層與具該第二極性類型之該重摻雜第一層係鄰近該假性閘極之第一側而形成。
  12. 如申請專利範圍第11項所述之方法，包括：形成鄰近該假性閘極之第一及第二側的第一及第二間隔體，其中，該第一間隔體延伸至具該第二極性類型之該第一區的頂面，而該第二間隔體延伸至該隔離區的頂部。
  13. 如申請專利範圍第12項所述之方法，包括：在形成具該第二極性類型之該重摻雜第一層後，移除該假性閘極；形成延伸至具該第二極性類型之該第一區之一部份內的溝槽；以及形成高k金屬閘極結構於該溝槽內，其中，該高k 金屬閘極結構之一部份相對於水平平面垂直地朝該井區延伸，以相對於該水平平面而與具該第二極性類型之該第一區平行。
  14. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包括每單元二位元結構，以及其中，形成鄰近該井區具該第二極性類型之該至少一第一區包括：處理該基板，以形成至少第一及第二鰭片結構；形成隔離區於該鰭片結構之間；以及植入第二極性類型摻雜物於該第一及該第二鰭片結構中，以形成具該第二極性類型之第一及第二區。
  15. 如申請專利範圍第14項所述之方法，其中：形成該閘極包括：形成假性閘極；形成具該第一極性類型之該至少一第一層包括：形成具該第一極性類型之第一及第二升高層於鄰近該假性閘極之該第一及該第二側具該第二極性類型之該第一及該第二區上方；以及形成具該第二極性類型之至少一重摻雜第一層包括：形成具該第二極性類型之重摻雜第一及第二層於具該第一極性類型之該第一及該第二升高層上。
  16. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包括每單元一位元結構，以及其中：該基板包括隔離區；形成鄰近該井區具該第二極性類型之該至少一第 一區包括：處理該基板，以形成至少一第一鰭片結構；以及植入第二極性類型摻雜物於該第一鰭片結構中，以形成具該第二極性類型之該第一區。
  17. 如申請專利範圍第16項所述之方法，其中：形成該閘極包括：形成假性閘極，其中，該假性閘極至少部份重疊該隔離區以及具該第二極性類型之該第一區；具該第一極性類型之該第一層係形成於具該第二極性類型之該第一區上；以及具該第一極性類型之該第一層與具該第二極性類型之該重摻雜第一層係鄰近該假性閘極之第一側而形成。
  18. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包括每單元一位元結構，以及其中：形成該閘極包括：形成假性閘極；以及形成具該第一極性類型之該至少一第一層包括：形成鄰近該假性閘極之第一及第二側具該第一極性類型之第一輕摻雜及第二重摻雜區於該井區中。
  19. 如申請專利範圍第18項所述之方法，其中：具該第二極性類型之該第一區作為基極，而具該第一極性類型之該第二重摻雜區作為該位元之陰極部的射極；具該第一極性類型之該第一輕摻雜區作為基極， 而具該第二極性類型之該重摻雜第一層作為該位元之陽極部的射極；以及具該第二極性類型之該重摻雜第一層耦合至位元線，而具該第一極性類型之該第二重摻雜區耦合至第一字元線。
  20. 如申請專利範圍第18項所述之方法，包括：在形成具該第二極性類型之該重摻雜第一層後，移除該假性閘極；形成延伸至具該第二極性類型之該第一區之一部份內的溝槽；在該溝槽內形成BE區，其中，該BE區的頂面與具該第一極性類型之該區域的頂面實質共面；以及在該溝槽內形成高k金屬閘極結構於該BE區上方。
  21. 如申請專利範圍第2項所述之方法，其中，該基於閘流體之記憶單元包含每單元一位元結構，以及其中：形成該閘極包括：形成假性閘極；形成具該第一極性類型之該至少一第一層包括：形成鄰近該假性閘極之第一側具該第一極性類型之第一升高層於具該第二極性類型之該第一區上方；以及包括形成具該第一極性類型之重摻雜區於鄰近該假性閘極之第二側具該第二極性類型之該第一區中。
  22. 如申請專利範圍第21項所述之方法，包括： 在形成具該第二極性類型之該重摻雜第一層後，移除該假性閘極；形成延伸至具該第二極性類型之該第一區之一部份內的溝槽；在該溝槽內形成BE區，其中，該BE區的頂面與具該第一極性類型之該重摻雜區的頂面實質共面；以及在該溝槽內形成高k金屬閘極結構於該BE區上方。
TW104106203A 2014-05-14 2015-02-26 Gate fluid random access memory TWI580008B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/277,068 US20150333068A1 (en) 2014-05-14 2014-05-14 Thyristor random access memory

Publications (2)

Publication Number Publication Date
TW201606989A TW201606989A (zh) 2016-02-16
TWI580008B true TWI580008B (zh) 2017-04-21

Family

ID=54481694

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104106203A TWI580008B (zh) 2014-05-14 2015-02-26 Gate fluid random access memory

Country Status (6)

Country Link
US (2) US20150333068A1 (zh)
KR (1) KR20150130945A (zh)
CN (1) CN105097808B (zh)
DE (1) DE102015206391B4 (zh)
SG (1) SG10201500456WA (zh)
TW (1) TWI580008B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160247888A1 (en) * 2015-02-19 2016-08-25 International Business Machines Corporation Non-uniform gate dielectric for u-shape mosfet
US9502466B1 (en) 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US9871032B2 (en) * 2015-09-09 2018-01-16 Globalfoundries Singapore Pte. Ltd. Gate-grounded metal oxide semiconductor device
US10453515B2 (en) * 2017-05-10 2019-10-22 Tc Lab, Inc. Methods of operation for cross-point thyristor memory cells with assist gates
WO2019055009A1 (en) * 2017-09-14 2019-03-21 Intel Corporation THYRISTORS
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
FR3091021B1 (fr) * 2018-12-20 2021-01-08 St Microelectronics Tours Sas Thyristor vertical
US20240196595A1 (en) * 2022-12-09 2024-06-13 Nanya Technology Corporation Memory device having ultra-lightly doped region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815734B1 (en) * 2002-10-01 2004-11-09 T-Ram, Inc. Varied trench depth for thyristor isolation

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4462040A (en) * 1979-05-07 1984-07-24 International Business Machines Corporation Single electrode U-MOSFET random access memory
KR960016773B1 (en) * 1994-03-28 1996-12-20 Samsung Electronics Co Ltd Buried bit line and cylindrical gate cell and forming method thereof
US5879971A (en) * 1995-09-28 1999-03-09 Motorola Inc. Trench random access memory cell and method of formation
US6545297B1 (en) 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6287953B1 (en) 1998-07-21 2001-09-11 Advanced Micro Devices, Inc. Minimizing transistor size in integrated circuits
US6956263B1 (en) 1999-12-28 2005-10-18 Intel Corporation Field effect transistor structure with self-aligned raised source/drain extensions
KR100372639B1 (ko) 2000-06-21 2003-02-17 주식회사 하이닉스반도체 모스팻 소자의 제조방법
JP4334866B2 (ja) * 2000-10-09 2009-09-30 アイシス イノヴェイション リミテッド 治療用抗体
US7456439B1 (en) 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
US6492662B2 (en) * 2001-04-16 2002-12-10 Ibm Corporation T-RAM structure having dual vertical devices and method for fabricating the same
US6627924B2 (en) 2001-04-30 2003-09-30 Ibm Corporation Memory system capable of operating at high temperatures and method for fabricating the same
US7704833B2 (en) 2004-08-25 2010-04-27 Intel Corporation Method of forming abrupt source drain metal gate transistors
US7655973B2 (en) * 2005-10-31 2010-02-02 Micron Technology, Inc. Recessed channel negative differential resistance-based memory cell
US7940560B2 (en) * 2008-05-29 2011-05-10 Advanced Micro Devices, Inc. Memory cells, memory devices and integrated circuits incorporating the same
KR101154409B1 (ko) * 2010-07-30 2012-06-15 현대자동차주식회사 차량용 연료 전지 장치 및 그 제어 방법
US8519431B2 (en) * 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
WO2013044612A1 (en) 2011-09-29 2013-04-04 Tsinghua University Vertical selection transistor, memory cell, and three-dimensional memory array structure and method for fabricating the same
US9287269B2 (en) * 2014-02-06 2016-03-15 Globalfoundries Singapore Pte. Ltd. 1t sram/dram

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815734B1 (en) * 2002-10-01 2004-11-09 T-Ram, Inc. Varied trench depth for thyristor isolation

Also Published As

Publication number Publication date
US11094696B2 (en) 2021-08-17
KR20150130945A (ko) 2015-11-24
TW201606989A (zh) 2016-02-16
US20150333068A1 (en) 2015-11-19
CN105097808B (zh) 2018-01-23
DE102015206391A1 (de) 2015-12-03
US20190115350A1 (en) 2019-04-18
SG10201500456WA (en) 2015-12-30
CN105097808A (zh) 2015-11-25
DE102015206391B4 (de) 2016-09-22

Similar Documents

Publication Publication Date Title
TWI580008B (zh) Gate fluid random access memory
US12107086B2 (en) Field effect transistor contact with reduced contact resistance
CN108962994B (zh) 用于形成不同晶体管的源极/漏极区的注入
US11682582B2 (en) Field effect transistor devices with self-aligned source/drain contacts and gate contacts positioned over active transistors
TWI610444B (zh) 具有摻雜次鰭區的ω鰭的非平面半導體裝置及其製造方法
US8835259B2 (en) Transistor of semiconductor device and method for manufacturing the same
US9607995B2 (en) Semiconductor structure and fabrication method thereof, and static random access memory cell
US7381612B2 (en) Method for manufacturing semiconductor device with recess channels and asymmetrical junctions
TW201639099A (zh) 半導體裝置
JP2005150731A (ja) Ｃｍｏｓウェル構造およびその形成方法
US8084322B2 (en) Method of manufacturing devices having vertical junction edge
KR20160044993A (ko) 반도체 제조를 위한 향상된 콘택
US9184165B2 (en) 1t sram/dram
KR100668511B1 (ko) 핀 트랜지스터 및 그 제조 방법
US20180130804A1 (en) Vertical Thyristor Cell and Memory Array with Silicon Germanium Base Regions
US9287269B2 (en) 1t sram/dram
KR20100049570A (ko) 평면 이중 게이트 트랜지스터 스토리지 셀
US8933509B2 (en) Semiconductor device and method for fabricating the same
WO2022213691A1 (zh) 半导体结构及其形成方法
US20080230838A1 (en) Semiconductor memory device and manufacturing process therefore
US20180331212A1 (en) Double gate vertical finfet semiconductor structure
JP2008171863A (ja) トレンチゲートの形成方法
US7262443B1 (en) Silicide uniformity for lateral bipolar transistors
WO2022033164A1 (zh) 半导体结构及半导体结构的制造方法
CN114267640B (zh) 半导体器件及其制备方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees