KR20160044993A - 반도체 제조를 위한 향상된 콘택 - Google Patents

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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치는 기판, 상기 기판 상의 도핑된 영역을 포함하는 핀 구조, 상기 핀 구조 위에서 상기 도핑된 영역에 인접하여 위치된 제1 게이트로서, 제1 측면 상에 스페이서를 갖고, 상기 게이트와 상기 도핑된 영역 사이에 있는 제2 측면 상에는 스페이서를 갖지 않는, 상기 제1 게이트, 및 상기 도핑된 영역과 상기 게이트의 상면과 접촉하는 도전성 플러그를 포함한다.

Description

반도체 제조를 위한 향상된 콘택{IMPROVED CONTACT FOR SEMICONDUCTOR FABRICATION}
반도체 장치 및 반도체 장치를 제조하는 방법에 관한 것이다.
집적 회로들은 몇 가지 구성요소를 포함하며, 특히 트랜지스터를 포함한다. 트랜지스터 종류 중 하나는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; Metal Oxide Semiconductor Field Effect Transistor)이다. MOSFET 장치들은 반도체 기판 위에 게이트 구조를 갖는다. 이 게이트 구조의 양측은 소스 영역과 드레인 영역을 형성하기 위해 도핑된다. 채널은 게이트 아래에서 소스 영역과 드레인 영역 사이에 형성된다. 게이트에 인가되는 전압 바이어스에 기초하여, 전류는 채널을 통해 흐르도록 허용될 수 있거나 채널을 통해 흐르지 못하도록 될 수 있다.
몇몇의 경우, 채널은 핀 구조를 이용하여 형성될 수 있다. 핀 구조는 기판까지 연장하고, 기판 및 핀 구조들 상에 형성된 게이트 구조에 수직하게 이어져 있다. 소스 및 드레인 영역과 같이 도핑된 영역들은 게이트 구조의 양측 상의 핀 구조에 형성된다.
트랜지스터와 다른 구성요소들을 연결하기 위해, 도전성 콘택들은 소스 또는 드레인 영역을 연결한다. 몇몇의 경우, 소스 또는 드레인 영역은 인접한 게이트 구조와 연결된다. 그러나, 핀 구조의 좁은 폭 때문에, 콘택과 소스 영역 또는 콘택과 드레인 영역 사이에 좋은 전기적 접점이 존재하도록 소스 또는 드레인 영역 상에 다다르는 콘택을 얻기 어려울 수 있다. 따라서, 이런 상황에서 콘택을 향상시키는 것이 바람직하다.
본 개시의 양태들은 첨부된 도면들을 참조할 때 이하의 상세한 설명으로부터 가장 잘 이해될 수 있을 것이다. 산업계의 표준 실무에 따라, 다양한 피쳐들(features)이 일정한 비율로 그려지지 않았다. 실제로, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의로 증대되거나 축소될 수 있다.
도 1A 내지 1E는, 서술된 원리들 중 한 예에 따른, 반도체 장치를 위한 향상된 버트 콘택(butt contact)을 형성하는 예시적 과정을 나타내는 다이어그램이다.
도 2는, 서술된 원리들 중 한 예에 따른, 예시적 자기정렬(self-aligned) 버트 콘택을 나타내는 다이어그램이다.
도 3은, 자기정렬 콘택 및 별도의 버트 콘택을 포함하는 예시적 콘택 구조를 나타내는 다이어그램이다.
도 4는, 서술된 원리들 중 한 예에 따른, 버트 콘택과 도핑된 영역 사이의 예시적 실리사이드층을 나타내는 다이어그램이다.
도 5는, 서술된 원리들 중 한 예에 따른, 부분적으로 제거된 고-k 유전층을 갖는 예시적 금속 게이트를 나타내는 다이어그램이다.
도 6A는, 서술된 원리들 중 한 예에 따른, 2개의 정적 랜덤 액세스 메모리(SRAM; Static Random Access Memory) 셀들의 상면도를 나타내는 다이어그램이다.
도 6B는, 서술된 원리들 중 한 예에 따른, 버트 콘택들이 드러나는 2개의 SRAM 셀들의 단면도를 나타내는 다이어그램이다.
도 7A는, 서술된 원리들 중 한 예에 따른, 핀 구조와 정렬되지 않는 버트 콘택의 상면도를 나타내는 다이어그램이다.
도 7B는, 서술된 원리들 중 한 예에 따른, 핀 구조와 정렬되지 않는 버트 콘택의 단면도는 나타내는 다이어그램이다.
도 8은, 서술된 원리들 중 한 예에 따른, 향상된 버트 콘택을 형성하는 예시적인 방법을 나타내는 흐름도이다.
이하의 개시는 제공된 목적물의 상이한 피쳐들을 구현하기 위한 많은 다양한 실시예들 또는 예들을 제공한다. 구성요소 및 배열의 구체적인 예들은 본 개시를 단순화하기 위해서 이하에서 기술된다. 물론, 이들은 단지 예시인 것이고, 제한적인 것으로 의도된 것이 아니다. 예를 들어, 후술할 설명에서 제2 피쳐 위 또는 상에 제1 피쳐를 형성하는 것은 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하여 형성되는 실시예들 포함할 수 있고, 제1 피쳐 및 제2 피쳐가 직접적으로 접촉하지 않도록 제1 피쳐와 제2 피쳐 사이에 추가적인 피쳐가 형성되는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 구술하는 것은 아니다.
또한, "밑(beneath)", "아래(below)", "하부(lower)", "위(above)", "상부 (upper)" 등과 같은 공간적으로 상대적인 용어들은 하나의 요소, 또는 다른 요소(들)에 대한 피쳐의 관계, 또는 도면에 예시된 피쳐(들)을 용이하게 기술하기 위해 사용될 것이다. 공간적으로 상대적인 용어들은 사용되고 있는 장치의 상이한 방향들 또는 도면에 도시된 방향 이외에 작동을 포함하기 위한 것이다. 장치들은 (90도 회전되거나 다른 방향들로) 다르게 지향될 수 있고, 또한 여기에 사용된 공간적으로 상대적인 기술자들(description)은 그에 따라 해석될 수 있다.
상술한 바와 같이, 인접 게이트 구조와 핀모양(fin-like) 활성 영역(또는 핀 구조)의 도핑된 영역(즉, 소스 또는 드레인 영역) 사이의 전기적 콘택을 향상시키는 것이 바람직하다. 서술된 원리들 중 한 실시예에 따르면, 버트 콘택을 위해 더 많은 공간을 허용하기 위해 금속 대체 게이트(metal replacement gate)의 측면 상의 하나의 스페이서가 제거된다. 버트 콘택은, 적어도 도핑된 영역의 일부 및 금속 대체 게이트의 상면을 노출시키기 위해 트렌치를 에칭함으로써 형성된다. 그런 다음, 도핑된 영역에 인접한 금속 대체 게이트의 측면 상의 스페이서가 제거된다. 그 다음, 트렌치는 도전성 재료로 채워진다. 스페이서가 제거되기 때문에, 도전성 재료는 금속 대체 게이트의 측벽 및 금속 대체 게이트의 상면과 직접적으로 접촉한다. 본 예가 금속 대체 게이트를 예시하지만, 여기에 기술된 원리들을 구현하는 다른 예들은 다른 유형의 게이트들을 사용할 수 있음이 이해된다. 추가적으로, 스페이서가 제거되면, 도핑된 영역의 더 큰 노출 부분이 도전성 재료와의 접촉을 위해 존재한다.
도 1A 내지 1E는 반도체 장치를 위한 향상된 버트 콘택을 형성하는 예시적 공정을 나타내는 다이어그램이다. 도 1A는, 몇몇 실시예에 따른, 그 안에 N-웰 영역이 형성된 기판(102)를 예시한다. 핀모양 활성 영역(핀 구조)(106)은 기판 상에 형성된다. 도핑된 피쳐(108)는 핀 구조(106)에서 형성된다. 추가적으로, 게이트 스택(110)은 핀 구조(106) 위에 형성된다. 단일 게이트 장치 및 단일 도핑된 피쳐(108)만이 논의의 목적을 위해 나타나 있지만, 서술된 원리들의 실질적인 구현은 특별히 설계된 집적 회로들을 형성하기 위해 몇몇의 게이트 장치들 및 도핑된 피쳐들을 포함할 것임이 이해된다.
기판(102)는 반도체 웨이퍼와 같은 반도체 기판이다. 기판(102)는 실리콘과 같은 반도체 재료로 만들어진다. 몇몇 실시예에서, 게르마늄 또는 Ⅲ-Ⅴ족 반도체 재료와 같은 다른 재료들이 기판(102)을 위해 사용될 수 있다. N-웰(104)는 인 및 비소와 같은 n형 도펀트로 도핑된 반도체 기판의 일부이다. 예를 들어, 하나 이상의 p형 전계 효과 트랜지스터(FET; field effect transistor)는 N-웰(104)에서 형성되는 것이다. 몇몇 실시예에서, N-웰(104)은 기판(102) 내에 형성되고 핀 구조(106)로 연장된다. 다른 실시예에서, 하나 이상의 n형 FET가 핀모양 활성 영역(106)에서 형성되는 때와 같이, P-웰이 대신하여 기판 상에 형성될 수 있다.
핀 구조(106)은 기판(102)으로부터 연장하는 좁은 핀이다. 몇몇 실시예에서, 핀 구조(106)는 STI(shallow trench isolation) 구조(113)와 같은 격리 구조에 의해 둘러싸인다. STI 구조(113)은 다른 핀 구조들 또는 다른 구성요소들로부터 핀 구조들을 전기적으로 격리시키는 하나 이상의 유전체 피쳐를 포함한다. 몇몇 실시예에서, STI 구조는, 기판에 트렌치들을 형성하기 위해 기판을 패터닝하는 단계; 하나 이상의 유전체 재료로 트렌치를 채우는 단계; 및 (화학적 기계적 폴리싱(CMP; chemical mechanical polishing)과 같은) 폴리싱 과정을 수행하는 단계를 포함하는 과정에 의해 형성된다. 핀 구조(106)는 다양한 방법들로 형성될 수 있다. 몇몇 실시예에서, 핀 구조는 에피택셜(epitaxial) 성장 공정을 갖는 과정에 의해 형성될 수 있다. 실시예들을 촉진하기 위해, STI 구조들(113)이 기판에서 형성되고, 반도체 재료는 기판 상에서 에피택셜 성장하여 핀모양 활성 영역(106)을 형성한다. 또 다른 몇몇 실시예에서, 핀 구조는 STI를 에칭하는 것을 포함하는 과정에 의해 형성된다. 우선, STI 구조들(113)이 기판에서 형성되고, 그 후에 STI를 선택적으로 에칭하기 위해 에칭 공정이 적용되며, 그에 따라 STI가 에칭에 의해 리세스되기(recessed) 때문에 핀모양 활성 영역이 형성된다.
도핑된 영역(108)은 핀 구조(106)의 도핑된 피쳐이다. 본 실시예에서, 도핑된 영역(108)은 트랜지스터 장치를 위해 소스 또는 드레인 영역으로서 역할한다. 도핑된 영역은, 이온 주입과 같은 적절한 기술에 의해 도펀트를 핀 구조에 주입함으로써 형성될 수 있다. 몇몇 실시예에서, 도핑된 영역은, 핀 구조의 일부를 제거하고 그 부분을 에피택셜 공정을 사용하여 도핑된 반도체 재료로 대체함으로써 형성된다. 에피택셜 공정은 반도체 기판 상에서 반도체 구조를 성장시키는 것을 포함한다. 에피택셜 공정 동안, 재성장된 반도체 재료는, 그 자리에서, 예를 들어 B11 종류의 도펀트로 도핑될 수 있다. 다른 종류의 도펀트들도 마찬가지로 사용될 수 있다. 재성장된 부분은 실리콘(Si), 게르마늄(Ge), 실리콘저마늄(SiGe), 실리콘저마늄카본(SiGeC) 또는 Ⅲ-Ⅴ족 반도체 재료로 만들어질 수 있다. 도핑된 영역은 또한 실리콘 포스포러스(SiP), 실리콘카바이드(SiC), 실리콘 포스포러스 카본(SiPC) 또는 이들의 조합물에 의해 만들어질 수 있다. 본 실시예에서, 도핑된 영역(108)은 게이트(110)의 형성 후에 형성된다.
본 예에 따르면, 더미 게이트(110)는 핀 구조들(106) 위에 형성된다. 더미 게이트(110)는 폴리실리콘과 같은 재료로 만들어질 수 있다. 본 예에 따르면, 측벽 스페이서들(112,114)은 더미 게이트(110)의 가장자리에 형성된다. 측벽 스페이서들(112,114)은 증착 및 이방성 에칭을 포함하는 과정을 사용하여 형성될 수 있다. 측벽 스페이서들(112,114)은 하나 이상의 유전체 재료를 포함한다. 예를 들어, 측벽 스페이서들(112,114)은 실리콘 다이옥사이드(SiO2), 실리콘 옥시나이트라이드(SiON), 실리콘 나이트라이드(S3N4), 실리콘 옥시나이트라이드 카본(SiONC) 또는 이들의 조합물에 의해 만들어질 수 있다. 측벽 스페이서들(112,114)은 더미 게이트(110)가 제거된 이후에도 제자리에 있도록 설계되며, 이는 이하에서 상세히 논의될 것이다.
금속 게이트 구조들을 형성할 때, 더미 게이트는 통상적으로 금속 게이트 구조가 있도록 된 곳에 형성된다. 금속 게이트에 사용되는 금속 재료 및/또는 고-k 유전체 재료가 도핑된 영역을 형성하기 위해 사용되는 어닐링 공정과 같은 다양한 공정들에 의해 손상될 수 있기 때문에, 더미 게이트가 사용된다. 따라서, 더미 게이트가 먼저 형성되고 나서 도핑된 영역들이 형성된다. 도핑된 영역들이 형성된 후에, 더미 게이트는 금속 게이트 구조들로 대체될 수 있다.
몇몇 실시예에서, 층간 유전체(ILD;interlayer dielectric)층(111)은 더미 게이트(110) 위에 형성된다. ILD층(111)은 집적회로 전반에 형성된 다양한 구성요소들을 전기적으로 격리시키기 위해 사용되는 유전체 재료이다. IDL층은 증착되어, CMP 공정에 의해 보다 평탄화될 수 있다.
도 1B는 더미 게이트(110)의 제거를 예시한다. 한 예에서, 선택적 에칭 공정은 IDL층(111)을 실질적으로 손상되지 않게 두면서 더미 게이트(110)를 형성하는 재료를 제거하기 위해 사용된다. 더미 게이트(110)가 제거된 후에, 트렌치(116)가 2개의 스페이서들(112,114) 사이에 존재한다. 트렌치(116)는 금속 대체 게이트를 형성하는 재료들로 채워진다.
도 1C는 금속 대체 게이트(120)의 형성을 나타내는 다이어그램이다. 본 예에 따르면, 고-k 유전체층(118)은 트렌치(116) 내에 형성된다. 고-k 유전체층(118)은 금속 재료와 반도체 재료 사이의 게이트 유전체로서 금속 게이트 구조에 일반적으로 사용된다. 또 다른 예에서는, 게이트 유전체는 (실리콘 옥사이드와 같은) 계면층 및 계면층 상의 고-k 유전체층을 포함한다.
고-k 재료(118)가 자리잡은 후에, 금속 대체 게이트(120)가 형성될 수 있다. 금속 게이트(120)는, 더미 게이트(110)의 제거 후에 남은 트렌치(116)에 금속 재료를 증착함으로써 형성된다. 그런 다음, CMP 공정이 ILD층(111)의 표면 및 금속 대체 게이트(120) 상면의 과잉 금속 물질을 부드럽게 하기 위해 사용될 수 있다. 금속 게이트(120)를 형성하기 위해 사용된 금속 재료는 알루미늄, 텅스텐, 구리, 실리사이드 또는 이들의 조합물과 같은 다양한 적절한 금속들로부터 선택될 수 있다. 몇몇 실시예에서, 금속 게이트(120)는 적합한 일함수를 갖는 제1 금속층(일함수 금속으로 일컬어짐) 및 일함수 금속 상의 (알루미늄과 같은) 또 다른 금속층을 포함한다. 일함수 금속은, 전계 효과 트랜지스터의 임계 전압을 감소시키고 장치 성능을 향상시키기 위해 (pFET에 대해서는 약 5.2 eV보다 큰) 적절한 일함수를 갖는다. 한 예로, pFET를 위한 일함수 금속은 티타늄 니트라이드를 포함한다.
도 1D는 콘택의 형성을 위한 개구(콘택 홀)(119)를 형성하는 것을 예시한다. 도 1D는 또한 금속 대체 게이트의 측벽으로부터 스페이서(114)를 제거하는 것을 예시한다. 몇몇 실시예에서, 제2 ILD층(121)은 제1 ILD층(111)의 상면에 형성된다. 제2 ILD층은 금속 게이트(120)를 덮는다.
제2 ILD층이 형성된 후에, 개구(119)는 도핑된 영역(108)의 적어도 일부를 노출시키도록 도핑된 영역(108) 위에 형성된다. 개구는 대체 금속 게이트(120)의 상면도 노출시킨다. 몇몇 실시예에서, ILD층(111,121)을 제거하기 위해 사용된 에칭 공정과 동일한 공정이 스페이서(114)를 제거하기 위해 사용된다. 예를 들어, 에칭 기술은 금속 대체 게이트(120), 핀 구조(106) 및 도핑된 영역(108)을 실질적으로 손상시키지 않으면서 ILD 및 스페이서 재료를 제거하는 것처럼 선택적일 수 있다. 그러나, 몇몇 예에서는, 다수의 에칭 기술들 및 패터닝 기술들이 ILD층(111,121)에서 개구(119)를 형성하고 스페이서(114)를 제거하기 위해 사용될 수 있다.
몇몇 예에서, 하드 마스크층을 제거하기 위해 사용된 에칭 공정과 동일한 공정이 스페이서층을 제거하는데 사용된다. 하드 마스크층은 패터닝 공정 동안 사용된다. 구체적으로, 하드 마스크층은 층착되고 나서, 하드 마스크층 내의 홀들이 개구(119)와 같은 홀들이 형성될 위치들에 대응하도록 패터닝된다. 하드 마스크층은 개구(119)를 형성하기 위해 사용되는 에칭 공정 후에 제거된다. 하드 마스크층의 제거는 노출된 스페이서(114)를 제거하기 위해서도 사용될 수 있다.
스페이서(114)를 제거함으로써, 개구(119)는 도핑된 영역(108)과 정렬하기 위한 더 큰 공간적 여유를 갖는다. 그러나, 한 측면 상의 스페이서(112)가 최종 구조에 남아있는 반면, 도핑된 영역(108)에 인접한 다른 측면 상의 스페이서(114)는 제거되기 때문에, 게이트(120)는 비대칭 스페이서 구성을 갖는다.
도 1E는 버트 콘택의 형성을 예시한다. 본 예에 따르면, 도전성 플러그(122)를 형성하기 위해 도전성 재료가 개구(119)에서 형성된다. 도전성 플러그(122)는 도핑된 영역(108)과 대체 금속 게이트(120) 사이에 전기적 접촉을 형성한다. 도전성 플러그(122)가 금속 대체 게이트(120)의 상면에 접하기 때문에, 도전성 플러그는 버트 콘택이라 불린다.
스페이서(114)는 제거되기 때문에, 도핑된 영역(108)과 전기적으로 접촉하게 하는 도전성 플러그(122)를 위한 더 큰 공간이 존재한다. 구체적으로, 스페이서(114)를 제거하는 것은 스페이서(114)에 의해 원래 덮여 있었던 도핑된 영역(108)을 더 노출시키게 된다. 이에 따라, 금속 대체 게이트(120)와 도핑된 영역(108) 사이에 더 나은 전기적 연결이 존재한다.
도전성 플러그(122)는 상면도 관점에서 다양한 형태들 중 하나로 형성될 수 있다. 예를 들어, 도전성 플러그(122)는 상면도 관점에서 타원형, 원형, 직사각형, 또는 정사각형일 수 있다. 다른 형태들도 고려될 수 있다. 도전성 플러그(122)는, 텅스텐(W), 티타늄 니트라이드(TiN), 탄탈륨 니트라이드(TaN), 구리(Cu), 티타늄(Ti), 티타늄 실리사이드(TiSi2), 티타늄 텅스텐(TiW), 코발트(Co), 코발트 실리사이드(CoSi2), 니켈(Ni), 니켈 실리사이드(NiSi), 백금(Pt), 플래티넘 실리사이드(PtSi), 또는 이들의 조합물을 포함하는 다양한 도전성 재료로 만들어질 수 있다.
도 2는 개략적인 자기정렬 버트 콘택을 나타내는 다이어그램이다. 본 예에 따라, 제2 금속 대체 게이트(202)는 도핑된 영역(108)의 다른 측면 상에 형성된다. 제2 금속 대체 게이트(202)는 제1 금속 대체 게이트(120)를 형성하기 위해 사용된 공정과 동일한 공정 동안 형성될 수 있다. 이 예에서, 제2 금속 대체 게이트(202)는 도핑된 영역(108)과 전기적으로 연결되는 것으로 의도되지 않는다. 따라서, 제2 금속 대체 게이트(202)는, 금속 대체 게이트(202)를 다른 피쳐들과 전기적으로 격리시킬 수 있는 측벽 스페이서(204)를 양 측면 상에 갖는다. 금속 대체 게이트(202)는 또한 실리콘 니트라이드(SiN)와 같은 재료로 만들어진 유전체 캡(206)을 갖는다.
제2 금속 대체 게이트(202)는 유전체 재료(즉, 스페이서(204) 및 캡(206))로 덮여 있기 때문에, 도전성 플러그(208)는, 도전성 플러그(208)와 제2 금속 대체 게이트(202) 사이에서 의도하지 않은 쇼트(short)를 생성하지 않고, 제1 금속 대체 게이트(120)의 측벽으로부터 제2 금속 게이트의 스페이서(204)로 연장할 수 있다. 이것은 도전성 플러그(208)를 패터닝할 때, 더 큰 에러 윈도우를 허용한다. 그래서, 도전성 플러그(208)는 자기정렬 도전성 플러그(208)로 불리운다. 도전성 플러그(208)는 또한 제1 금속 대체 게이트(120)의 상면과 버트 콘택을 만든다. 따라서, 도전성 플러그(208)는 자기정렬 버트 콘택으로도 불리운다. 예시를 위해, ILD층들은 도 2에서 나타나있지 않다.
도 3은 자기정렬 콘택 및 개별 버트 콘택을 포함하는 예시적 콘택 구조를 나타내는 다이어그램이다. 몇몇 실시예에서, 2개의 개별 도전성 플러그들(302,304)이 형성된다. 구체적으로, 제1 도전성 플러그(302)는 제1 금속 대체 게이트(120)와 제2 금속 대체 게이트(202) 사이의 자기정렬 콘택으로서 형성된다. 그 다음, 제2 도전성 플러그(304)는 버트 콘택으로서 형성된다. 제1 금속 대체 게이트(120)와 도핑된 영역(108) 사이에 전기적 접촉이 있도록, 제1 도전성 플러그(302)와 제2 도전성 플러그(304)가 전기적으로 접촉한다.
제1 금속 대체 게이트(302) 및 제2 금속 대체 게이트(202)는 위에서 기술된 공정들을 사용하여 형성될 수 있다. 도핑된 영역(108)에 인접한 제1 금속 대체 게이트의 측면 상의 스페이서는 제거되거나 제거되지 않을 수 있다. 몇몇 예에서, 추가적인 ILD층은, 제1 도전성 플러그(302)가 형성된 후에 그러나 제2 도전성 플러그(304)가 형성되기 이전에 형성된다. 예시를 위해, ILD층들은 도 3에서 나타나있지 않다.
도 4는 버트 콘택과 도핑된 영역 사이의 실리사이드층을 나타내는 다이어그램이다. 본 예에 따르면, 실리사이드층(402)은 도전성 플러그(122)가 형성되기 전에 도핑된 영역 상에 형성된다. 실리사이드층(402)는 도전성 플러그(122)와 도핑된 영역(108) 사이에서 더 나은 전기적 접촉을 제공한다. 실리사이드층(402)은 서술된 다른 실시예들과 결합하여 형성될 수 있다. 예를 들어, 실리사이드층(402)은 도 2에 기술된 자기정렬 버트 콘택 또는 도 3에 기술된 별도의 자기정렬 버트 콘택과 함께 사용될 수 있다.
도 5는 부분적으로 제거된 고-k 유전체층(118)을 갖는 예시적인 금속 게이트를 나타내는 다이어그램이다. 본 예에 따라서, 고-k 유전체층(118)의 일부는 도전성 플러그(502)를 형성하기 전에 제거될 수 있다. 따라서, 금속 대체 게이트(120)의 측벽을 따라, 도전성 플러그(502)와 금속 대체 게이트(120) 사이가 추가적으로 직접 접촉된다. 고-k 유전체 게이트는, 스페이서(114)가 제거된 후에, 에칭 공정을 통해 제거될 수 있다. 금속 대체 게이트(120)의 측벽과 직접 접촉하는 도전성 플러그(502)는 여기에 기술된 다른 실시예와 결합하여 사용될 수 있다. 예를 들어, 금속 대체 게이트(120)의 측벽과 직접 접촉하는 도전성 플러그(502)는 도 2에 기술된 자기정렬 버트 콘택 또는 도 3에 기술된 개별 자기정렬 버트 콘택과 함께 사용될 수 있다.
서술된 원리들은 집적회로 내의 다양한 장치들을 형성하기 위해 사용될 수 있다. 일 예에서, 금속 대체 게이트(120) 및 상술된 다른 피쳐들과 실시예들은 SRAM 셀의 일부일 수 있다. 금속 대체 게이트(120) 및 상술된 다른 피쳐들과 실시예들은 또한 집적회로 내에서 일반적으로 발견되는 다른 장치들을 형성하기 위해 사용될 수 있다.
도 6A는 2개의 SRAM 셀들(602)의 상면도(600)를 나타내는 다이어그램이다. SRAM은 주기적으로 리프레쉬(refresh)되지 않고 그 상태를 유지하는 휘발성 메모리 유형이다. SRAM 셀은 통상적으로 2개의 교차 결합된 디지털 인버터들을 포함한다. 인버터는 패스 게이트(pass-gate), 풀업(pull-up) 장치 및 풀다운(pull-down) 장치라 불리는 3개의 트랜지스터 장치들을 포함한다. SRAM 셀 및 SRAM 셀을 구성하는 인버터들의 기능성은 본 발명의 범위를 벗어난다. 따라서, 이에 대한 설명은 여기서 하지 않을 것이다. 도 6A는 금속 게이트 구조들 및 격리 영역들(618) 사이의 핀 구조들의 레이아웃을 예시하고, 이런 피쳐들이 어떻게 상호연결되어 있는지를 필수적으로 예시하지는 않는다. 도 6A 및 6B는 여기에 기술된 원리들을 사용하여 형성될 수 있는 모든 구성요소를 필수적으로 예시하는 것은 아니다. 그보다는, 논의의 목적으로 예시된 요소들이 나와있다.
제1 셀(602-1)은 제1 핀 구조(604)를 가로지르는 제1 풀다운 장치 및 제2 핀 구조(606)을 가로지르는 제1 풀업 장치 둘 다를 위한 게이트로서 역할을 하는 금속 게이트 구조(610)를 포함한다. 제1 셀(602-1)은 또한 제2 핀 구조(606)을 가로지르는 제2 풀업 장치 및 제3 핀 구조(608)을 가로지르는 제2 풀다운 장치 둘 다를 위한 게이트로서 역할을 하는 제2 금속 게이트 구조(612)를 포함한다. 제1 셀(602-1)은 또한 제1 핀 구조(604) 위에 형성된 제1 패스 게이트 장치 및 제3 핀 구조(608) 위에 형성된 제2 패스 게이트 장치를 포함한다.
제2 셀(602-2)은 제1 셀(602-1)의 거울상이다. 제2 셀(602-2)은 제1 핀 구조(604)를 가로지르는 제1 풀다운 장치 및 제2 핀 구조(606)을 가로지르는 제1 풀업 장치 둘 다를 위한 게이트로서 역할을 하는 금속 게이트 구조(616)를 포함한다. 제2 셀(602-2)은 또한 제2 핀 구조(606)을 가로지르는 제2 풀업 장치 및 제3 핀 구조(608)을 가로지르는 제2 풀다운 장치 둘 다를 위한 게이트로서 역할을 하는 제2 금속 게이트 구조(614)를 포함한다. 제2 셀(602-2)은 또한 제1 핀 구조(604) 위에 형성된 제1 패스 게이트 장치 및 제3 핀 구조(608) 위에 형성된 제2 패스 게이트 장치를 포함한다.
풀업 장치들은 N-웰(622) 내에 형성된다. 풀다운 장치들 및 패스 게이트 장치들은 P-웰(624) 내에 형성된다. 점선(650)은 도 6B에 나타난 단면도를 얻을 수 있는 지점을 나타낸다. 점선(650)은 풀업 장치들이 형성되어 있는 제2 핀 구조(606)을 따른다.
도 6B는 버트 콘택들이 드러나는 2개의 SRAM 셀들의 단면도(630)를 나타내는 다이어그램이다. 구체적으로, 제1 도전성 버트 콘택(634)는, 제1 셀(602-1)의 제1 풀업 장치를 형성하는 금속 게이트(616)의 상면에 도핑된 영역(632-1)을 연결하기 위해 형성된다. 금속 게이트(614)는 제1 셀(602-1)의 제2 풀업 장치에 대응한다. 추가적으로, 제2 도전성 버트 콘택(638)은 제2 셀(602-2)의 제1 풀업 장치에 대응하는 금속 게이트(610)의 상면에 도핑된 영역(632-3)를 연결하기 위해 형성된다. 금속 게이트(612)는 제2 셀(602-2)의 제2 풀업 장치에 대응한다. 제3 도전성 플러그(636)는 다른 층들에 형성된 회로(circuitry)에 도핑된 영역(632-2)을 연결하기 위해 사용된다.
제1 도전성 플러그(634) 및 제2 도전성 플러그(638)는 금속 게이트(616) 및 금속 게이트(610)를 각각 갖는 버트 콘택을 형성한다. 도전성 플러그들(634,638)은 또한 여기에 서술된 다른 실시예들에 따라 형성될 수 있다. 예를 들어, 도전성 플러그들(634,638)은 도 2를 동반하는 텍스트에 기술된 자기정렬 버트 콘택들일 수 있다. 추가적으로, 도전성 플러그들(634,638)은 도 3을 동반하는 텍스트에 기술된 2개의 개별적으로 형성된 구성요소들을 포함할 수 있다. 도전성 플러그들(634,638)은, 도 4 및 도 5를 각각 동반하는 텍스트에 기술된 실리사이드층 및/또는 부분적으로 제거된 고-k 유전체층을 포함할 수 있다. 도 6B에 예시된 피쳐들은 도 1을 동반하는 텍스트에 기술된 공정에 따라 형성될 수 있다.
도 7A는 핀 구조와 정렬되지 않는 버트 콘택의 상면도를 나타내는 다이어그램이다. 도 3을 동반하는 텍스트에서 기술된 바와 같이, 자기정렬 콘택은 버트 콘택과 개별적으로 형성될 수 있다. 도 3에서, 버트 콘택은 핀 구조와 정렬된다. 그러나, 몇몇 예에서, 버트 콘택은 핀 구조와 정렬되지 않도록 된 위치에 있을 수 있다. 도 7은 2개의 개별 핀 구조들(706,708) 위에 형성된 2개의 금속 게이트 구조들(702,704)을 예시한다. 자기정렬 콘택(710)은 2개의 금속 게이트들(702) 사이에 형성된다. 그러나, 버트 콘택(712)는, 핀 구조(706,708) 중 하나와 정렬되지 않는 부분에서 자기정렬 콘택(710)과 금속 게이트 구조(704) 모두와 접촉하도록 형성된다.
도 7B는 핀 구조와 정렬하지 않는 버트 콘택의 예시적 단면도를 나타내는 다이어그램이다. 본 예에서, 2개의 금속 게이트 구조들(702,704)은 STI 영역(716) 위에 형성된다. STI 영역은 기판(718)에 형성된 N-웰(720) 위에 형성된다.
자기정렬 콘택(710)은 각각의 금속 게이트 구조들(702,704) 상에 형성된 측벽 스페이서들과 직접 접촉하도록 형성된다. 버트 콘택(712)는 금속 페이트(metal fate)(704)의 상면과 자기정렬 콘택이 접촉하도록 형성된다. 자기정렬 콘택은 또한 핀 구조들(706,708)과 전기적으로 접촉되기 때문에, 금속 게이트(704)는 핀 구조들(706,708), 또는 핀 구조들(706,708) 내의 도핑된 영역들(도시되지는 않았음)과도 전기적으로 접촉한다.
도 8은 향상된 버트 콘택을 형성하기 위한 예시적인 방법(800)을 나타내는 흐름도이다. 주어진 흐름도는 여기에 서술된 원리들을 구현하는 구조들을 형성하기 위한 공정에서 사용되는 모든 단계를 필수적으로 예시하지는 않는다. 다른 단계들을 포함할 수 있다.
본 예에 따르면, 방법(800)은 반도체 기판을 제공하는 단계(802)를 포함한다. 기판은 기본 반도체 웨이퍼일 수 있다. 기판은 또한 기판 내에 형성된 N-웰을 가질 수 있다.
방법(800)은 기판 상에 핀 구조를 형성하는 단계(804)를 더 포함한다. 핀 구조는 STI(shallow trench isolation)에 의해 둘러싸일 수 있다. 핀 구조는 다수의 MOSFET 장치들을 위한 채널로서 사용될 수 있다.
방법(800)은 핀 구조 위에 더미 게이트를 형성하는 단계(806)를 더 포함한다. 더미 게이트는 폴리실리콘과 같은 재료로 만들어질 수 있다. 더미 게이트는 금속 대체 게이트와 결국에는 대체될 일시적인 구조일 수 있다. 소스 또는 드레인 영역들을 형성하기 위한 것과 같은 후속 공정들이 금속 대체 게이트의 금속 재료를 손상시킬 수 있기 때문에, 더미 게이트가 사용된다.
방법(800)은 더미 게이트의 양 측면 상에 측벽 스페이서들을 형성하는 단계(808)를 더 포함한다. 측벽 스페이서들은 증착 단계를 사용하여 형성될 수 있다. 측벽 스페이서들은 유전체 재료일 수 있다. 스페이서들은 더미 게이트를 금속 대체 게이트로 대체하는 일시적 구조를 형성하는데 일부 사용된다.
방법(800)은 핀 구조 내에 도핑된 영역을 형성하는 단계(810)를 더 포함한다. 도핑된 영역은 더미 구조에 인접하게 형성된다. 도핑된 영역은, 도핑된 영역이 형성될 핀 구조의 일부를 에칭함으로써 형성될 수 있다. 그 다음, 에피택셜 공정이 핀 구조의 에칭된 부분 내에 도핑된 영역을 성장시키는데 사용될 수 있다. 핀 구조의 재성장된 부분은 소스 또는 드레인 영역으로서 역할하기 위해 도핑된다.
방법(800)은 더미 게이트를 금속 대체 게이트로 대체시키는 단계(812)를 더 포함한다. 이 단계는 더미 게이트 재료에 대한 선택적인 에칭 공정을 통해 더미 게이트를 제거함으로써 이루어진다. 이것은 2개의 스페이서들 사이에 트렌치를 남겨둔다. 그런 다음, 고-k 유전체층은 트렌치의 밑부분 및 측벽을 따라 형성된다. 그리고, 금속 재료가 고-k 유전체층의 위의 트렌치 내에 형성된다.
방법(800)은 금속 대체 게이트의 하나의 측면으로부터 스페이서를 제거하는 단계(814)를 더 포함한다. 구체적으로, 금속 대체 게이트와 도핑된 영역 사이의 스페이서는 제거된다. 이것은 에칭 공정을 통해 이루어질 수 있다. 몇몇 예에서, 스페이서를 제거하는 것은 ILD층의 일부를 제거하는데 사용된 공정과 동일한 공정으로 될 수 있다. ILD층의 일부는 콘택이 형성될 부분이다.
방법(800)은 도핑된 영역, 금속 대체 게이트의 측벽 및 금속 대체 게이트의 상면과 접촉하는 도전성 플러그를 형성하는 단계(816)를 더 포함한다. 그에 따라, 도전성 플러그는 금속 대체 게이트의 윗부분과 버트 콘택을 형성한다. 도전성 플러그는 금속 대체 게이트와 도핑된 영역 사이에 전기적 연결을 제공한다.
한 예에 따라, 반도체 장치는 기판; 기판 상의, 도핑된 영역을 포함하는 핀 구조; 핀 구조 위의 제1 게이트로서, 도핑된 영역에 인접하게 위치하고 게이트의 제1 측면 상에 스페이서를 갖고 게이트의 제2 측면 상에서는 스페이서를 갖지 않는, 상기 제1 게이트; 및 도핑된 영역과 게이트의 상면과 접촉하는 도전성 플러그를 포함한다.
한 예에 따르면, 반도체 장치는 기판; 기판 상에 형성되고, 도핑된 영역을 포함하는 핀 구조; 도핑된 영역의 제1 측면 상의 제1 게이트로서, 양 측면 상에 측벽 스페이서들을 갖는, 상기 제1 게이트; 도핑된 영역의 제1 측면의 맞은 편에 있는 제2 측면 상의 제2 게이트로서, 양 측면 상에 스페이서들을 갖는, 상기 제2 게이트; 제1 게이트와 제2 게이트 사이의 자기정렬 콘택; 및 제1 게이트의 상면과 자기정렬 콘택과 직접 접촉하는 버트 콘택을 포함한다.
한 예에 따르면, 반도체 장치를 형성하는 방법은 기판을 제공하는 단계, 기판 상에 핀 구조를 형성하는 단계, 핀 구조 위에 더미 게이트를 형성하는 단계, 더미 게이트의 양 측면 상에 측벽 스페이서들을 형성하는 단계, 핀 구조 내에서 더미 게이트와 인접하게 도핑된 영역을 형성하는 단계, 더미 게이트를 게이트로 대체하는 단계, 게이트와 도핑된 영역 사이에 있는 게이트의 제1 측면으로부터 스페이서를 제거하는 단계, 및 도핑된 영역, 게이트의 제1 측면 및 게이트의 상면과 접촉하는 도전성 플러그를 형성하는 단계를 포함한다.
상기 내용들은 본 기술분야에서의 통상의 기술자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 서술한 것이다. 통상의 기술자는 여기에 소개된 실시예들과 동일한 목적들을 달성하고/하거나 동일한 장점들을 얻을 수 있는 다른 공정들 및 구조들을 설계하거나 수정하기 위한 기초로 본 개시를 용이하게 이용할 수 있다는 것을 이해하여야 할 것이다. 통상의 기술자는 또한 이런 균등한 구성물들이 본 개시의 사상 및 범위를 벗어나는 것이 아니고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 치환을 할 수 있음을 인식하여야 할 것이다.

Claims (10)

  1. 반도체 장치에 있어서,
    기판;
    상기 기판 상의, 도핑된 영역을 포함하는 핀 구조;
    상기 핀 구조 위에서 상기 도핑된 영역에 인접하여 위치된 제1 게이트로서, 제1 측면 상에 스페이서를 갖고, 상기 게이트와 상기 도핑된 영역 사이에 있는 제2 측면 상에는 스페이서를 갖지 않는, 상기 제1 게이트; 및
    상기 도핑된 영역 및 상기 게이트의 상면과 접촉하는 도전성 플러그
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트는 금속 대체(replacement) 게이트를 포함하는 것인, 반도체 장치.
  3. 제2항에 있어서,
    상기 게이트의 상기 제2 측면 상에 형성된 고-k 유전체층이 부분적으로 제거되어, 상기 도전성 플러그가 상기 제2 측면과 직접 접촉하고 있는 것인, 반도체 장치.
  4. 제1항에 있어서,
    상기 도핑된 영역과 상기 도전성 플러그 사이에서 상기 도핑된 영역 상에 형성되는 실리사이드층을 더 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 게이트는 상기 핀 구조의 종단(longitudinal end)에 위치하는 것인, 반도체 장치.
  6. 제1항에 있어서,
    상기 핀 구조는 상기 기판 내의 N-웰 위에 형성된 것인, 반도체 장치.
  7. 반도체 장치에 있어서,
    기판;
    상기 기판 상에 형성되고, 도핑된 영역을 포함하는 핀 구조;
    상기 도핑된 영역의 제1 측면 상의 제1 게이트로서, 양 측면에 측벽 스페이서들을 갖는, 상기 제1 게이트;
    상기 제1 측면과 맞은 편에 있는 상기 도핑된 영역의 제2 측면 상의 제2 게이트로서, 양 측면에 스페이서들을 갖는, 상기 제2 게이트;
    상기 제1 게이트와 상기 제2 게이트 사이의 자기정렬 콘택; 및
    상기 제1 게이트의 상면 및 상기 자기정렬 콘택과 직접 접촉하는 버트(butt) 콘택
    을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 버트 콘택은 상기 자기정렬 콘택의 상면과 직접 접촉하고, 상기 자기정렬 콘택의 상기 상면은 상기 제1 게이트의 상면과 상이한 높이에 있는 것인, 반도체 장치.
  9. 제7항에 있어서,
    상기 자기정렬 콘택은 상기 제1 게이트 및 상기 제2 게이트로부터의 스페이서들과 직접 접촉하는 것인, 반도체 장치.
  10. 반도체 장치를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 핀 구조를 형성하는 단계;
    상기 핀 구조 위에 더미 게이트를 형성하는 단계;
    상기 더미 게이트의 양 측면 상에 측벽 스페이서들을 형성하는 단계;
    상기 핀 구조 내에 상기 더미 게이트와 인접하게 도핑된 영역을 형성하는 단계;
    상기 더미 게이트를 게이트로 대체하는 단계;
    상기 게이트의 제1 측면으로부터 스페이서를 제거하는 단계로서, 상기 제1 측면은 상기 게이트와 상기 도핑된 영역 사이에 있는 것인, 상기 스페이서 제거단계; 및
    상기 도핑된 영역, 상기 게이트의 제1 측면 및 상기 게이트의 상면과 접촉하는 도전성 플러그를 형성하는 단계
    를 포함하는 반도체 장치를 형성하는 방법.
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