CN105990280B - 用于半导体制造的改进的接触件 - Google Patents

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Abstract

一种半导体器件包括：衬底；位于衬底上的鳍结构，该鳍结构包括掺杂区域；位于鳍结构上方的第一栅极，第一栅极邻近掺杂区域放置，第一栅极在第一侧上具有间隔件并且在栅极与掺杂区域之间的第二侧上没有间隔件；以及接触掺杂区域和栅极的顶部的导电插塞。本发明涉及用于半导体制造的改进的接触件。

Description

用于半导体制造的改进的接触件
技术领域
本发明涉及用于半导体制造的改进的接触件。
背景技术
集成电路包括若干类型的元件，特别是晶体管。一种类型的晶体管是金属氧化物半导体场效应晶体管(MOSFET)。MOSFET器件包括位于半导体衬底的顶部的栅极结构。随后在该栅极结构的两侧进行掺杂以形成源极和漏极区域。沟道在栅极下方的源极和漏极区域之间形成。基于施加至栅极的偏压，电流可能被允许或禁止流过沟道。
在一些情况下，可采用鳍结构形成沟道。该鳍结构从衬底延伸出并垂直于衬底和鳍结构上形成的栅极结构。诸如源极和漏极区域的掺杂区域在栅极结构的两侧上的鳍结构中形成。
为将晶体管连接至其他元件，导电接触件连接至源极或漏极区域。在一些情况下，源极或漏极区域被连接至相邻的栅极结构。但是，由于鳍结构之间的狭窄宽度，难以将接触件放置在源极或漏极区域上来使得接触件与源极或漏极区域之间存在良好电接触。因此，期望改善这种情况下的接触件。
发明内容
为了解决现有技术中的问题，本发明提供了一种半导体器件，包括：衬底；鳍结构，位于所述衬底上，所述鳍结构包括掺杂区域；第一栅极，位于所述鳍结构上方，所述第一栅极邻近所述掺杂区域放置，所述第一栅极在所述第一栅极和所述掺杂区域之间的第一侧上具有间隔件并且在所述第一栅极和所述掺杂区域之间的第二侧上没有间隔件；以及导电插塞，接触所述掺杂区域和所述第一栅极的顶部。
在上述器件中，其中，所述第一栅极包括金属替换栅极。
在上述器件中，其中，所述第一栅极包括金属替换栅极；其中，部分地去除所述第一栅极的所述第二侧上形成的高k介电层，从而使得所述导电插塞与所述第二侧直接接触。
在上述器件中，还包括邻近所述掺杂区域并与所述第一栅极相对放置的第二栅极，所述第二栅极在两侧上均具有间隔件。
在上述器件中，其中，所述第一栅极包括金属替换栅极；其中，部分地去除所述第一栅极的所述第二侧上形成的高k介电层，从而使得所述导电插塞与所述第二侧直接接触；其中，所述导电插塞延伸至所述第二栅极的间隔件。
在上述器件中，其中，所述第一栅极包括金属替换栅极；其中，部分地去除所述第一栅极的所述第二侧上形成的高k介电层，从而使得所述导电插塞与所述第二侧直接接触；其中，所述第一栅极和所述第二栅极为静态随机存储器(SRAM)单元的上拉晶体管。
在上述器件中，其中，所述掺杂区域包括掺杂的外延区域。
在上述器件中，还包括在所述掺杂区域和所述导电插塞之间的所述掺杂区域上形成的硅化物层。
在上述器件中，其中，所述第一栅极放置在所述鳍结构的纵向端。
在上述器件中，其中，所述鳍结构在所述衬底中的N阱上方形成。
在上述器件中，其中，所述鳍结构在所述衬底中的N阱上方形成；其中，所述第一栅极为用作所述N阱上方的上拉器件和在所述衬底中的P阱上方形成的下拉器件的栅极的伸长栅极。
根据本发明的另一个方面，提供了一种半导体器件，包括：衬底；鳍结构，在所述衬底上形成，所述鳍结构包括掺杂区域；第一栅极，位于所述掺杂区域的第一侧上，所述第一栅极在两侧上均具有侧壁间隔件；第二栅极，位于所述掺杂区域的第二侧上，所述第二侧与所述第一侧相对，所述第二栅极在两侧上均具有间隔件；位于所述第一栅极和所述第二栅极之间的自对准接触件；以及与所述第一栅极的顶部和所述自对准接触件直接连接的对接接触件。
在上述器件中，其中，所述对接接触件直接接触所述自对准接触件的顶部，所述自对准接触件的顶部与所述第一栅极的顶部处于不同高度。
在上述器件中，其中，所述对接接触件直接接触所述自对准接触件的顶部，所述自对准接触件的顶部与所述第一栅极的顶部处于不同高度。
在上述器件中，其中，所述自对准接触件直接接触所述第一栅极的间隔件和所述第二栅极的间隔件。
在上述器件中，还包括位于所述掺杂区域和所述自对准接触件之间的硅化物层。
在上述器件中，其中，沿着所述第一栅极的侧壁至少部分地去除位于所述第一栅极和所述第一栅极的间隔件之间的高k介电层的部分。
根据本发明的又一个方面，提供了一种用于形成半导体器件的方法，所述方法包括：提供衬底；在所述衬底上形成鳍结构；在所述鳍结构上方形成伪栅极；在所述伪栅极的两侧上形成侧壁间隔件；在所述鳍结构内形成掺杂区域，所述掺杂区域邻近所述伪栅极形成；由栅极替代所述伪栅极；从所述栅极的第一侧去除间隔件，所述第一侧位于所述栅极和所述掺杂区域之间；以及形成接触所述掺杂区域、所述栅极的第一侧和所述栅极的顶部的导电插塞。
在上述方法中，还包括去除形成在所述栅极和所述间隔件之间的高k介电层的部分，从而使得所述导电插塞与所述栅极的侧壁的部分直接接触。
在上述方法中，还包括在邻近所述掺杂区域的与所述第一栅极相对的位置形成第二栅极，所述第二栅极包括位于两侧上的间隔件，其中，所述导电插塞延伸至所述第二栅极的侧壁间隔件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减少。
图1A至图1E为示出根据本文描述的一个示例性原理的用于形成用于半导体器件的改进的对接接触件的示意性工艺的示意图。
图2为示出了根据本文描述的一个示例性原理的示例性自对准对接接触件的示意图。
图3为包括自对准接触件和单独的对接接触件的示意性接触件结构的示意图。
图4为示出了根据本文描述的一个示例性原理的位于对接接触件和掺杂区域之间的示意性硅化物层的示意图。
图5为示出了根据本文描述的一个示例性原理的具有部分去除的高k介电层的示意性金属栅极的示意图。
图6A为示出了根据本文描述的一个示例性原理的两个静态随机存取存储器(SRAM)单元的顶视图的示意图。
图6B为示出了根据本文描述的一个示例性原理的两个SRAM单元的截面图的示意图，从而使得对接接触件得以示出。
图7A为示出了根据本文描述的一个示例性原理的未与鳍结构对准的对接接触件的顶视图的示意图。
图7B为示出了根据本文描述的一个示例性原理的未与鳍结构对准的对接接触件的截面图的示意图。
图8为示出了根据本文描述的一个示例性原理的用于形成改进的对接接触件的示意性方法的流程图。
具体实施方式
以下公开提供了用于实施所提供主题的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，这些仅仅是实例而旨在限制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可包括第一和第二部件被形成为直接接触的实施例，并且还可以包括形成插入第一和第二部件之间的额外的部件以使第一和第二部件不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚的目的，而且其本身没有指示所讨论的多个实施例和/或结构之间的关系。
而且，为便于描述，诸如“在···之下”、“下面”、“下部的”、“在···之上”、“上部”等空间关系术语可在此用于描述附图中所示的一个元件或部件与另一个(一些)元件或部件的关系。除了图中所示的定向之外，空间关系术语旨在包括处于使用或操作状态的器件的不同定向。装置可以另外被定向(旋转90度或者处于其他定向)，并且在此使用的空间关系描述符可同样进行相应的解释。
如前文的描述，期望改进鳍状有源区域(或鳍结构)的掺杂区域(即，源极或漏极区域)与相邻栅极结构之间的电接触件。根据本文中描述的原理的一个实施例，去除了位于金属替换栅极的侧部上的一个间隔件以为对接接触件提供更多的空间。该对接接触件通过蚀刻沟槽以暴露掺杂区域的至少一部分和金属替换栅极的顶部而形成。位于金属替换栅极的侧部的邻近掺杂区域的间隔件随后被去除。然后由导电材料填充该沟槽。因为去除了间隔件，导电材料与金属替换栅极的侧壁和金属替换栅极的顶部形成了直接接触。应该理解，尽管本实例示出了金属替换栅极，但实施本文所描述的原理的其它实例可采用其它类型的栅极。另外，在去除了间隔件的情况下，掺杂区域的较大暴露部分可以用于同导电材料的接触。
图1A至图1E为示出用于形成用于半导体器件的改进的对接接触件的示意性工艺的示意图。图1A示出了衬底102，根据一些实施例在该衬底102中形成N阱区域104。鳍状有源区域(鳍结构)106在衬底方形成。掺杂部件108在鳍结构106中形成。另外，栅极堆叠件110在鳍结构106上方形成。应该理解，尽管出于讨论的目的仅仅示出了单个栅极器件和单个掺杂部件108，但本文所述原理的切实实施将涉及若干栅极器件和掺杂部件来形成特定设计的集成电路。
衬底102为诸如半导体晶圆的半导体衬底。衬底102可由诸如硅的半导体材料制成。在一些实例中，诸如锗或Ⅲ-Ⅴ族半导体材料的其它材料可被用于衬底102。N阱104为掺杂有诸如磷或砷的n型掺杂剂的半导体衬底的一部分。例如，一种或多种p型场效应晶体管(pFET)在N阱104中形成。在一些实施例中，N阱104在衬底102中形成并延伸至鳍结构106。在其它实施例中，诸如当一种或多种n型场效应晶体管(nFET)在鳍状有源区域106中形成时，p阱可以可选地在其上形成。
鳍结构106为从衬底102延伸出的窄鳍。在一些实施例中，鳍结构106由诸如浅沟槽隔离(STI)结构113的隔离结构围绕。STI结构113包括一个或多个介电材料部件，其将鳍结构与其它鳍结构或其它元件电隔离。在一些实施例中，形成STI结构的步骤包括：图案化衬底以在其中形成沟槽；以一种或多种介电材料填充沟槽；以及执行抛光工艺(诸如化学机械抛光或CMP)。鳍结构106可通过多种方式形成。在一些实施例中，鳍结构可通过具有外延生长工艺的步骤形成。在该实施例的进一步情况中，STI结构113在衬底中形成；并且半导体材料在该衬底上外延生长，从而形成鳍状有源区域106。在一些其它实施例中，通过包括蚀刻STI的步骤形成鳍结构。首先，STI结构113在衬底中形成；此后，应用蚀刻工艺来选择性蚀刻STI，从而由于通过蚀刻使STI凹陷而形成鳍状有源区域。
掺杂区域108为鳍结构106的掺杂部件。在本实施例中，掺杂区域108充当用于晶体管器件的源极或漏极区域。该掺杂区域可通过由合适的工艺诸如离子注入向鳍结构引入掺杂剂而形成。在一些实例中，通过去除鳍结构的一部分并采用外延工艺由掺杂半导体材料替换该部分而形成掺杂区域。外延工艺涉及在半导体衬底上生长半导体结构。在外延工艺期间，再生长半导体材料可例如由B11类掺杂剂原位掺杂。还可采用其它种类的掺杂剂。再生长部分可由硅(Si)、锗(Ge)、硅锗(SiGe)、碳化硅锗(SiGeC)或Ⅲ-Ⅴ族半导体材料制成。该掺杂区域还可由磷化硅(SiP)、碳化硅(SiC)、磷碳化硅(SiPC)或上述的组合制成。在本实施例中，在形成栅极110后形成掺杂区域108。
根据本实例，伪栅极110在鳍结构106上方形成。伪栅极110可由诸如多晶硅的材料制成。根据本实例，侧壁间隔件112、114在伪栅极110的边缘上形成。侧壁间隔件112、114可采用包括沉积和各向异性蚀刻的步骤形成。侧壁间隔件112、114包括一种或多种介电材料。例如，侧壁间隔件112、114可由二氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(Si3N4)、氮氧化硅碳(SiONC)或上述的任意组合制成。侧壁间隔件112、114被设计成即便在去除伪栅极110之后也留在原位，这将会在下面更为详细地讨论。
当形成伪栅极结构时，伪栅极通常在要形成金属栅极结构的位置形成。因为金属栅极中所使用的金属材料和/或高k介电材料会通过诸如用于形成掺杂区域的退火工艺的多种工艺损坏，所以使用伪栅极。因此，首先形成伪栅极然后形成掺杂区域。在形成掺杂区域后，能够由金属栅极结构替换伪栅极。
在一些实施例中，层间介电(ILD)层111在伪栅极110上方形成。ILD层111为用于将整个集成电路上形成的多个元件电隔离的介电材料。可沉积ILD层并进一步通过CMP工艺平坦化。
图1B示出了伪栅极110的去除。在一个实例中，使用选择性蚀刻工艺以去除形成伪栅极110的材料而同时保持ILD层111基本完好。在去除伪栅极110之后，沟槽116存在于两个间隔件112、114之间。然后可以由形成金属替换栅极的材料填充沟槽116。
图1C为示出金属替换栅极120的形成的示意图。根据本实例，高k介电材料118在沟槽116内形成。高k介电材料118通常与金属栅极结构共同用而作为金属材料与半导体材料之间的栅极介电层。在另一实例中，栅极介电层包括界面层(诸如氧化硅)和位于界面层上的高k介电层。
在放置高k材料118之后，然后可以形成金属替换栅极120。金属栅极120通过将金属材料沉积到通过去除伪栅极110而留下的沟槽116中而形成。随后可以使用CMP工艺以平滑ILD层111的表面及金属替换栅极120的顶部上的任意过多金属材料。用于形成金属栅极120的金属材料可以选自多种合适的材料，诸如铝、钨、铜、硅化物或上述的组合。在一些实施例中，金属栅极120包括具有合适的功函数的第一金属层(被称作功函金属)和位于该功函金属上的另一金属层(诸如铝)。该功函金属具有恰当的功函数(诸如大于约5.2eV用于pFET)以降低场效应晶体管的阈值电压并强化器件性能。在一个实例中，用于pFET的功函金属包括氮化钛。
图1D示出了开口(接触孔)119的形成，该开口119用于形成接触件。图1D还示出了间隔件114从金属替换栅极的侧壁的去除。在一些实例中，第二ILD层121在第一ILD层111的顶部上形成。第二ILD层覆盖金属栅极120。
在形成第二ILD层之后，在掺杂区域108上方形成开口119以暴露掺杂区域108的至少一部分。该开口还暴露了金属替换栅极120的顶部。在一些实例中，使用与去除ILD层111、121的相同蚀刻工艺被用于去除间隔件114。例如，该蚀刻技术可以具有选择性从而使得其在去除ILD和间隔件材料的同时保持金属替换栅极120、鳍结构106以及掺杂区域108基本完好。然而，在一些实例中，可使用多种蚀刻和图案化技术以在ILD层111、121中形成开口119并去除间隔件114。
在一些实例中，用于去除硬掩膜层的相同蚀刻工艺被用于去除间隔件层。该硬掩膜层在图案化工艺期间使用。具体地，沉积并随后图案化该硬掩膜层，使得硬掩膜层中的孔对应诸如开口119的开口所要形成的位置。随后，在用于形成开口119的蚀刻工艺之后，去除硬掩膜层。该硬掩膜层的去除还可被用于去除暴露的间隔件114。
通过去除间隔件114，开口119具有更多的空间自由度来与掺杂区域108对准。然而，栅极120具有不对称的间隔件结构，因为位于一侧上的间隔件112保留在最终结构中而去除了位于邻近掺杂区域108的另一侧上的间隔件114。
图1E示出了对接接触件的形成。根据本实例，在开口119中形成导电材料以形成导电插塞122。该导电插塞122在掺杂区域108与替换金属栅极120之间形成电接触。因为导电插塞122同金属替换栅极120的顶部对接，故其被称作对接接触件。
由于已经去除了间隔件114，因此存在更多的空间用于导电插塞122与掺杂区域108形成电接触。具体地，去除间隔件114暴露了原本由间隔件114覆盖的掺杂区域108的更多部分。因此，金属替换栅极120与掺杂区域108之间存在更好的电接触。
从俯视视角观察，导电插塞122可以由多种形状中的一种形成。例如，从俯视视角观察，导电插塞122可为椭圆形、圆形、矩形或正方形。还可预期为其它形状。导电插塞122可由多种导电材料制成，包括钨(W)、氮化钛(TiN)、氮化钽(TaN)、铜(Cu)、钛(Ti)、硅化钛(TiSi2)、钨化钛(TiW)、钴(Co)、硅化钴(CoSi2)、镍(Ni)、硅化镍(NiSi)、铂(Pt)、硅化铂(PtSi)或它们的组合。
图2为示出了示意性自对准对接接触件的示意图。根据本实例，在掺杂区域108的另一侧上形成第二金属替换栅极202。可在用于形成第一金属替换栅极120的相同工艺期间形成第二金属替换栅极202。在该实例中，第二金属替换栅极202并非旨在同掺杂区域108电连接。因此，第二金属替换栅极202在两侧上具有侧壁间隔件204，其能够将金属替换栅极202同其他部件电隔离。该金属替换栅极202还可具有由诸如氮化硅(SiN)的材料制成的介电盖206。
因为第二金属替换栅极202被覆盖在介电材料(即，间隔件204和盖206)中，导电插塞208能够从第一金属替换栅极120的侧壁延伸至第二金属栅极的间隔件204而不会非故意地在导电插塞208与第二金属替换栅极202之间形成短路。这在图案化导电插塞208时允许较大的窗口误差。因此，该导电插塞208被称作自对准导电插塞208。导电插塞208还与第一金属替换栅极120的顶部形成了对接接触。因此，该导电插塞208还能够被称作自对准对接接触件。出于示例性的目的，ILD层未在图2中示出。
图3为示出包括自对准接触件与独立的对接接触件的示意性接触件结构的示意图。在一些实例中，形成两个独立的导电插塞302、304。具体地，第一导电插塞302在第一金属替换栅极120与第二金属替换栅极202之间形成为自对准接触件。然后，第二导电插塞304形成为对接接触件。第一导电插塞302和第二导电插塞304电接触，以使得第一金属替换栅极120与掺杂区域108之间存在电接触。
第一金属替换栅极120和第二金属替换栅极202可采用上述工艺形成。位于第一金属替换栅极邻近掺杂区域108的一侧上的间隔件可以被去除或可以不被去除。在一些实例中，在第一导电插塞302形成之后且第二导电插塞304形成之前，形成另外的ILD层。出于示例性的目的，未在图3中示出ILD层。
图4为示出对接接触件与掺杂区域之间的示意性硅化物层的示意图。根据本实例，在形成导电插塞122之前，在掺杂区域108上形成硅化物层402。硅化物层402在导电插塞122与掺杂区域108之间实现了更好的电接触。硅化物层402可结合本文描述的其它实施例形成。例如，硅化物层402可与图2中描述的自对准对接接触件或图3中描述的独立的自对准对接接触件结合使用。
图5为示出了部分地去除的高k介电层118的示意性金属栅极的示意图。根据本实施例，在形成导电插塞502之前，可去除高k介电层118的一部分。因此，导电插塞502与金属替换栅极120之间沿着金属替换栅极120的侧壁存在额外的直接接触。在已经去除间隔件114后，可通过蚀刻工艺去除高k介电栅极。与金属替换栅极120的侧壁直接接触的导电插塞502可与本文中描述的其它实施例结合使用。例如，与金属替换栅极120的侧壁直接接触的导电插塞502可与图2中描述的自对准对接接触件或图3中描述的独立的自对准和对接接触件结合使用。
本文描述的原理可被用于形成集成电路内的多种器件。在一个实例中，金属替换栅极120和其它部件及上述实施例可为SRAM单元的一部分。金属替换栅极120和其它部件及上述实施例还可被用于形成通常在集成电路内发现的其它器件。
图6A为示出了两个SRAM单元602-1、602-2的顶视图600的示意图。SRAM为维持其状态而不会被定期刷新的一种类型的易失性存储器。SRAM单元通常包括两个横向连接的数字反相器。反相器包括三个晶体管器件，它们被称作后栅极器件、上拉器件和下拉器件。SRAM单元及组成SRAM单元的反相器的功能超出本发明的范围。因此，在此并不提供对它们的阐释。图6A示出了金属栅极结构和鳍结构在隔离区域618之间的布局且不必示出这些部件如何互连的。图6A和图6B不必示出可使用本文描述的原理形成的每个元件。相反，所示出的元件是为了讨论的目的而示出的。
第一单元602-1包括金属栅极结构610，其同时用作横跨第一鳍结构604的第一下拉器件和横跨第二鳍结构606的第一上拉器件的栅极。第一单元602-1还包括第二金属栅极结构612，其同时用作覆盖第二鳍结构606的第二上拉器件和覆盖第三鳍结构608的第二下拉器件的栅极。第一单元602-1还包括在第一鳍结构604上方形成的第一后栅极器件和在第三鳍结构608上方形成的第二后栅极器件。
第二单元602-2为第一单元602-1的镜像。第二单元602-2包括金属栅极结构616，其同时用作横跨第一鳍结构604的第一下拉器件和横跨第二鳍结构606的第一上拉器件的栅极。第二单元602-2还包括第二金属栅极结构614，其同时用作覆盖第二鳍结构606的第二上拉器件和覆盖第三鳍结构608的第二下拉器件的栅极。第二单元602-2还包括在第一鳍结构604上方形成的第一后栅极器件和在第三鳍结构608上方形成的第二后栅极器件。
上拉器件在N阱622内形成。下拉器件和后栅极器件在P阱624内形成。虚线650表示截取图6B中所示截面图的点。虚线650沿着其上形成有上拉器件的第二鳍结构606。
图6B为示出了两个SRAM单元的截面图630的示意图，使得示出了对接接触件。具体地，第一导电对接接触件634形成为将掺杂区域632-1连接至形成第一单元602-1的第一上拉器件的金属栅极616的顶部。金属栅极614对应于第一单元602-1的第二上拉器件。此外，第二导电对接接触件638形成为将掺杂区域632-3连接至对应于第二单元602-2的第一上拉器件的金属栅极610的顶部。金属栅极612对应于第二单元602-2的第二上拉器件。第三导电插塞636被用于将掺杂区域632-2连接至形成于其它层中的电路。
第一导电插塞634和第二导电插塞638分别与金属栅极616和金属栅极610形成对接接触件。导电插塞634、638还可根据本文描述的其它实施例形成。例如，导电插塞634、638可为如按照图2的文字中描述的自对准对接接触件。此外，导电插塞634、638可包括如按照图3的文字中描述的两个独立形成的元件。导电插塞634、638可包括如分别按照图4和图5的文字中描述的硅化物层和/或部分去除的高k介电层。图6B中示出的部件可根据在按照图1的文字中描述的工艺形成。
图7A为示出了未与鳍结构对准的对接接触件的顶视图的示意图。如上在按照图3的文字中所描述的，自对准接触件能够由对接接触件独立形成。在图3中，对接接触件与鳍结构对准。然而，在一些实例中，对接接触件能够被放置在使得其未与鳍结构对准的位置。图7示出了在两个分离的鳍结构706、708上方形成的两个金属栅极结构702、704。自对准接触件710在两个金属栅极702之间形成。然而，该对接接触件712形成为使得其在未与鳍结构706、708中任一个对准的点处同时接触自对准接触件710和金属栅极结构704。
图7B为示出了未与鳍结构对准的对接接触件的示意性截面图的示意图。在本实例中，两个金属栅极结构702、704在STI区域716上方形成。该STI区域在形成于衬底718中的N阱720上方形成。
自对准接触件710形成为使得其与在金属栅极结构702、704的每一个上形成的侧壁间隔件直接接触。该对接接触件712形成为使得其与金属栅极704的顶部和自对准接触件接触。因为自对准接触件还同鳍结构706、708电接触，金属栅极704也与鳍结构706、708或鳍结构706、708内的掺杂区域(未示出)电接触。
图8为示出了用于形成改进的对接接触件的示意性方法800的流程图。后续流程图不必示出用于实施本文所描述原理而形成的结构的工艺中的每一个步骤。
根据本实例，方法800包括用于提供半导体衬底的步骤802。该衬底可为标准半导体晶圆。该衬底还可具有形成其中的N阱。
方法800进一步包括用于在该衬底上形成鳍结构的步骤804。该鳍结构可由浅沟槽隔离(STI)区域围绕。该鳍结构可被用作多个MOSFET器件的沟道。
方法800进一步包括用于在该鳍结构上方形成伪栅极的步骤806。该伪栅极可由诸如多晶硅的材料制成。伪栅极是暂时性结构，其最终将由金属替换栅极来替代。使用该伪栅极是因为诸如形成源极或漏极区域的后续工艺可能损坏金属替换栅极的金属材料。
方法800进一步包括用于在伪栅极的两个侧部上形成侧壁间隔件的步骤808。该侧壁间隔件可采用沉积工艺形成。该侧壁间隔件可为介电材料。该间隔件在某种程度上用于形成暂时性结构，该暂时性结构中由金属替换栅极来替代伪栅极。
方法800进一步包括用于在鳍结构内形成掺杂区域的步骤810。该掺杂区域邻近栅极结构形成。该掺杂区域可通过在将形成掺杂区域的位置蚀刻鳍结构的一部分而形成。然后，可以使用外延工艺以在鳍结构的蚀刻部分内生长掺杂区域。可以对鳍结构的再生长部分进行掺杂以用作源极或漏极区域。
方法800进一步包括用于由金属替换栅极替代伪栅极的步骤812。这可由通过选择性伪栅极材料的蚀刻工艺去除伪栅极来完成。这样在两个间隔件之间产生了沟槽。然后，高k介电材料沿着沟槽的底部和侧壁形成。随后在高k介电材料上方的沟槽内形成金属材料。
方法800进一步包括用于从金属替换栅极的一侧去除间隔件的步骤814。具体地，去除金属替换栅极与掺杂区域之间的间隔件。这可通过蚀刻工艺来完成。在一些实例中，用于去除ILD层的一部分的相同的工艺来完成去除间隔件。ILD层的这部分是在其中形成接触件的部分。
方法800进一步包括用于形成导电插塞的步骤816，该导电插塞接触掺杂区域、金属替换栅极的侧壁及金属替换栅极的顶部。因此，该导电插塞与金属替换栅极的顶部形成对接接触件。导电插塞在金属替换栅极与掺杂区域之间提供电连接。
根据一个实例，一种半导体器件包括：衬底；位于衬底上的鳍结构，该鳍结构包括掺杂区域；位于鳍结构上方的第一栅极，第一栅极邻近掺杂区域放置，第一栅极在第一侧具有间隔件且在栅极与掺杂区域之间的第二侧上没有间隔件；以及接触掺杂区域和栅极的顶部的导电插塞。
根据一个实例，一种半导体器件包括：衬底；在衬底上形成的鳍结构，该鳍结构包括掺杂区域；位于掺杂区域的第一侧上的第一栅极，第一栅极在两侧上具有侧壁间隔件；位于掺杂区域的第二侧上的第二栅极，第二侧与第一侧相对，第二栅极在两侧上具有间隔件；位于第一栅极和第二栅极之间的自对准接触件；以及直接连接第一栅极的顶部和自对准接触件的对接接触件。
根据一个实例，一种用于形成半导体器件的方法包括：提供衬底；在衬底上形成鳍结构；在鳍结构上方形成伪栅极；在伪栅极的两侧上形成侧壁间隔件；在鳍结构内形成掺杂区域，该掺杂区域邻近伪栅极形成；由栅极替换伪栅极；从栅极的第一侧去除间隔件，第一侧位于栅极和掺杂区域之间；以及形成接触掺杂区域、栅极的第一侧和栅极的顶部的导电插塞。
上面论述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或更改用于实施与所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (19)

1.一种半导体器件，包括：
衬底；
鳍结构，位于所述衬底上，所述鳍结构包括掺杂区域；
第一栅极，位于所述鳍结构上方，所述第一栅极邻近所述掺杂区域放置，所述第一栅极在所述第一栅极的与所述掺杂区域相对的第一侧上具有间隔件并且在所述第一栅极和所述掺杂区域之间的第二侧上没有间隔件，所述第一栅极包括设置在所述鳍结构上方的栅极介电层和设置在所述栅极介电层上方并与所述栅极介电层接触的栅电极，其中，所述栅极介电层沿着所述栅电极的相对侧壁朝向所述第一栅极的顶部延伸，但在所述第二侧没有延伸到所述第一栅极的顶部；以及
导电插塞，接触所述掺杂区域、所述栅极介电层和所述栅电极的一个侧壁和所述第一栅极的顶部。
2.根据权利要求1所述的半导体器件，其中，所述第一栅极包括金属替换栅极。
3.根据权利要求2所述的半导体器件，其中，所述栅极介电层包括与直接位于所述栅电极下方的所述鳍结构物理接触的高k介电层。
4.根据权利要求1所述的半导体器件，还包括邻近所述掺杂区域并与所述第一栅极相对放置的第二栅极，所述第二栅极在两侧上均具有间隔件。
5.根据权利要求4所述的半导体器件，其中，所述导电插塞延伸至所述第二栅极的间隔件。
6.根据权利要求4所述的半导体器件，其中，所述第一栅极和所述第二栅极为静态随机存储器(SRAM)单元的上拉晶体管。
7.根据权利要求1所述的半导体器件，其中，所述掺杂区域包括掺杂的外延区域。
8.根据权利要求1所述的半导体器件，还包括在所述掺杂区域和所述导电插塞之间的所述掺杂区域上形成的硅化物层。
9.根据权利要求1所述的半导体器件，其中，所述第一栅极放置在所述鳍结构的纵向端。
10.根据权利要求1所述的半导体器件，其中，所述鳍结构在所述衬底中的N阱上方形成。
11.根据权利要求10所述的半导体器件，其中，所述第一栅极为用作所述N阱上方的上拉器件和在所述衬底中的P阱上方形成的下拉器件的栅极的伸长栅极。
12.一种半导体器件，包括：
衬底；
鳍结构，在所述衬底上形成，所述鳍结构包括掺杂区域；
第一栅极，位于所述掺杂区域的第一侧上，所述第一栅极包括设置在所述鳍结构上方的栅极介电层和设置在所述栅极介电层上方并与所述栅极介电层接触的栅电极，其中，所述栅极介电层沿着所述栅电极的相对侧壁朝向所述第一栅极的顶部延伸；
第二栅极，位于所述掺杂区域的第二侧上，所述第二侧与所述第一侧相对，所述第二栅极在两侧上均具有间隔件；
位于所述第一栅极和所述第二栅极之间的自对准接触件，所述自对准接触件与所述栅极介电层和所述第二栅极的一个侧壁接触；以及
与所述第一栅极的顶部和所述自对准接触件直接连接的对接接触件。
13.根据权利要求12所述的半导体器件，其中，所述对接接触件直接接触所述自对准接触件的顶部，所述自对准接触件的顶部与所述第一栅极的顶部处于不同高度。
14.根据权利要求12所述的半导体器件，其中，所述对接接触件直接接触所述自对准接触件的部分侧壁，所述自对准接触件的顶部与所述第一栅极的顶部处于不同高度。
15.根据权利要求12所述的半导体器件，其中，所述自对准接触件直接接触所述第一栅极的间隔件和所述第二栅极的间隔件。
16.根据权利要求12所述的半导体器件，还包括位于所述掺杂区域和所述自对准接触件之间的硅化物层。
17.根据权利要求12所述的半导体器件，其中，沿着所述第一栅极的侧壁至少部分地去除位于所述第一栅极和所述第一栅极的间隔件之间的高k介电层的部分。
18.一种用于形成半导体器件的方法，所述方法包括：
提供衬底；
在所述衬底上形成鳍结构；
在所述鳍结构上方形成伪栅极；
在所述伪栅极的两侧上形成侧壁间隔件；
在所述鳍结构内形成掺杂区域，所述掺杂区域邻近所述伪栅极形成；
由第一栅极替代所述伪栅极，所述第一栅极包括栅极介电层和设置在所述栅极介电层上方并与所述栅极介电层接触的金属栅电极，其中，所述栅极介电层沿着所述金属栅电极的相对侧壁朝向所述第一栅极的顶部延伸；
从所述第一栅极的第一侧去除侧壁间隔件以露出所述栅极介电层，所述第一侧位于所述第一栅极和所述掺杂区域之间；
去除所述栅极介电层的一部分以露出所述金属栅电极的一个侧壁；以及
形成接触所述掺杂区域、所述栅极介电层、所述金属栅电极的一个侧壁和所述第一栅极的顶部的导电插塞。
19.根据权利要求18所述的用于形成半导体器件的方法，还包括在邻近所述掺杂区域的与所述第一栅极相对的位置形成第二栅极，所述第二栅极包括位于两侧上的间隔件，其中，所述导电插塞延伸至所述第二栅极的一个侧壁间隔件。
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