TWI580041B - 半導體裝置及其形成方法 - Google Patents

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Description

半導體裝置及其形成方法
本揭露係關於一種半導體技術，且特別是關於一種半導體裝置及其形成方法。
積體電路包括若干類型的部件，特別是電晶體。一種類型的電晶體為金屬氧化物半導體場效應電晶體(MOSFET)。MOSFET裝置包括位於一半導體基底的頂部的一閘極結構。接著在閘極結構的兩側進行摻雜，以形成源極及汲極區域。於閘極下方的源極及汲極區域之間形成一通道。取決於施加於閘極的偏壓，可允許或禁止電流流過通道。
在一些情況下，可採用一鰭結構形成上述通道。鰭結構從基底延伸出並垂直於形成於基底及鰭結構上方的閘極結構。摻雜區域，例如源極及汲極區域，形成於閘極結構的兩側上的鰭結構內。
為了將電晶體連接至其他部件，一導電接觸連接窗連接至源極或汲極區域。在一些情況下，一源極或汲極區域連接至相鄰的閘極結構。但是，由於鰭結構之間的寬度狹窄，難以將接觸連接窗放置在源極或汲極區域上以使接觸連接窗與源極或汲極區域之間存在良好電性接觸。因此，期望改善上述情況下的接觸連接窗。
根據一些實施例，本揭露提供一種半導體裝置，包括：一基底；一鰭結構，位於基底上，且鰭結構包括一摻雜區域；一第一閘極，位於鰭結構上方，第一閘極鄰近摻雜區域放置，第一閘極在一第一側上具有一間隙壁，且在第一閘極與摻雜區域之間的一第二側上沒有間隙壁；以及一導電插塞，接觸摻雜區域及閘極的頂部。
根據一些實施例，本揭露提供一種半導體裝置，包括：一基底；一鰭結構形成於基底上，且鰭結構包括一摻雜區域；一第一閘極，位於摻雜區域的一第一側上，第一閘極在兩側上具有側壁間隙壁；一第二閘極，位於摻雜區域的一第二側上，第二側與第一側相對，第二閘極於兩側上具有間隙壁；一自對準接觸連接窗，位於第一閘極及第二閘極之間；以及一對接接觸連接窗，直接連接第一閘極的頂部及自對準接觸連接窗。
根據一些實施例，本揭露提供一種半導體裝置之形成方法，包括：提供一基底；形成一鰭結構於基底上；形成一虛置閘極於鰭結構上方；形成側壁間隙壁於虛置閘極的兩側上；形成一摻雜區域於鰭結構內，形成的摻雜區域鄰近虛置閘極；以一閘極替換虛置閘極；從閘極的第一側去除間隙壁，第一側位於閘極及摻雜區域之間；以及形成一導電插塞，其接觸摻雜區域、閘極的第一側及閘極的頂部。
102‧‧‧基底
104、622‧‧‧N型井
106‧‧‧鰭狀主動區域/鰭結構
108、632-1、632-2、632-3‧‧‧摻雜區域
110‧‧‧虛置閘極
111、121‧‧‧內層介電層
112、114‧‧‧間隙壁
113‧‧‧淺溝槽隔離結構
116‧‧‧溝槽
118‧‧‧高k介電材料/層
119‧‧‧開口
120‧‧‧(第一)金屬替換閘極
122、208、502‧‧‧導電插塞
200、300、400、500、600、630、700‧‧‧示意圖
202‧‧‧第二金屬替換閘極
204‧‧‧側壁間隙壁
206‧‧‧介電蓋
302‧‧‧(第一)導電插塞
304‧‧‧(第二)導電插塞
402‧‧‧矽化物層
602-1‧‧‧第一SRAM單元
602-2‧‧‧第二SRAM單元
604‧‧‧第一鰭結構
606‧‧‧第二鰭結構
608‧‧‧第三鰭結構
610、616‧‧‧金屬閘極結構
612、614‧‧‧第二金屬閘極結構
624‧‧‧P型井
634‧‧‧第一導電插塞
636‧‧‧第三導電插塞
638‧‧‧第二導電插塞
650、714‧‧‧虛線
702、704‧‧‧金屬閘極結構
706、708‧‧‧鰭結構
710‧‧‧自對準接觸連接窗
712‧‧‧對接接觸連接窗
716‧‧‧STI區域
800‧‧‧方法
PD-1‧‧‧第一下拉裝置
PD-2‧‧‧第二下拉裝置
PG-1‧‧‧第一傳遞閘極裝置
PG-2‧‧‧第二傳遞閘極裝置
PU-1‧‧‧第一下拉裝置
PU-2‧‧‧第二下拉裝置
第1A至1E圖係繪示出根據本揭露的一示例性原理之用於半導體裝置的一改良的對接接觸連接窗之形成方法示意圖。
第2圖係繪示出根據本揭露的一示例性原理之自對準對接接觸連接窗示意圖。
第3圖係繪示出一接觸連接窗結構的示意圖，接觸連接窗結構包括自對準接觸連接窗及獨立的對接接觸連接窗。
第4圖係繪示出根據本揭露的一示例性原理之位於對接接觸連接窗與摻雜區域之間的一矽化物層示意圖。
第5圖係繪示出根據本揭露的一示例性原理之具有部分去除的高k介電層的一金屬閘極的示意圖。
第6A圖係繪示出根據本揭露的一示例性原理之兩個靜態隨機存取記憶體(SRAM)單元上視示意圖。
第6B圖係繪示出根據本揭露的一個示例性原理之兩個SRAM單元的剖面示意圖，以使對接接觸連接窗得以示出。
第7A圖係繪示出根據本揭露的一個示例性原理之未與鰭結構對準的對接接觸連接窗上視示意圖。
第7B圖係繪示出根據本揭露的一個示例性原理之未與鰭結構對準的對接接觸連接窗剖面示意圖。
第8圖係繪示出根據本揭露的一個示例性原理之改良的對接接觸連接窗之形成方法流程圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然， 這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”之上”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
如前文的描述，期望改良一鰭狀主動區域(或一鰭結構)的摻雜區域(即，源極或汲極區域)與相鄰閘極結構之間的電性接觸連接窗。根據本揭露的原理的一個實施例，去除位於金屬替換閘極的側邊上的一個間隙壁，以提供對接接觸連接窗更多的空間。對接接觸連接窗的製作係藉由蝕刻出一溝槽以暴露至少一部分的摻雜區域及金屬替換閘極的頂部。接著去除位於金屬替換閘極的側邊鄰近摻雜區域的間隙壁。然後以導電材料填充溝槽。因為去除了間隙壁，導電材料與金屬替換 閘極的側壁及金屬替換閘極的頂部直接接觸。應該理解，儘管本範例以金屬替換閘極作說明，但實施本揭露的原理的其它範例可採用其它類型的閘極。另外，在去除間隙壁的情況下，摻雜區域具有較大暴露部分用以與導電材料接觸。
第1A至1E圖係繪示出根據本揭露的一示例性原理之用於半導體裝置的一改良的對接接觸連接窗之形成方法示意圖。第1A圖繪示出一基底102，根據一些實施例，在基底102內形成N型井104。一鰭狀主動區域(一鰭結構)106形成於基底102上。一摻雜特徵部件108形成於鰭結構106內。另外，閘極堆疊形成於鰭結構106上。應該理解，儘管因討論目的而僅僅繪示出了單個閘極裝置及單個摻雜特徵部件108，但本揭露的原理的實際實施係具有若干閘極裝置及摻雜部件，以形成特定設計的積體電路。
基底102為一半導體基底，例如一半導體晶圓。基底102可由矽的半導體材料製成。在一些實例中，其它材料可用於基底102，例如鍺或Ⅲ-V族半導體材料。N型井104為半導體基底的一部分，其摻雜有n型摻雜劑，例如磷或砷。在一範例中，一種或多種p型場效應電晶體(pFET)將形成於N型井104內。在一些實施例中，N型井104形成於基底102內，且延伸至鰭結構106。在其它實施例中，例如當一種或多種n型場效應電晶體(nFET)形成於鰭狀主動區域106內時，可選擇性地於其內形成p型井。
鰭結構106為一窄鰭，其從基底102延伸出。在一些實施例中，鰭結構106為一隔離結構所圍繞，例如一淺溝槽 隔離(STI)結構113。STI結構113包括一個或多個介電材料特徵部件，其將鰭結構與其它鰭結構或其它部件電性隔離。在一些實施例中，STI結構的製作步驟包括：圖案化基底，以在其內形成溝槽；以一種或多種介電材料填充溝槽；以及實施一研磨製程(例如化學機械研磨或CMP)。鰭結構106可藉由多種方式形成。在一些實施例中，鰭結構可藉由具有磊晶生長製程的步驟形成。在上述實施例的進一步情況中，STI結構113形成於基底內；且於基底上磊晶生長一半導體材料，以形成鰭狀主動區域106。在一些其它實施例中，藉由包括蝕刻STI的步驟形成鰭結構。首先，STI結構113形成於在基底內；之後，應用蝕刻製程來選擇性蝕刻STI，藉以因透過蝕刻使STI凹陷而形成鰭狀主動區域。
摻雜區域108為鰭結構106的摻雜特徵部件。在本實施例中，摻雜區域108作為電晶體裝置的源極或汲極區域。摻雜區域可藉由合適的製程(例如，離子植入)將摻雜劑引入鰭結構而形成。在一些實例中，藉由去除一部分的鰭結構，並採用磊晶製程而以摻雜半導體材料替換上述部分，進而形成摻雜區域。磊晶製程包括於半導體基底上生長半導體結構。在進行磊晶製程期間，可由B11類摻雜劑進行原位摻雜，以再生長半導體材料。也可採用其它種類的摻雜劑。再生長部分可由矽(Si)、鍺(Ge)、矽鍺(SiGe)、碳化矽鍺(SiGeC)或Ⅲ-V族半導體材料製成。摻雜區域還可由磷化矽(SiP)、碳化矽(SiC)、磷碳化矽(SiPC)或上述的組合製成。在本實施例中，在形成虛置閘極110之後形成摻雜區域108。
根據本範例，一虛置閘極110形成於鰭結構106上方。虛置閘極110可由例如多晶矽的材料製成。根據本實例，側壁間隙壁112、114形成於虛置閘極110的邊緣上。側壁間隙壁112、114的製作可採用包括沉積及異向性蝕刻的步驟。側壁間隙壁112、114包括一種或多種介電材料。舉例來說，側壁間隙壁112、114可由二氧化矽(SiO2)、氮氧化矽(SiON)、氮化矽(Si3N4)、氮氧化矽碳(SiONC)或上述的任意組合製成。側壁間隙壁112、114的設計為即便在去除虛置閘極110之後也留在原位，以下有更為詳細地討論。
當形成虛置閘極結構時，虛置閘極通常形成於欲形成金屬閘極結構的位置。由於金屬閘極中所使用的金屬材料及/或高k(介電常數)介電材料會因各種不同的製程而受損(例如，用於形成摻雜區域的退火製程)，故使用虛置閘極。因此，先形成虛置閘極而後形成摻雜區域。在形成摻雜區域後，能以金屬閘極結構替換虛置閘極。
在一些實施例中，一內層介電(ILD)層111形成於虛置閘極110上方。ILD層111為用於將整個積體電路上形成的各種不同的部件電性隔離的介電材料。可沉積ILD層並進一步藉由CMP製程進行平坦化。
第1B圖係繪示出虛置閘極110的去除。在一個實例中，使用選擇性蝕刻製程以去除形成虛置閘極110的材料，而同時保持ILD層111實質完好無缺。在去除虛置閘極110之後，一溝槽116存在於兩個側壁間隙壁112、114之間。然後可由形成金屬替換閘極的材料來填充溝槽116。
第1C圖係繪示出形成金屬替換閘極120的示意圖。根據本實例，高k介電材料118形成於溝槽116內。高k介電材料118通常與金屬閘極結構一同使用而作為金屬材料與半導體材料之間的一閘極介電層。在另一範例中，閘極介電層包括一界面層(例如，氧化矽)及位於界面層上的一高k介電層。
在放置高k介電材料118之後，可接著形成金屬替換閘極120。金屬替換閘極120的製作係藉由將金屬材料沉積至因去除虛置閘極110而留下的溝槽116內。隨後可使用CMP製程以使ILD層111的表面平滑及移除金屬替換閘極120的頂部上的任何過多金屬材料。用於形成金屬閘極120的金屬材料可選自多種合適的材料，例如鋁、鎢、銅、矽化物或上述的組合。在一些實施例中，金屬替換閘極120包括具有合適的功函數的一第一金屬層(被稱作功函數金屬)及位於功函數金屬上的另一金屬層(例如，鋁)。功函數金屬具有恰當的功函數(例如，用於pFET為大於約5.2eV)，以降低場效應電晶體的閾值電壓並強化裝置效能。在一範例中，用於pFET的功函數金屬包括氮化鈦。
第1D圖係繪示出一開口(接觸孔)119的形成，開口119用於形成一接觸連接窗。第1D圖還繪示出從金屬替換閘極的側壁去除側壁間隙壁114。在一些範例中，一第二ILD層121形成於一第一ILD層111的頂部上。第二ILD層121覆蓋金屬替換閘極120。
在形成第二ILD層之後，在摻雜區域108上方形成一開口119以暴露至少一部分的摻雜區域108。開口119還暴露 了金屬替換閘極120的頂部。在一些範例中，使用與去除第一及第二ILD層111、121的相同蝕刻製程來去除側壁間隙壁114。舉例來說，蝕刻技術可以具有選擇性，使其在去除ILD及間隙壁材料的同時保留金屬替換閘極120、鰭結構106以及摻雜區域108實質完好無缺。然而，在一些範例中，可使用多種蝕刻及圖案化技術以在第一及第二ILD層111、121中形成開口119並去除側壁間隙壁114。
在一些範例中，以去除一硬罩幕層的相同蝕刻製程來去除間隙壁層。硬罩幕層係使用於圖案化製程期間。具體地，沉積並接著圖案化上述硬罩幕層，使硬罩幕層中的孔洞對應開口(例如，開口119)所要形成的位置。在進行形成開口119的蝕刻製程之後接著去除硬罩幕層。硬罩幕層的去除還可用以去除暴露的側壁間隙壁114。
藉由去除側壁間隙壁114，開口119具有更多的空間自由度來與摻雜區域108對準。然而，金屬替換閘極閘極120具有非對稱的間隙壁配置，這是因為位於一側上的側壁間隙壁112保留於最終結構中，而去除了位於鄰近摻雜區域108的另一側上的側壁間隙壁114。
第1E圖係繪示出了對接接觸連接窗的形成。根據本範例，於開口119內形成一導電材料以形成導電插塞122。導電插塞122於摻雜區域108與金屬替換閘極120之間形成電接觸。因為導電插塞122與金屬替換閘極120的頂部對接，故其被稱作一對接接觸連接窗。
由於已去除側壁間隙壁114，因此存在更多的空間 用於導電插塞122與摻雜區域108形成電性接觸。具體地，去除側壁間隙壁114暴露出原先被側壁間隙壁114覆蓋的摻雜區域108的更多部分。因此，金屬替換閘極120與摻雜區域108之間存在更好的電性接觸。
從上視視角觀察，導電插塞122可以由多種不同的形狀中的一種形成。舉例來說，從上視視角觀察，導電插塞122可為橢圓形、圓形、矩形或方形。還可預期為其它形狀。導電插塞122可由多種不同的導電材料製成，包括鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、銅(Cu)、鈦(Ti)、矽化鈦(TiSi2)、鎢化鈦(TiW)、鈷(Co)、矽化鈷(CoSi2)、鎳(Ni)、矽化鎳(NiSi)、鉑(Pt)、矽化鉑(PtSi)或其組合。
第2圖係繪示出一示例性之自對準對接接觸連接窗示意圖200。根據本範例，一第二金屬替換閘極202形成於摻雜區域108的另一側上。可在用以形成第一金屬替換閘極120的相同製程期間形成第二金屬替換閘極202。在此範例中，第二金屬替換閘極202並非旨在與摻雜區域108電性連接。因此，第二金屬替換閘極202的兩側上具有側壁間隙壁204，其能夠將第二金屬替換閘極202與其他特徵部件電隔離。第二金屬替換閘極202還可具有介電蓋206，其由例如氮化矽(SiN)的材料製成。
因為第二金屬替換閘極202覆蓋於介電材料(即，側壁間隙壁204及介電蓋206)內，因此導電插塞208能從第一金屬替換閘極120的側壁延伸至第二金屬閘極的側壁間隙壁 204而不會不慎地在導電插塞208與第二金屬替換閘極202之間形成短路。此於圖案化導電插塞208時允許較大的容許誤差。因此，導電插塞208被稱作自對準導電插塞208。導電插塞208還與第一金屬替換閘極120的頂部形成了對接接觸。因此，導電插塞208還能被稱作自對準對接接觸連接窗。出於示例性的目的，第2圖中未繪示出ILD層。
第3圖係繪示出係繪示出一接觸連接窗結構的示意圖300，接觸連接窗結構包括自對準接觸連接窗及獨立的對接接觸連接窗。在一些實例中，形成兩個獨立的第一及第二導電插塞302及304。具體地，於第一金屬替換閘極120與第二金屬替換閘極202之間形成作為自對準接觸連接窗的一第一導電插塞302。然後，形成作為對接接觸連接窗的一第二導電插塞304。第一導電插塞302及第二導電插塞304電性接觸，以使第一金屬替換閘極120與摻雜區域108之間存在電性接觸。
第一金屬替換閘極120及第二金屬替換閘極202可採用上述製程形成。位於第一金屬替換閘極鄰近摻雜區域108的一側上的間隙壁可去除或不去除。在一些實例中，於形成第一導電插塞302之後且於形成第二導電插塞304之前，形成另外的ILD層。出於示例性的目的，第3圖中未繪示出ILD層。
第4圖係繪示出對接接觸連接窗與摻雜區域之間的一矽化物層的示意圖400。根據本範例，在形成導電插塞122之前，於摻雜區域108上形成一矽化物層402。矽化物層402在導電插塞122與摻雜區域108之間提供了更好的電性接觸。矽化物層402可在本揭露的其它實施例中形成。舉例來說，矽化物 層402可與第2圖中自對準對接接觸連接窗或第3圖中獨立的自對準對接接觸連接窗結合使用。
第5圖係繪示出具有部分去除的高k介電層118的金屬閘極的示意圖500。根據本實施例，在形成導電插塞502之前，可去除一部分的高k介電層118。因此，導電插塞502與金屬替換閘極120之間沿著金屬替換閘極120的側壁存在額外的直接接觸。在去除側壁間隙壁114後，可經由一蝕刻製程去除高k介電閘極。與金屬替換閘極120的側壁直接接觸的導電插塞502可與本揭露的其它實施例結合使用。舉例來說，與金屬替換閘極120的側壁直接接觸的導電插塞502可與第2圖中的自對準對接接觸連接窗或第3圖中的獨立的自對準及對接接觸連接窗結合使用。
本揭露的原理可用於形成積體電路內的多種不同裝置。在一範例中，金屬替換閘極120及其它特徵部件及上述實施例可為一部分的SRAM單元。金屬替換閘極120及其它特徵部件及上述實施例還可用於形成於積體電路內一般所見的其它裝置。
第6A圖係繪示出兩個SRAM單元的上視示意圖600。SRAM為維持其狀態而不會被定期更新(refresh)的一種類型的揮發性記憶體。SRAM單元通常包括兩個交錯耦接的數位反相器。反相器包括三個電晶體裝置，其被稱作傳遞閘極(pass-gate)裝置、上拉(pull-up)裝置及下拉(pull-down)裝置。SRAM單元及組成SRAM單元的反相器的功能超出本發明的範圍。因此，在此並不提供對它們的闡釋。第6A圖係繪示 出金屬閘極結構及鰭結構在隔離區域618之間的佈局且不必繪示出這些特徵部件如何進行內連接的。第6A及6B圖不必繪示出可使用本揭露的原理形成的每個部件。相反，所繪示出的部件是為了討論的目的而繪示出的。
第一SRAM單元602-1包括一金屬閘極結構610，其同時作為跨越一第一鰭結構604的一第一下拉裝置PD-1及跨越第二鰭結構606的一第一上拉裝置PU-1的一閘極。第一SRAM單元602-1也包括一第二金屬閘極結構612，其同時作為位於第二鰭結構606上方的一第二上拉裝置PU-2及位於一第三鰭結構608上方的一第二下拉裝置PD-2的閘極。第一SRAM單元602-1也包括形成於第一鰭結構604上方的一第一傳遞閘極裝置PG-1及形成於一第三鰭結構608上方形成的一第二傳遞閘極裝置PG-2。
第二SRAM單元602-2為第一SRAM單元602-1的鏡像。第二SRAM單元602-2包括一金屬閘極結構616，其同時作為跨越第一鰭結構604的一第一下拉裝置PD-1及跨越第二鰭結構606的一第一上拉裝置PU-1的一閘極。第二SRAM單元602-2也包括一第二金屬閘極結構614，其同時作為位於第二鰭結構606上方的一第二上拉裝置PU-2及位於第三鰭結構608上方的一第二下拉裝置PD-2的一閘極。第二SRAM單元602-2也包括形成於第一鰭結構604上方的一第一傳遞閘極裝置PG-1及形成於第三鰭結構608上方的一第二傳遞閘極裝置PG-2。
上拉裝置形成於一N型井622內。下拉裝置及傳遞閘極裝置形成於一P型井624內。虛線650表示截取第6B圖中所 示剖面示意圖的點。虛線650沿著其上形成有上拉裝置的第二鰭結構606。
第6B圖係繪示出兩個SRAM單元的剖面示意圖630，以示出對接接觸連接窗。具體地，形成的一第一導電對接接觸連接窗634為將摻雜區域632-1連接至金屬閘極結構616的頂部，金屬閘極結構616係形成第二SRAM單元602-2的第一上拉裝置PU-1。第二金屬閘極結構614對應於第二SRAM單元602-2的第二上拉裝置PU-2。此外，形成的一第二導電對接接觸連接窗638為將摻雜區域632-3連接至對應於第一SRAM單元602-1的第一上拉裝置PU-1的金屬閘極610的頂部。金屬閘極612對應於第一SRAM單元602-1的第二上拉裝置PU-2。一第三導電插塞636用於將摻雜區域632-2連接至形成於其它層中的電路。
第一導電插塞634及第二導電插塞638分別與金屬閘極結構616及金屬閘極結構610形成對接接觸連接窗。第一及第二導電插塞634、638也可根據本揭露的其它實施例形成。舉例來說，第一及第二導電插塞634、638可為如關於第2圖的文中所述的自對準對接接觸連接窗。此外，第一及第二導電插塞634、638可包括如關於第3圖的文中所述的兩個獨立形成的部件。第一及第二導電插塞634、638可包括如分別關於第4及5圖的文中所述的矽化物層及/或部分去除的高k介電層。第6B圖中繪示出的特徵部件可根據關於第1圖的文中所述的製程而形成。
第7A圖係繪示出未與一鰭結構對準的一對接接觸 連接窗的上視示意圖700。如關於第3圖的文中所述，自對準接觸連接窗能與對接接觸連接窗各自獨立形成。在第3圖中，對接接觸連接窗與鰭結構對準。然而，在一些範例中，對接接觸連接窗能放置於使其未與鰭結構對準的位置。第7圖係繪示出了在兩個分離的鰭結構706、708上方形成的兩個金屬閘極結構702、704。自對準接觸連接窗710形成於兩個金屬閘極結構702、704之間。然而，形成的對接接觸連接窗712為使其位於未與鰭結構706、708中任一個對準的一處，而同時接觸自對準接觸連接窗710及金屬閘極結構704。
第7B圖係繪示出沿第7A圖中虛線714之未與一鰭結構對準的一對接接觸連接窗的剖面示意圖。在本範例中，兩個金屬閘極結構702、704形成於一STI區域716上方。STI區域716形成於一N型井720上方，而N型井720形成於一基底718內。
形成的自對準接觸連接窗710為使其與形成於金屬閘極結構702、704的每一個上的側壁間隙壁直接接觸。形成的對接接觸連接窗712為使其與金屬閘極結構704的頂部及自對準接觸連接窗接觸。因為自對準接觸連接窗也與鰭結構706、708電性接觸，因此金屬閘極結構704也與鰭結構706、708或鰭結構706、708內的摻雜區域(未繪示)電性接觸。
第8圖係繪示出改良的對接接觸連接窗之形成方法800的流程圖。後續流程圖不必繪示出用於實施本文所述原理而形成的結構的製程中的每一個步驟。
根據本範例，方法800包括提供一半導體基底的步驟802。半導體基底可為一標準半導體晶圓。半導體基底還可 具有形成於其內的N型井。
方法800進一步包括形成一鰭結構於半導體基底上的步驟804。鰭結構可被淺溝槽隔離(STI)區域所圍繞。鰭結構可作為多個MOSFET裝置的一通道。
方法800進一步包括形成一虛置閘極於鰭結構上方的步驟806。虛置閘極可由例如多晶矽的材料製成。虛置閘極為一暫時性結構，其最終將由金屬替換閘極來替代。使用虛置閘極是因為後續製程(例如，形成源極或汲極區域)可能會損壞金屬替換閘極的金屬材料。
方法800進一步包括形成側壁間隙壁於虛置閘極的兩側上的步驟808。側壁間隙壁可採用沉積製程形成。側壁間隙壁可為介電材料。間隙壁在某種程度上用於形成一暫時性結構，其中由金屬替換閘極來替代虛置閘極。
方法800進一步包括形成一摻雜區域於鰭結構內的步驟810。形成的摻雜區域鄰近虛置閘極。摻雜區域可藉由位於將形成摻雜區域的位置蝕刻一部分的鰭結構而形成。然後，可使用磊晶製程以在鰭結構的蝕刻部分內生長摻雜區域。可對鰭結構的再生長部分進行摻雜以作為源極或汲極區域。
方法800進一步包括以金屬替換閘極替代虛置閘極的步驟812。這可經由一蝕刻製程去除虛置閘極來完成，其對虛置閘極材料具選擇性。如此一來便於兩個間隙壁之間形成溝槽。然後，沿著溝槽的底部及側壁形成一高k介電材料。隨後形成一金屬材料於高k介電材料上方的溝槽內。
方法800進一步包括從金屬替換閘極的一側去除 一間隙壁的步驟814。具體地，去除位於金屬替換閘極與摻雜區域之間的間隙壁。此可經由一蝕刻製程來完成。在一些範例中，以用於去除一部分的ILD層的相同的製程來去除間隙壁。上述ILD層的去除部分圍棋內將形成接觸連接窗的部分。
方法800進一步包括形成一導電插塞的步驟816，導電插塞接觸摻雜區域、金屬替換閘極的側壁以及金屬替換閘極的頂部。因此，導電插塞與金屬替換閘極的頂部形成一對接接觸連接窗。導電插塞提供金屬替換閘極與摻雜區域之間的電性連接。
根據一範例，提供一種半導體裝置，包括：一基底；一鰭結構，位於基底上，且鰭結構包括一摻雜區域；一第一閘極，位於鰭結構上方，第一閘極鄰近摻雜區域放置，第一閘極在一第一側上具有一間隙壁，且在第一閘極與摻雜區域之間的一第二側上沒有間隙壁；以及一導電插塞，接觸摻雜區域及閘極的頂部。
根據一範例，提供一種半導體裝置，包括：一基底；一鰭結構形成於基底上，且鰭結構包括一摻雜區域；一第一閘極，位於摻雜區域的一第一側上，第一閘極在兩側上具有側壁間隙壁；一第二閘極，位於摻雜區域的一第二側上，第二側與第一側相對，第二閘極於兩側上具有間隙壁；一自對準接觸連接窗，位於第一閘極及第二閘極之間；以及一對接接觸連接窗，直接連接第一閘極的頂部及自對準接觸連接窗。
根據一範例，提供一種半導體裝置之形成方法，包括：提供一基底；形成一鰭結構於基底上；形成一虛置閘極 於鰭結構上方；形成側壁間隙壁於虛置閘極的兩側上；形成一摻雜區域於鰭結構內，形成的摻雜區域鄰近虛置閘極；以一閘極替換虛置閘極；從閘極的第一側去除間隙壁，第一側位於閘極及摻雜區域之間；以及形成一導電插塞，其接觸摻雜區域、閘極的第一側及閘極的頂部。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的設計或變更基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
102‧‧‧基底
104‧‧‧N型井
106‧‧‧鰭狀主動區域/鰭結構
108‧‧‧摻雜區域
112‧‧‧間隙壁
113‧‧‧淺溝槽隔離結構
118‧‧‧高k介電材料/層
120‧‧‧(第一)金屬替換閘極
122‧‧‧導電插塞

Claims (9)

  1. 一種半導體裝置，包括：一基底；一鰭結構，位於該基底上，且該鰭結構包括一摻雜區域；一第一閘極，位於該鰭結構上方，該第一閘極鄰近該摻雜區域放置，該第一閘極在一第一側上具有一間隙壁，且在第一閘極與摻雜區域之間的一第二側上沒有間隙壁；一第二閘極，鄰近該摻雜區域，且與該第一閘極相對放置，該第二閘極在兩側上均具有間隙壁；以及一導電插塞，接觸該第二閘極其中一側上的該間隙壁、該摻雜區域及該第一閘極的頂部。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極包括一金屬替換閘極，且其中形成於該第一閘極的該第二側上的一高k介電層被部分去除，使該導電插塞與該第二側直接接觸。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一閘極及該第二閘極為靜態隨機記憶體(SRAM)單元的上拉電晶體。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該摻雜區域包括一摻雜的磊晶區域。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括一矽化物層，形成於該摻雜區域及該導電插塞之間且位於該摻雜區域上。
  6. 一種半導體裝置，包括： 一基底；一鰭結構形成於該基底上，且該鰭結構包括一摻雜區域；一第一閘極，位於該摻雜區域的一第一側上，該第一閘極在兩側上具有側壁間隙壁；一第二閘極，位於該摻雜區域的一第二側上，該第二側與該第一側相對，該第二閘極於兩側上具有間隙壁；一自對準接觸連接窗，位於該第一閘極及該第二閘極之間，其中該自對準接觸連接窗的頂部的高度高於與該第一閘極的頂部的高度；以及一對接接觸連接窗，直接連接該第一閘極的頂部及該自對準接觸連接窗的側壁。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該自對準接觸連接窗該第一閘極與該第二閘極上的該等間隙壁。
  8. 如申請專利範圍第6項所述之半導體裝置，其中至少沿著該第一閘極的一側壁，部分去除位於該第一閘極與該第一閘極上的該等間隙壁之間的一部分的一高k介電層。
  9. 一種半導體裝置之形成方法，包括：提供一基底；形成一鰭結構於該基底上；形成一虛置閘極於該鰭結構上方；形成側壁間隙壁於該虛置閘極的兩側上；形成一摻雜區域於該鰭結構內，形成的該摻雜區域鄰近該虛置閘極；以一閘極替換該虛置閘極； 從該閘極的一第一側去除該側壁間隙壁，該第一側位於該閘極與該摻雜區域之間；以及形成一導電插塞，其該接觸摻雜區域、該閘極的該第一側及該閘極的頂部。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016032528A1 (en) * 2014-08-29 2016-03-03 Intel Corporation Technique for filling high aspect ratio, narrow structures with multiple metal layers and associated configurations
KR102282980B1 (ko) * 2015-01-05 2021-07-29 삼성전자주식회사 실리사이드를 갖는 반도체 소자 및 그 형성 방법
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9853127B1 (en) * 2016-06-22 2017-12-26 International Business Machines Corporation Silicidation of bottom source/drain sheet using pinch-off sacrificial spacer process
KR102292645B1 (ko) * 2017-03-09 2021-08-24 삼성전자주식회사 집적회로 소자
US10319832B2 (en) * 2017-04-28 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
CN108987362B (zh) * 2017-05-31 2020-10-16 华邦电子股份有限公司 内连线结构、其制造方法与半导体结构
CN108109966B (zh) * 2018-01-30 2021-09-17 德淮半导体有限公司 静态随机存取存储器及其制造方法
US10861859B2 (en) 2018-06-29 2020-12-08 Taiwan Semiconductor Manufacturing Company Ltd. Memory cells with butted contacts and method of forming same
CN111696920B (zh) * 2019-03-13 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11139242B2 (en) * 2019-04-29 2021-10-05 International Business Machines Corporation Via-to-metal tip connections in multi-layer chips
US11018260B2 (en) * 2019-09-17 2021-05-25 Taiwan Semiconductor Manufacturing Company Ltd. Non-volatile memory device with reduced area

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545584A (en) * 1995-07-03 1996-08-13 Taiwan Semiconductor Manufacturing Company Unified contact plug process for static random access memory (SRAM) having thin film transistors
US6927461B2 (en) * 2001-06-22 2005-08-09 Samsung Electronics Co., Ltd. Semiconductor device having shared contact and fabrication method thereof
US20130141963A1 (en) * 2011-12-06 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for FinFET SRAM Cells

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3239940B2 (ja) 1997-09-10 2001-12-17 日本電気株式会社 半導体装置及びその製造方法
US6100569A (en) * 1999-03-19 2000-08-08 United Microelectronics Corp. Semiconductor device with shared contact
US6924560B2 (en) * 2003-08-08 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Compact SRAM cell with FinFET
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
KR20070109484A (ko) 2006-05-11 2007-11-15 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US20130062701A1 (en) * 2011-09-08 2013-03-14 Chiu-Te Lee Semiconductor device and manufacturing method thereof
KR20170106657A (ko) 2011-09-30 2017-09-21 인텔 코포레이션 집적회로 구조 및 집적회로 구조의 제조 방법
US9041115B2 (en) * 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
KR102025339B1 (ko) * 2013-03-07 2019-09-26 삼성전자 주식회사 도전성 플러그를 포함하는 반도체 소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545584A (en) * 1995-07-03 1996-08-13 Taiwan Semiconductor Manufacturing Company Unified contact plug process for static random access memory (SRAM) having thin film transistors
US6927461B2 (en) * 2001-06-22 2005-08-09 Samsung Electronics Co., Ltd. Semiconductor device having shared contact and fabrication method thereof
US20130141963A1 (en) * 2011-12-06 2013-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and Apparatus for FinFET SRAM Cells

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI689080B (zh) * 2017-05-08 2020-03-21 聯華電子股份有限公司 記憶體裝置

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