CN112216695A - 半导体装置及形成半导体装置的方法 - Google Patents

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Abstract

本发明实施例涉及半导体装置及形成半导体装置的方法。一种半导体装置包含：衬底；离子植入硅层，其安置于所述衬底中；第一绝缘体层，其安置于所述离子植入硅层上方；有源装置，其安置于所述第一绝缘体层上方；及导电通路，其经配置以穿透所述第一绝缘体层以耦合所述离子植入硅层及所述有源装置。

Description

半导体装置及形成半导体装置的方法
技术领域
本发明实施例涉及半导体装置及形成半导体装置的方法。
背景技术
半导体装置用于例如个人计算机、蜂窝电话、数字相机及其它电子设备的各种电子应用中。随着半导体产业已发展至追求更高装置密度、更高性能及更低成本的纳米技术工艺节点，来自制造及设计两方面问题的挑战已导致三维设计的开发。然而，随着最小构件大小减小，出现了需解决的额外问题。
发明内容
本发明的一实施例涉及一种半导体装置，其包括：衬底；离子植入硅层，其安置于所述衬底中；第一绝缘体层，其安置于所述离子植入硅层上方；有源装置，其安置于所述第一绝缘体层上方；及导电通路，其经配置以穿透所述第一绝缘体层以耦合所述离子植入硅层及所述有源装置。
本发明的一实施例涉及一种半导体装置，其包括：衬底；离子植入硅层，其安置于所述衬底中；第一绝缘体层，其安置于所述离子植入硅层上方；半导体鳍片基底，其安置于所述第一绝缘体层上方；及导电通路，其经配置以穿透所述第一绝缘体层以耦合所述离子植入硅层及所述半导体鳍片基底。
本发明的一实施例涉及一种形成半导体装置的方法，所述方法包括：形成具有离子植入硅层的晶片，其中所述离子植入硅层安置于所述晶片内的第一绝缘体层与第二绝缘体层之间；在所述离子植入硅层上方形成有源区域；在所述有源区域中形成有源装置；及形成导电通路以耦合所述离子植入硅层及所述有源装置。
附图说明
从结合附图解读的以下详细描述最佳理解本揭示的方面。应注意，根据行业标准做法，各种构件未按比例绘制。事实上，为使讨论清楚，可任意增大或减小各种构件的尺寸。
图1是绘示根据一些实施例的形成半导体装置的方法的流程图。
图2是绘示根据一些实施例的晶片的图式。
图3是绘示根据一些实施例的形成图2的晶片的方法的流程图。
图4是绘示根据一些实施例的形成于硅晶片中的氧化硅粒子的图式。
图5是绘示根据一些实施例的形成于硅晶片中的氧化硅层的图式。
图6是绘示根据一些实施例的形成于硅晶片上的相对较厚硅层的图式。
图7是绘示根据一些实施例的形成于硅晶片中的导电层的图式。
图8是绘示根据一些实施例的形成于硅晶片中的氧化硅粒子的图式。
图9是绘示根据一些实施例的形成于硅晶片中的氧化硅层的图式。
图10是绘示根据一些实施例的形成于硅晶片上的相对较厚硅层的图式。
图11是绘示根据一些实施例的硅层上的有源区域及混合鳍片区域的图式。
图12是绘示根据一些实施例的形成于绝缘体层上的间隔物及硅部分的图式。
图13是绘示根据一些实施例的形成于硅衬底上的有源区域的图式。
图14是绘示根据一些实施例的第一有源区域及第二有源区域的图式。
图15是绘示根据一些实施例的形成于第一有源区域及第二有源区域中的半导体鳍片结构的图式。
图16是绘示根据一些实施例的形成于半导体结构的边界上的第一沟渠及第二沟渠的图式。
图17是绘示根据一些实施例的形成于半导体结构的边界上的第一多晶硅层及第二多晶硅层的图式。
图18是绘示根据一些实施例的有源装置的栅极的位置的图式。
图19是绘示根据一些实施例的有源装置的栅极的图式。
图20是绘示根据一些实施例的形成于埋藏导电层上的导电通路的图式。
图21A是绘示根据一些实施例的形成于有源装置上的EPI层的图式。
图21B是绘示根据一些实施例的N型FinFET及P型FinFET的图式。
图22是绘示根据一些实施例的N型FinFET及P型FinFET的横截面图的图式。
图23是绘示根据一些实施例的电路单元的俯视图的图式。
图24是绘示根据一些实施例的第一CFET结构及第二CFET结构的图式。
图25是绘示根据一些实施例的形成于半导体结构的边界上的第一沟渠及第二沟渠的图式。
图26是绘示根据一些实施例的形成于半导体结构的边界上的第一多晶硅层及第二多晶硅层的图式。
图27是绘示根据一些实施例的有源装置的栅极的位置的图式。
图28是绘示根据一些实施例的有源装置的栅极的图式。
图29是绘示根据一些实施例的形成于埋藏导电层上的导电通路的图式。
图30是绘示根据一些实施例的第一CFET及第二CFET的图式。
图31是绘示根据一些实施例的第一CFET的部分的横截面图的图式。
图32是绘示根据一些实施例的电路单元的俯视图的图式。
图33是绘示根据一些实施例的形成半导体装置的方法的流程图。
图34是绘示根据一些实施例的形成于有源区域中的沟渠及间隔物的图式。
图35是根据一些实施例的形成于第一沟渠中的导电通路的图式。
图36是绘示根据一些实施例的N型FinFET及P型FinFET的横截面图的图式。
图37A是绘示根据一些实施例的SRAM单元的图式。
图37B是绘示根据一些实施例的SRAM单元的电路图。
图38是绘示根据一些实施例的SRAM单元的图式。
具体实施方式
以下揭示提供用于实施所提供主题的不同特征的诸多不同实施例或实例。下文将描述组件及布置的特定实例以简化本揭示。当然，这些仅为实例且不意在限制。例如，在以下描述中，在第二构件上方或第二构件上形成第一构件可包含其中形成直接接触的所述第一构件及所述第二构件的实施例，且还可包含其中额外构件可形成于所述第一构件与所述第二构件之间使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭示可在各种实例中重复元件符号及/或字母。此重复是为了简单及清楚且其本身不指示所讨论的各种实施例及/或配置之间的关系。
此外，为易于描述，空间相对术语(例如“下方”、“低于”、“下”、“上方”、“上”及其类似者)在本文中可用于描述一元件或构件与另一(些)元件或构件的关系，如图中所绘示。除图中所描绘的定向之外，空间相对术语还意欲涵盖装置在使用或操作中的不同定向。可依其它方式(旋转90度或以其它定向)定向设备且还可因此解释本文中所使用的空间相对描述词。
可通过任何适合方法来图案化鳍片。例如，可使用包含双重图案化或多重图案化工艺的一或多种光刻工艺来图案化鳍片。一般来说，双重图案化或多重图案工艺组合光刻及自对准工艺以允许产生具有(例如)小于原本可使用单一直接光刻工艺所获得的节距的节距的图案。例如，在一实施例中，牺牲层形成于衬底上方且使用光刻工艺来图案化。使用自对准工艺来在图案化牺牲层旁边形成间隔物。接着，移除牺牲层，且接着可使用剩余间隔物来图案化鳍片。
图1是绘示根据一些实施例的形成半导体装置的方法100的流程图。半导体装置可为平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、环绕式栅极场效应晶体管(GAAFET)、互补场效应晶体管(CFET)或由上述晶体管组成的静态随机存取存储器(SRAM)。一般来说，半导体装置可包含栅极电极、源极区域及漏极区域。就FinFET装置来说，FinFET包含多个鳍片及栅极电极。各鳍片可具有第一源极/漏极(S/D)区域及第二S/D区域，及定位于第一S/D区域与第二S/D区域之间的通道区域。栅极电极可包围通道区域。方法100包括操作102至110。只要实现大致上相同结果，图1中所展示的流程图的操作就可不遵循相同顺序且可不连续。在一些实施例中，可包含其它中间操作。
在操作102及图2中，提供具有埋藏导电层的硅晶片。图2是绘示根据一些实施例的晶片200的图式。根据一些实施例，晶片是包括硅衬底202、第一绝缘体层204、导电层206、第二绝缘体层208及硅层210的基底晶片。绝缘体层204及208可为氧化硅层。绝缘体层204安置于硅衬底202上，导电层206安置于绝缘体层204的上表面上，绝缘体层208安置于导电层206的上表面上，且硅层210安置于绝缘体层208的上表面上。根据一些实施例，导电层206埋藏于晶片200内。导电层206可为离子植入硅层。导电层206可为非金属导电层。导电层206可为n型掺杂层(N+)或p型掺杂层(P+)。例如，当导电层206是n型掺杂层时，层可植入有氟化磷(PF2)。当导电层206是p型掺杂层时，层可植入有硼(B)。
图3是绘示根据一些实施例的形成晶片200的方法300的流程图。方法可包括双重SIMOX(氧植入分离)工艺以形成用于形成上述半导体装置的基底晶片。方法300包括操作302至314。只要实现大致上相同结果，图3中所展示的流程图的操作就可不遵循相同顺序且可不连续。在一些实施例中，可包含其它中间操作。
在操作302及图4中，对硅晶片400执行植入工艺以将氧离子(O+)植入至硅晶片400中。在操作302中，将氧化硅粒子402植入至硅晶片400中。
在操作304及图5中，对硅晶片400执行退火工艺以在硅晶片400中形成氧化硅层502。当氧化硅层502形成于硅晶片400内时，在氧化硅层502上方形成相对较薄硅层504。
在操作306及图6中，对硅晶片400执行化学气相沉积(CVD)工艺以在氧化硅层502上形成相对较厚硅层602。
在操作308及图7中，对硅晶片400执行植入工艺以将氟化磷(PF2)或硼(B)植入至硅层602中。如果将在硅层602中形成n型掺杂层(N+)，那么将(例如)氟化磷植入至硅层602中。如果将在硅层602中形成p型掺杂层(P+)，那么将(例如)硼植入至硅层602中。因此，导电层(N+或P+)702可形成于硅层602内。当导电层702形成于硅层602内时，可减小硅层602的厚度。
在操作310及图8中，对硅晶片400执行植入工艺以将氧离子(O+)植入至硅层602中。可在硅层602与导电层702之间的界面上形成氧化硅粒子802。
在操作312及图9中，对硅晶片400执行退火工艺以在硅层602及/或导电层702的部分中形成氧化硅层902。当氧化硅层902形成于硅层602内时，可进一步减小硅层602的厚度。
在操作314及图10中，对硅晶片400执行CVD工艺以增大氧化硅层902上硅层602的厚度以形成相对较厚硅层1002。在操作314中，可在CVD工艺之后进一步施加化学机械平面化工艺以使硅层1002的顶面平滑。在图10中，硅层1002、氧化层902、导电层702、氧化层502及硅晶片400分别类似于图2的硅衬底202、绝缘体层204、导电层206、绝缘体层208及硅层210。
在操作302至314之后，形成具有埋藏导电层(即，702)的基底晶片(即，200)。埋藏导电层安置于硅晶片中的两个绝缘体层(即，氧化硅层502与902)之间。根据一些实施例，氧化硅层502的厚度可大于氧化硅层902的厚度。
请再次参考图1，在操作104及图11中，在晶片200上界定有源区域(或氧化物扩散(OD)区域)及混合鳍片区域。图11是绘示根据一些实施例的硅层210的顶面上的有源区域1102及1104以及混合鳍片区域1106、1108及1110的图式。此外，在操作104中，执行第一蚀刻工艺以蚀刻对应于硅层210上的混合鳍片区域1106、1108及1110的硅的部分以暴露绝缘体层208的顶面。接着，在图12中，形成间隔物1202及1204以分别覆盖对应于硅层210的有源区域1102及1104的硅。图12是绘示根据一些实施例的绝缘体层208的顶面上的间隔物1202及1204以及硅部分1206及1208的图式。
另外，在操作104及图13中，执行第二蚀刻工艺以蚀刻未由间隔物1202及1204覆盖的绝缘体层208、导电层206及绝缘体层204的部分以暴露硅衬底202的顶面。因此，在硅衬底202上分别形成对应于第一有源装置及第二有源装置的第一有源区域1302及第二有源区域1304。图13是绘示根据一些实施例的形成于硅衬底202上的有源区域1302及1304的图式。在第二蚀刻工艺之后，使对应于第一有源区域1302及第二有源区域1304的第一导电层1306及第二导电层1308彼此物理分离。
此外，在操作104及图14中，对有源区域的对置侧执行沉积工艺以形成用于隔离第一有源区域1302及第二有源区域1304的多个混合鳍片1402、1404及1406。图14是绘示根据一些实施例的经隔离的第一有源区域1302及第二有源区域1304的图式。混合鳍片1402、1404及1406可为绝缘体鳍片。例如，混合鳍片1402形成于绝缘体层208、导电层1306及绝缘体层204的剩余部分的左侧中，且混合鳍片1404形成于绝缘体层208、导电层1306及绝缘体层204的剩余部分的右侧中。根据一些实施例，沉积工艺可将虚拟氧化物填充至硅衬底202的顶面以隔离第一有源区域1302及第二有源区域1304。此外，沉积工艺可为原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等等。
在操作106中，布置第一有源区域1302及第二有源区域1304以分别形成第一特定有源装置及第二特定有源装置。例如，特定有源装置可为N/P型平面FET、N/P型FinFET、N/P型GAA FET或CFET。例如，图15至图21是绘示根据一些实施例的在硅衬底202上形成FinFET的图式。图24至图30是绘示根据一些实施例的在硅衬底202上形成CFET的工艺的图式。
在操作106及图15中，在第一有源区域1302中形成至少一半导体鳍片结构，且在第二有源区域1304中形成至少一半导体鳍片结构。例如，两个鳍片1502及1504形成于第一有源区域1302中，且两个鳍片1506及1508形成于第二有源区域1304中。鳍片1502、1504、1506及1508从半导体装置的单元边界1510延伸至另一单元边界1512。FinFET可形成于边界1510与1512之间的有源区域中，且多晶硅结构可形成于边界1510及1512上以切断导电层1306及1308。根据一些实施例，多晶硅结构可为栅极氧化物及扩散边缘上连接多晶硅(CPODE)结构。此外，NMOS装置(例如N型FinFET)将形成于第一有源区域1302中，且PMOS装置(例如P型FinFET)将形成于第二有源区域1304中。另外，可施加化学机械平面化(CMP)工艺以使鳍片1502、1504、1506及1508、间隔物1202及1204以及混合鳍片1402、1404及1406的顶面平滑。为简洁起见，在此省略形成鳍片1502、1504、1506及1508的详细描述。
根据一些实施例，针对图15的半导体结构的边界1510及1512，对半导体结构的边界1510执行蚀刻工艺以切断鳍片1502、1504、1506及1508以及导电层1306及1308，如图16中所展示。根据一些实施例，边界多晶硅层将安置于半导体结构的边界1510旁边。在蚀刻程序之前，确定边界多晶硅层的位置(即，1602)。接着，在蚀刻工艺期间，蚀刻沿边界多晶硅层的方向的材料(即，鳍片1502、1504、1506及1508、间隔物1202及1204、绝缘体层208及204以及导电层1306及1308)，直到暴露硅衬底202的顶面。应注意，可不在蚀刻工艺期间蚀刻混合鳍片1402、1404及1406。在蚀刻工艺之后，第一沟渠1604及第二沟渠1606形成于半导体结构的边界1510上。
在图17中，执行CPODE工艺以在第一沟渠1604及第二沟渠1606中形成第一多晶硅层1702及第二多晶硅层1704以分别耦合鳍片1502、1504、1506及1508、间隔物1202及1204、绝缘体层208及204以及导电层1306及1308的边缘。根据一些实施例，多晶硅层1702及1704经布置以分别隔离鳍片1502、1504、1506及1508以及导电层1306及1308与相邻电路单元(图中未展示)的鳍片及导电层。
在操作110中，在半导体结构的边界1510与1512之间的有源装置区域(例如图15中所展示的部分1514)中形成N型FinFET及P型FinFET。图18是绘示根据一些实施例的有源装置区域的部分1514的图式。在图18中，形成N型FinFET及P型FinFET的栅极。N型FinFET及P型FinFET的栅极的位置可与跨鳍片1502、1504、1506及1508形成的多晶硅层的位置(即，1802)重叠。
当确定N型FinFET及P型FinFET的栅极的位置时，蚀刻与多晶硅层的位置1802重叠的间隔物1202的第一间隔物部分1804及第二间隔物部分1806以及间隔物1204的第一间隔物部分1808及第二间隔物部分1810以分别暴露鳍片1502及1504的部分以及鳍片1506及1508的部分。接着，在蚀刻区域中形成第一多晶硅层1902及第二多晶硅层1904以分别耦合鳍片1502及1504的部分以及鳍片1506及1508的部分，如图19中所展示。
在图20中，移除图19中N型FinFET及P型FinFET的接触区域的间隔物部分1906、1908、1910、1912、1914、1916、1918及1920以暴露绝缘体层208。此外，还移除N型FinFET的接触区域中的绝缘体层208的部分以暴露导电层1306的部分。接着，在导电层1306的暴露部分上形成导电通路2002。导电通路2002可为金属通路。应注意，实施例不受限于导电通路2002的位置，导电通路2002可形成于N型FinFET及P型FinFET的其它接触区域中。
在图21A中，分别在N型FinFET及P型FinFET的绝缘体层208上形成第一n型外延(NEPI)层2102、第二NEPI层2104、第一p型外延(PEPI)层2106及第二PEPI层2108。具体地说，NEPI层2102及2104经布置以与鳍片1502及1504耦合或包围鳍片1502及1504，且PEPI层2106及2108经布置以与鳍片1506及1508耦合或包围鳍片1506及1508。此外，NEPI层2104还经布置以与导电通路2002耦合。因此，NEPI层2104与导电层1306电连接。NEPI层2102及2104以及PEPI层2106及2108经布置以增大应力且因此分别提高N型FinFET及P型FinFET的性能。NEPI及PEPI层可为导电层。
在图21B中，分别在NEPI层2102、2104及PEPI层2106及2108上形成第一接触层2114、第二接触层2116、第三接触层2118及第四接触层2120。接触层可为形成于FET的源极/漏极扩散区域上的导电层。因此，在硅衬底202上形成N型FinFET(即，2110)及P型FinFET(即，2112)，如图21B中所展示。
根据一些实施例，当导电层1306及1308是形成于前段工艺(FEOL)中的离子植入硅层时，可在热工艺期间缓解FEOL层中的金属离子污染。
图22是绘示根据一些实施例的N型FinFET 2110及P型FinFET 2112的横截面图的图式。导电层1306及1308分别安置于鳍片1502、1504、1506及1508下方。导电通路2002经布置以穿透鳍片基底2210而到达导电层1306。在图22中，还展示第一接点2202、第二接点2204及第一金属层M0。导电通路2002的一端可耦合或直接连接至导电层1306，且导电通路2002的另一端可耦合或直接连接至NEPI层2104。接点2202可经布置以耦合接触层2114(参阅图21B)及第一金属层M0上的金属轨道2206，且接点2204可经布置以耦合接触层2118(或2120)及第一金属层M0上的金属轨道2208。
图23是绘示根据一些实施例的电路单元2300的俯视图的图式。可通过上述方法100来形成电路单元2300。电路单元2300可包括N型FinFET 2302及P型FinFET 2304。N型FinFET 2302及P型FinFET 2304由多个混合鳍片2306、2308及2310隔离。N型FinFET2302包括多个半导体鳍片2312。P型FinFET 2304包括多个半导体鳍片2314。第一CPODE结构2316形成于电路单元2300的第一边界上，而第二CPODE结构2318形成于电路单元2300的第二边界上。关于N型FinFET 2302，多个导电通路2320经布置以将N型FinFET 2302的NEPI层耦合至形成于N型FinFET 2302下方的导电层2322。关于P型FinFET 2304，多个导电通路2324经布置以将P型FinFET 2304的PEPI层耦合至形成于P型FinFET 2304下方的导电层2326。N型FinFET 2302的栅极或栅极电极可由多个多晶硅层2328控制，且P型FinFET 2304的栅极可由多个多晶硅层2330控制。在电路单元2300中，CPODE结构2316(及2318)的结构类似于第一多晶硅层1702及第二多晶硅层1704的结构，因此，可通过图16及图17中所展示的工艺来形成CPODE结构2316(及2318)。另外，导电通路2320(及2324)及导电层2322(及2326)的结构分别类似于导电通路2002及导电层1306的结构，因此，可通过图18至图21中所展示的工艺来形成导电通路2320(及2324)及导电层2322(及2326)。为简洁起见，在此省略形成上述结构的详细描述。
参考操作106，分别在第一有源区域1302及第二有源区域1304中形成第一CFET结构2402及第二CFET结构2404。CFET结构2402及2404从半导体装置的单元边界2406延伸至另一单元边界2408。CFET可形成于边界2406与2408之间的有源区域中，且多晶硅结构可形成于边界2406及2408上以切断导电层1306及1308，其中多晶硅结构可为CPODE结构。此外，关于CFET结构2402及2404，NMOS装置将形成于CFET结构2402的下部分中，且PMOS装置将形成于CFET结构2402的上部分中。另外，可施加CMP工艺以使CFET结构2402及2404、间隔物1202及1204以及混合鳍片1402、1404及1406的顶面平滑。在此实施例中，CFET结构2402及2404的NMOS装置分别包括两个鳍片2412及2416，且CFET结构2403及2404的PMOS装置分别包括两个鳍片2414及2418。为简洁起见，在此省略CFET结构2402及2404以及形成CFET结构2402及2404的详细描述。
根据一些实施例，针对图24的半导体结构的边界2406及2408，对半导体结构的边界2406执行蚀刻工艺以切断CFET结构2402及2404以及导电层1306及1308，如图25中所展示。根据一些实施例，边界多晶硅层将安置于半导体结构的边界2408旁边。在蚀刻工艺之前，确定边界多晶硅层的位置(即，2502)。接着，在蚀刻工艺期间，蚀刻沿边界多晶硅层的方向的材料(即，CFET结构2402及2404、间隔物1202及1204、绝缘体层208及204以及导电层1306及1308)，直到暴露硅衬底202的顶面。应注意，可不在蚀刻工艺期间蚀刻混合鳍片1402、1404及1406。在蚀刻工艺之后，在半导体结构的边界2408上形成第一沟渠2504及第二沟渠2506。
在图26中，执行CPODE工艺以在第一沟渠2504及第二沟渠2506中形成第一多晶硅层2602及第二多晶硅层2604以分别耦合CFET结构2402及2404、间隔物1202及1204、绝缘体层208及204以及导电层1306及1308的边缘。根据一些实施例，多晶硅层2602及2604经布置以分别隔离CFET结构2402及2404以及导电层1306及1308与相邻电路单元(图中未展示)的CFET结构及导电层。
在操作110中，在半导体结构的边界2406与2408之间的有源装置区域(例如图24中所展示的部分2410)中形成第一CFET及第二CFET，如图24中所展示。图27是绘示根据一些实施例的有源装置区域的部分2410的图式。在图27中，形成第一CFET及第二CFET的栅极。第一CFET及第二CFET的栅极的位置可与跨CFET结构2402及2404形成的多晶硅层的位置(即，2702)重叠。
当确定第一CFET及第二CFET的栅极的位置时，蚀刻与多晶硅层的位置2702重叠的间隔物部分2704、2706、2708及2710以分别暴露第一CFET的部分及第二CFET的部分。接着，在蚀刻区域中形成第一多晶硅层2802及第二多晶硅层2804以分别耦合第一CFET的部分及第二CFET的部分，如图28中所展示。
在图29中，移除图28中第一CFET及第二CFET的接触区域(或源极/漏极扩散区域)的间隔物部分2806、2808、2810、2812、2814、2816、2818及2820以暴露绝缘体层208。此外，还移除第一CFET的接触区域中的绝缘体层208的部分以暴露导电层1306的部分。接着，在导电层1306的暴露部分上形成导电通路2902。应注意，实施例不受限于导电通路2902的位置，导电通路2902可形成于第一CFET及第二CFET的其它接触区域中。
在图30中，第一NEPI层3102及第二NEPI层3114分别形成于第一CFET及第二CFET的NMOS装置的绝缘体层208上。NEPI层3102还与导电通路2902耦合。第一底部中间扩散(MDB)层3002及第二MDB层3004分别形成于第一NEPI层3102及第二NEPI层3114上。第一隔离层3006及第二隔离层3008分别形成于第一MDB层3002及第二MDB层3004上。第一PEPI层3104及第二PEPI层3116分别形成于第一CFET及第二CFET的NMOS装置的第一隔离层3006及第二隔离层3008上。第一顶部中间扩散(MDT)层3010及第二MDT层3012分别形成于第一PEPI层3104及第二PEPI层3116上。隔离层3006经布置以隔离PEPI层3104与MDB层3002。隔离层3008经布置以隔离PEPI层3116与MDB层3004。根据一些实施例，中间扩散层可为导电层。
图31是绘示根据一些实施例的第一CFET的部分3014的横截面图的图式。导电层1306安置于第一CFET下方。在图31中，还展示导电通路3106、接点3108及第一金属层M0。NEPI层3102可安置于导电通路2902与MDB层3002之间。PEPI层3104可安置于隔离层3006与MDT层3010之间。导电通路3106可经布置以将MDB层3002耦合至第一金属层M0中的金属轨道3110。导电通路3108可经布置以将MDT层3010耦合至第一金属层M0中的金属轨道3112。
图32是绘示根据一些实施例的电路单元3200的俯视图的图式。可通过上述方法100来形成电路单元3200。电路单元3200可包括CFET 3202。CFET 3202通过多个混合鳍片3204及3206来与其它CFET(图中未展示)隔离。CFET 3202包括多个半导体鳍片3208。第一CPODE结构3210形成于电路单元3200的第一边界上，而第二CPODE结构3212形成于电路单元3200的第二边界上。关于CFET 3202，多个导电通路3214经布置以将CFET 3202的NMOS装置的NEPI层耦合至形成于CFET 3202下方的导电层3216。CFET3202的栅极可由多个多晶硅层3218控制。在电路单元3200中，CPODE结构3210(及3212)的结构类似于第一多晶硅层2602及第二多晶硅层2604的结构，因此，可通过图25及图26中所展示的工艺来形成CPODE结构3210(及3212)。另外，导电通路3214及导电层3216的结构分别类似于导电通路2902及导电层1306的结构，因此，可通过图27至图30中所展示的工艺来形成导电通路3214及导电层3216。为简洁起见，在此省略形成上述结构的详细描述。
图33是绘示根据一些实施例的形成半导体装置的方法3300的流程图。半导体装置可为平面场效应晶体管(FET)、鳍式场效应晶体管(FinFET)、环绕式栅极场效应晶体管(GAAFET)、互补场效应晶体管(CFET)或由上述晶体管组成的静态随机存取存储器(SRAM)。方法3300包括步骤3302至3312。如果实现大致上相同结果，那么图33中所展示的流程图的操作可不遵循相同顺序且可不连续。在一些实施例中，可包含其它中间操作。
在操作3302中，提供具有埋藏导电层的晶片。操作3302及晶片分别类似于操作102及图2，因此，为简洁起见，在此省略详细描述。为简洁起见，操作3302中所提供的晶片类似于图2中所展示的晶片200。
在操作3304中，在晶片200上界定有源区域及混合鳍片区域。操作3304类似于操作104，因此，为简洁起见，在此省略详细描述。因此，在操作3304中形成多个混合鳍片、第一有源区域及第二有源区域。为简洁起见，操作3304中所形成的半导体结构类似于图14中所展示的半导体结构。
在操作3306及图34中，对图14中所展示的半导体结构执行蚀刻工艺以分别在第一有源区域1302及第二有源区域1304中形成第一沟渠3402、第二沟渠3404、第一间隔物3406及第二间隔物3408。第一沟渠3402及第二沟渠3404可暴露绝缘体层208。
此外，在操作3306及图35中，在第一沟渠3402中形成导电通路3502以耦合第一导电层1306。具体地说，当形成第一沟渠3402时，可在第一沟渠3402的底部的任何位置中形成导电通路3502。接着，对预定位置中的绝缘体层208的部分执行蚀刻工艺以暴露第一导电层1306的部分。接着，执行沉积工艺以在第一导电层1306的对应位置上形成导电通路3502。
在操作3308中，分别在第一沟渠3402及第二沟渠3404中形成第一特定有源装置及第二特定有源装置，其中第一特定有源装置与导电通路3502耦合。例如，特定有源装置可为N/P型平面FET、N/P型FinFET、N/P型GAA FET或CFET。
在操作3310中，分别在第一沟渠3402及第二沟渠3404中形成栅极结构及CPODE结构。例如，当第一特定有源装置是N型FinFET且第二特定有源装置是P型FinFET时，可分别在第一沟渠3402及第二沟渠3404中形成多个半导体鳍片。接着，可在多个半导体鳍片的边界上形成多个CPODE结构，且可在多个半导体鳍片上形成多个栅极结构。多个半导体鳍片、多个CPODE结构及多个栅极结构的形成分别类似于图15至图19中所展示的操作，因此，为简洁起见，在此省略详细描述。
另外，当第一特定有源装置及第二特定有源装置是CFET时，可分别在第一沟渠3402及第二沟渠3404中形成多个半导体堆叠鳍片。接着，可在多个半导体堆叠鳍片的边界上形成多个CPODE结构，且可在多个半导体堆叠鳍片上形成多个栅极结构。多个半导体堆叠鳍片、多个CPODE结构及多个栅极结构的形成分别类似于图24至图28中所展示的操作，因此，为简洁起见，在此省略详细描述。
在操作3312中，形成第一特定有源装置及第二特定有源装置的接触结构。例如，当第一特定有源装置是N型FinFET且第二特定有源装置是P型FinFET时，可分别在相邻于栅极电极的半导体鳍片上形成多个接触层。多个接触层的形成分别类似于图20至图21中所展示的操作，因此，为简洁起见，在此省略详细描述。
另外，当第一特定有源装置及第二特定有源装置是CFET时，可分别在相邻于栅极电极的半导体堆叠鳍片上形成多个接触层。多个接触层的形成分别类似于图29至图30中所展示的操作，因此，为简洁起见，在此省略详细描述。
图36是绘示根据一些实施例的N型FinFET 3602及P型FinFET 3604的横截面图的图式。通过使用操作3302至3312来形成N型FinFET 3602及P型FinFET 3604。根据一些实施例，导电层1306及1308分别安置于鳍片1502、1504、1506及1508下方。导电通路3502经布置以与鳍片1502及1504的鳍片基底3606耦合。导电通路3502的一端可耦合或直接连接至导电层1306，且导电通路3502的另一端可耦合或直接连接至鳍片基底3606。在图36中，还展示第一接点3608、第二接点3610、第一金属层M0、第一接触层3620及第二接触层3622。接点3608可经布置以耦合接触层3620及第一金属层M0上的金属轨道3614，且接点3610可经布置以耦合接触层3622及第一金属层M0上的金属轨道3618。
图37A是绘示根据一些实施例的SRAM单元3700的图式。可通过方法100或3300来实施SRAM单元3700。SRAM单元3700包括4个NMOS晶体管M1、M3、M5及M6以及2个PMOS晶体管M2及M4。图37B中展示晶体管M1、M2、M3、M4、M5及M6的连接，图37B是绘示根据一些实施例的SRAM单元3700的电路图。在图37A中，SRAM单元3700包括形成于晶体管M1及M5下方的第一埋藏导电层3702、形成于晶体管M2下方的第二埋藏导电层3704、形成于晶体管M4下方的第三埋藏导电层3706及形成于晶体管M3及M6下方的第四埋藏导电层3708。埋藏导电层3702及3708类似于上述导电层1306，且埋藏导电层3704及3706类似于上述导电层1308，因此，为简洁起见，在此省略详细描述。
此外，埋藏导电层3702及3708电连接至接地电压Vss，且埋藏导电层3704及3706电连接至供应电压Vdd。根据一些实施例，晶体管M1的源极通过第一导电通路3710来耦合至埋藏导电层3702，晶体管M2的源极通过第二导电通路3712来耦合至埋藏导电层3704，晶体管M4的源极通过第三导电通路3714来耦合至埋藏导电层3706，且晶体管M3的源极通过第四导电通路3716来耦合至埋藏导电层3708。通路3710、3712、3714及3716类似于上述导电通路2902或3502，因此，为简洁起见，在此省略详细描述。
另外，晶体管M5的栅极(即，字线WL)耦合至第一金属层M0中的第一金属线3718，晶体管M5的源极或漏极(即，位线BL)耦合至第一金属层M0中的第二金属线3720，晶体管M6的源极或漏极(即，位线BL)耦合至第一金属层M0中的第三金属线3722，且晶体管M6的栅极(即，字线WL)耦合至第一金属层M0中的第四金属线3724。
当埋藏导电层3702、3704、3706及3708安置于SRAM单元3700下方时，可增大埋藏导电层3702、3704、3706及3708的宽度。因此，可减小经布置以提供SRAM单元3700的供应电源Vdd或Vss的埋藏导电层3702、3704、3706及3708的电阻。此外，随着SRAM单元3700的供应电源Vdd或Vss的导电线根据埋藏导电层3702、3704、3706及3708来改变，可增大第一金属层M0中的金属线3718、3720、3722及3724的宽度W1、W2、W3及W4。因此，可分别减小经布置以传输SRAM单元3700的字线信号及位线信号的金属线3718、3720、3722及3724的电阻。
图38是绘示根据一些实施例的SRAM单元3800的图式。可通过方法100或3300来实施SRAM单元3800。SRAM单元3800包括4个NMOS晶体管M1'、M3'、M5'及M6'以及2个PMOS晶体管M2'及M4'。晶体管M1'、M2'、M3'、M4'、M5'及M6'的连接可参考图37B。在图38中，SRAM单元3800包括形成于晶体管M1'及M5'下方的第一埋藏导电层3802、形成于晶体管M2'下方的第二埋藏导电层3804、形成于晶体管M4'下方的第三埋藏导电层3806及形成于晶体管M3'及M6'下方的第四埋藏导电层3808。埋藏导电层3802及3808类似于上述导电层1306，且埋藏导电层3804及3806类似于上述导电层1308，因此，为简洁起见，在此省略详细描述。
此外，晶体管M5'的栅极(即，字线WL)通过第一导电通路3810来耦合至埋藏导电层3802，晶体管M5'的源极或漏极(即，位线BL)通过第二导电通路3812来耦合至埋藏导电层3804，晶体管M6'的源极或漏极(即，位线BL)通过第三导电通路3814来耦合至埋藏导电层3806，且晶体管M6'的栅极(即，字线WL)通过第四导电通路3816来耦合至埋藏导电层3808。通路3810、3812、3814及3816类似于上述导电通路2902或3502，因此，为简洁起见，在此省略详细描述。
另外，晶体管M1'的源极耦合至第一金属层M0中的第一金属线3818，晶体管M2'的源极耦合至第一金属层M0中的第二金属线3820，晶体管M4'的源极耦合至第一金属层M0中的第三金属线3822，且晶体管M3'的源极耦合至第一金属层M0中的第四金属线3824。
当埋藏导电层3802、3804、3806及3808安置于SRAM单元3800下方时，可增大埋藏导电层3802、3804、3806及3808的宽度。因此，可分别减小经布置以传输SRAM单元3800的字线信号及位线信号的埋藏导电层3802、3804、3806及3808的电阻。此外，随着SRAM单元3800的字线信号及位线信号的导电线根据埋藏导电层3802、3804、3806及3808来改变，可分别增大第一金属层M0中的金属线3818、3820、3822及3824的宽度W1'、W2'、W3'及W4'。因此，可分别减小经布置以提供SRAM单元3800的供应电源Vdd或Vss的金属线3818、3820、3822及3824的电阻。
简单地说，所提出的实施例通过在前段工艺(FEOL)层中形成埋藏导电层来减小金属线的电阻或IR压降且增加电路单元的单元路由资源(例如减小单元面积)。此外，因为埋藏导电层是离子植入硅层，所以可在热工艺期间缓解FEOL层中的金属离子污染。
在一些实施例中，本揭示提供一种半导体装置。所述半导体装置包括衬底、离子植入硅层、第一绝缘体层、有源装置及导电通路。所述离子植入硅层安置于所述衬底中。所述第一绝缘体层安置于所述离子植入硅层上方。所述有源装置安置于所述第一绝缘体层上方。所述导电通路经配置以穿透所述第一绝缘体层以耦合所述离子植入硅层及所述有源装置。
在一些实施例中，本揭示提供一种半导体装置。所述半导体装置包括衬底、离子植入硅层、第一绝缘体层、半导体鳍片基底及导电通路。所述离子植入硅层安置于所述衬底中。所述第一绝缘体层安置于所述离子植入硅层上方。所述半导体鳍片基底安置于所述第一绝缘体层上方。所述导电通路经配置以穿透所述第一绝缘体层以耦合所述离子植入硅层及所述半导体鳍片基底。
在一些实施例中，本揭示提供一种形成半导体装置的方法。所述方法包括：形成具有离子植入硅层的晶片，其中所述离子植入硅层安置于所述晶片内的第一绝缘体层与第二绝缘体层之间；在所述离子植入硅层上方形成有源区域；在所述有源区域中形成有源装置；及形成导电通路以耦合所述离子植入硅层及所述有源装置。
上文概述了若干实施例的特征，使得所属领域的技术人员可较佳理解本揭示的方面。所属领域的技术人员应了解，其可易于将本揭示用作设计或修改其它工艺及结构的基础以实施相同目的及/或实现本文中所介绍的实施例的相同优点。所属领域的技术人员还应意识到，这些等效构造不应背离本揭示的精神及范围，且其可在不背离本揭示的精神及范围的情况下对本文作出各种改变、替代及更改。
符号说明
100 方法
102 操作
104 操作
106 操作
108 操作
110 操作
200 晶片
202 硅衬底
204 第一绝缘体层
206 导电层
208 第二绝缘体层
210 硅层
300 方法
302 操作
304 操作
306 操作
308 操作
310 操作
312 操作
314 操作
400 硅晶片
402 氧化硅粒子
502 氧化硅层
504 硅层
602 硅层
702 导电层
802 氧化硅粒子
902 氧化硅层
1002 硅层
1102 有源区域
1104 有源区域
1106 混合鳍片区域
1108 混合鳍片区域
1110 混合鳍片区域
1202 间隔物
1204 间隔物
1206 硅部分
1208 硅部分
1302 第一有源区域
1304 第二有源区域
1306 第一导电层
1308 第二导电层
1402 混合鳍片
1404 混合鳍片
1406 混合鳍片
1502 鳍片
1504 鳍片
1506 鳍片
1508 鳍片
1510 边界
1512 边界
1514 部分
1602 位置
1604 第一沟渠
1606 第二沟渠
1702 第一多晶硅层
1704 第二多晶硅层
1802 位置
1804 第一间隔物部分
1806 第二间隔物部分
1808 第一间隔物部分
1810 第二间隔物部分
1902 第一多晶硅层
1904 第二多晶硅层
1906 间隔物部分
1908 间隔物部分
1910 间隔物部分
1912 间隔物部分
1914 间隔物部分
1916 间隔物部分
1918 间隔物部分
1920 间隔物部分
2002 导电通路
2102 第一n型外延(NEPI)层
2104 第二NEPI层
2106 第一p型外延(PEPI)层
2108 第二PEPI层
2110 N型鳍式场效应晶体管(FinFET)
2112 P型FinFET
2114 第一接触层
2116 第二接触层
2118 第三接触层
2120 第四接触层
2202 第一接点
2204 第二接点
2206 金属轨道
2208 金属轨道
2210 鳍片基底
2300 电路单元
2302 N型FinFET
2304 P型FinFET
2306 混合鳍片
2308 混合鳍片
2310 混合鳍片
2312 半导体鳍片
2314 半导体鳍片
2316 第一栅极氧化物及扩散边缘上连接多晶硅(CPODE)结构
2318 第二CPODE结构
2320 导电通路
2322 导电层
2324 导电通路
2326 导电层
2328 多晶硅层
2330 多晶硅层
2402 第一互补场效应晶体管(CFET)结构
2404 第二CFET结构
2406 单元边界
2408 单元边界
2410 部分
2412 鳍片
2414 鳍片
2416 鳍片
2418 鳍片
2502 位置
2504 第一沟渠
2506 第二沟渠
2602 第一多晶硅层
2604 第二多晶硅层
2702 位置
2704 间隔物部分
2706 间隔物部分
2708 间隔物部分
2710 间隔物部分
2802 第一多晶硅层
2804 第二多晶硅层
2806 间隔物部分
2808 间隔物部分
2810 间隔物部分
2812 间隔物部分
2814 间隔物部分
2816 间隔物部分
2818 间隔物部分
2820 间隔物部分
2902 导电通路
3002 第一底部中间扩散(MDB)层
3004 第二MDB层
3006 第一隔离层
3008 第二隔离层
3010 第一顶部中间扩散(MDT)层
3012 第二MDT层
3014 部分
3102 第一NEPI层
3104 第一PEPI层
3106 导电通路
3108 接点/导电通路
3110 金属轨道
3112 金属轨道
3114 第二NEPI层
3116 第二PEPI层
3200 电路单元
3202 CFET
3204 混合鳍片
3206 混合鳍片
3208 半导体鳍片
3210 第一CPODE结构
3212 第二CPODE结构
3214 导电通路
3216 导电层
3218 多晶硅层
3300 方法
3302 操作
3304 操作
3306 操作
3308 操作
3310 操作
3312 操作
3402 第一沟渠
3404 第二沟渠
3406 第一间隔物
3408 第二间隔物
3502 导电通路
3602 N型FinFET
3604 P型FinFET
3606 鳍片基底
3608 第一接点
3610 第二接点
3614 金属轨道
3618 金属轨道
3620 第一接触层
3622 第二接触层
3700 静态随机存取存储器(SRAM)单元
3702 第一埋藏导电层
3704 第二埋藏导电层
3706 第三埋藏导电层
3708 第四埋藏导电层
3710 第一导电通路
3712 第二导电通路
3714 第三导电通路
3716 第四导电通路
3718 第一金属线
3720 第二金属线
3722 第三金属线
3724 第四金属线
3800 SRAM单元
3802 第一埋藏导电层
3804 第二埋藏导电层
3806 第三埋藏导电层
3808 第四埋藏导电层
3810 第一导电通路
3812 第二导电通路
3814 第三导电通路
3816 第四导电通路
3818 第一金属线
3820 第二金属线
3822 第三金属线
3824 第四金属线
BL 位线
M0 第一金属层
M1 NMOS晶体管
M1' NMOS晶体管
M2 PMOS晶体管
M2' PMOS晶体管
M3 NMOS晶体管
M3' NMOS晶体管
M4 PMOS晶体管
M4' PMOS晶体管
M5 NMOS晶体管
M5' NMOS晶体管
M6 NMOS晶体管
M6' NMOS晶体管
Vdd 供应电压/供应电源
Vss 接地电压/供应电源
W1 宽度
W1' 宽度
W2 宽度
W2' 宽度
W3 宽度
W3' 宽度
W4 宽度
W4' 宽度
WL 字线

Claims (1)

1.一种半导体装置，其包括：
衬底；
离子植入硅层，其安置于所述衬底中；
第一绝缘体层，其安置于所述离子植入硅层上方；
有源装置，其安置于所述第一绝缘体层上方；及
导电通路，其经配置以穿透所述第一绝缘体层以耦合所述离子植入硅层及所述有源装置。
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