TWI610444B - 具有摻雜次鰭區的ω鰭的非平面半導體裝置及其製造方法 - Google Patents

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Abstract

具有摻雜次鰭區的ω鰭的非平面半導體裝置及製造具有摻雜次鰭區的ω鰭的非平面半導體裝置之方法被描述。例如，一種半導體裝置包括：複數個半導體鰭，設置於半導體基板之上，各個半導體鰭具有在突出部分之下的次鰭部分，該次鰭部分比該突出部分更窄。固態摻雜劑源層被設置於該半導體基板之上，與該次鰭區共形但沒有與該複數個半導體鰭各者的突出部分共形。隔離層被設置於該固態摻雜劑源層之上及在該複數個半導體鰭的次鰭區之間。閘極堆疊被設置於該隔離層之上及與該複數個半導體鰭各者的突出部分共形。

Description

具有摻雜次鰭區的ω鰭的非平面半導體裝置及其製造方法
本發明的實施例在半導體裝置與處理的領域中，且尤其是具有摻雜次鰭區的ω鰭的非平面半導體裝置及製造具有摻雜次鰭區的ω鰭的非平面半導體裝置之方法。
在過去的幾十年，縮小積體電路中的特徵已經是不斷成長的半導體展業背後的驅動力。縮小至愈來愈小的特徵使半導體晶片的有限晶片面積(real estate)上的功能單元密度能夠增加。例如，縮小電晶體大小容許在晶片上併入數量增加的記憶體或邏輯裝置，導致製造具容量增加的產品。然而對不斷提高的容量之需要並非沒有問題。優化各個裝置的性能的必要性變得愈來愈顯著。
在積體電路裝置的製造之中，諸如三閘極電晶體的多閘極電晶體已經隨著裝置尺寸持續縮小而變得較 為普遍。在傳統製程中，三閘極電晶體一般在大塊矽基板或者絕緣體上矽基板上被製造。在一些例子中，大塊矽基板較佳，因為它們較低的成本及與現有高產率大塊矽基板架構的相容性。
然而縮小多閘極電晶體並非沒有後果。隨著微電子電路的這些基礎建構區塊被減少且隨著在給定區中所製造的基礎建構區塊之純數量被增加，對於用來製造這些建構區塊的半導體製程之限制已經變得難以承受。
100‧‧‧大塊矽基板
102‧‧‧鰭
102A‧‧‧次鰭區
102B‧‧‧突出部分
120‧‧‧固態摻雜劑源層
122‧‧‧任選的蓋層
150‧‧‧大塊矽基板
152‧‧‧ω鰭
152A‧‧‧次鰭區
152B‧‧‧突出部分
200‧‧‧大塊半導體基板
202‧‧‧鰭
202A‧‧‧次鰭區
202B‧‧‧突出部分
204‧‧‧催化劑層
206‧‧‧遮罩
208‧‧‧已凹陷遮罩
210‧‧‧已圖案化催化劑層
212‧‧‧氧化物層
214‧‧‧ω鰭
214A‧‧‧次鰭區
214B‧‧‧覆蓋的突出鰭部分
216‧‧‧固態摻雜劑源層
218‧‧‧蓋層
220‧‧‧已圖案化固態摻雜劑源層
222‧‧‧已圖案化蓋層
300‧‧‧半導體結構
302‧‧‧基板
304‧‧‧突出鰭部分
304A‧‧‧源極區
304B‧‧‧汲極區
305‧‧‧次鰭區
306‧‧‧隔離區
308‧‧‧閘極線
314‧‧‧閘極接點
316‧‧‧覆蓋閘極接觸窗
350‧‧‧閘極電極
352‧‧‧閘極介電層
354‧‧‧介電蓋層
360‧‧‧覆蓋金屬互連
370‧‧‧層間介電堆疊
380‧‧‧界面
390‧‧‧固態摻雜劑源層
392‧‧‧任選的蓋層
400‧‧‧運算裝置
402‧‧‧板
404‧‧‧處理器
406‧‧‧通訊晶片
第1A圖為一種具有摻雜次鰭區的向外錐形的非平面半導體裝置的一部分之橫剖面圖。
第1B圖為具有摻雜次鰭區的ω鰭的非平面半導體裝置之一部分的橫剖面圖，依據本發明的實施例。
第2A-2I圖示出製造具有摻雜次鰭區的ω鰭的非平面半導體裝置之方法中的各種操作之橫剖面圖，依據本發明的實施例，此處：第2A圖示出具有被蝕刻於其中的鰭及被形成為與其共形的催化劑層之大塊半導體基板；第2B圖示出在形成遮罩於該複數個鰭上與之上以後的第2A圖之結構；第2C圖示出在凹陷該遮罩以暴露已凹陷遮罩以後的第2B圖之結構； 第2D圖示出在移除該催化劑層的已暴露部分以後的第2C圖之結構；第2E圖示出在移除該已凹陷遮罩而暴露該已圖案化催化劑層以後的第2D圖之結構；第2F圖示出在催化性氧化該等次鰭區以後的第2E圖之結構；第2G圖示出在移除該已圖案化催化劑層及該已形成氧化物層以後的第2F圖之結構；第2H圖示出在形成固態摻雜劑源層及任選的蓋層以後的第2G圖之結構；第21圖示出在圖案化該固態摻雜劑源層及任選的蓋層以後的第2H圖之結構。
第3A圖示出具有摻雜次鰭區的ω鰭的非平面半導體裝置之橫剖面圖，依據本發明的實施例。
第3B圖示出沿著第3A圖的半導體裝置a-a’軸取得之平面圖，依據本發明的實施例。
第4圖示出依據本發明的一個實施方式的運算裝置。
【發明內容與實施方式】
具有摻雜次鰭區的ω鰭的非平面半導體裝置及製造具有摻雜次鰭區的ω鰭的非平面半導體裝置之方法被描述。在下列實施方式中，許多特定細節被陳述，諸如特定整合及材料體系，以便提供本發明實施例的徹底理解。對熟習本技藝之人士將顯而易見的是，本發明的實施 例可在沒有這些特定細節的情況下被實行。在其他例子中，眾所周知的特徵，諸如積體電路設計佈局，未被詳細描述以便不會不必要地模糊本發明的實施例。此外，被理解的是，圖中所示的各種實施例為例示性表示且不必然依比例描繪。
此處所述的一或更多實施例針對用以製造用於增強式次鰭摻雜的ω鰭之方法。應用可包括但不限於次10奈米製程技術節點。在一或更多實施例中，固態次鰭摻雜源技術與次鰭區的催化性氧化技術兩者被使用於半導體裝置製造。
較具體而言，此處所述的一或更多實施例提供用以製造ω鰭結構的方法。此種ω鰭結構可促進在緊緊間隔的鰭中的增強式次鰭摻雜以供例如次10奈米技術節點。次鰭摻雜可藉由沈積硼或磷摻雜氧化物(BSG/PSG)接著藉由沈積SiN蓋層來加以達成。退火製程被用來將摻雜劑從該BSG或PSG層驅趕進入該次鰭。摻雜進入該次鰭的程度直接關於該BSG或PSG層的厚度。額外地，可能需要SiN的最小厚度以將該等摻雜劑驅趕進入該次鰭而非摻雜劑逃逸進入該等鰭間的空間。然而，該最小所需BSG/PSG與SiN厚度的組合可能使得達成次摻雜很困難，因為鰭間距被減少。儘管鰭間距可被縮小，該BSG/PSG及SiN厚度可能未被等比例縮小，而造成挑戰。此處所述的實施例提供製造相對於活性(突出)鰭部分被減少的次鰭寬度，導致ω鰭。在一個此種實施例 中，製造ω鰭提供該等次鰭區中的額外空間以供沈積所需BSG/PSG或SiN層厚度，甚至在減少該鰭間距之後。
為了提供參考點給此處所包括的一些概念，第1A圖為一種具有摻雜次鰭區的向外錐形的非平面半導體裝置的一部分之橫剖面圖。參照第1A圖，大塊基板100被設置而具有被蝕刻於其中的鰭102。鰭102被直接形成於大塊基板100中且因此被形成為與大塊基板100連續。各個鰭102可被描述為具有次鰭區102A及突出部分102B。突出部分102B為最終閘極電極被形成於其上的部分。如第1A圖中所描繪，各個次鰭區102A為向外錐形。固態摻雜劑源層120及任選的蓋層122被限制在次鰭區102A。固態摻雜劑源層120可最終被用來摻雜次鰭區102A。如以上所述，至少部份由於次鰭區102A的向外錐形，鰭102A的下部分與因此固態摻雜劑源層120及任選的蓋層122互相鄰近，使得此種特徵的縮小相當困難。
為了提供進一步的上下文，已經被實施以解決縮小挑戰的方法包含下列的一或更多者：(a)增加固態摻雜劑源層中(例如，在BSG/PSG中)的摻雜劑濃度或(b)增加蓋層(例如，SiN)的密度以防止摻雜劑「逃逸」至鰭間的空間。一般而言，此處所述的實施例使次鰭區中的空間能夠開放以促進所需BSG/PSG及SiN膜被沈積。在一個此種實施例中，在次鰭區中產生空間的程序藉由選擇性催化性氧化加以達成，如較詳細描述於下。
因此，藉由對照第1A圖，第1B圖為具有摻 雜次鰭區的ω鰭的非平面半導體裝置之一部分的橫剖面圖，依據本發明的實施例。參照第1B圖，大塊基板150被設置而具有被蝕刻於其中的ω鰭152。ω鰭152被直接形成於大塊基板150中且因此被形成為與大塊基板150連續。各個ω鰭152可被描述為具有次鰭區152A及突出部分152B。突出部分152B為最終閘極電極被形成於其上的部分。如第1B圖中所描繪，各個次鰭區152A比對應的突出部分152B更窄。固態摻雜劑源層120及任選的蓋層122被限制在次鰭區152A。固態摻雜劑源層120可最終被用來摻雜次鰭區152A。如以上所述，至少部份由於ω鰭幾何形狀，ω鰭152的下部分與因此固態摻雜劑源層120及任選的蓋層122未互相相對鄰近，使得此種特徵的縮小可行。
在特定實施方式中，用以產生ω鰭結構的流程包括使用由原子層沈積(ALD)所沈積的氧化物催化劑層以提供該催化劑於該鰭的所有已暴露表面上。然而，該催化劑可能僅在複數個半導體鰭的次鰭區中被需要。因此，製程被描述於下，其保護該次鰭區中的催化劑，同時從該等活性鰭區移除該催化劑。在一個實施例中，此方法藉由下列加以完成：使用碳硬遮罩(CHM)以在催化劑沈積以後充填鰭間的空間。該CHM接著藉由使用例如乾蝕刻技術被凹陷至所需深度。一旦該CHM被凹陷，該活性鰭區中的已暴露催化劑被移除，例如藉由濕蝕刻製程。留在該等次鰭區中的空間中的CHM可藉由灰化技術被移 除，因此留下該催化劑被暴露於該次鰭區中。在此階段，低壓氧化可被用來氧化該次鰭區中的矽。該催化劑存在於該次鰭區中加速該氧化作用比該活性鰭區(此處該催化劑先前已經被移除)快大約10-15倍。在該氧化被施行以後，該催化劑及該氧化物可藉由濕蝕刻被移除，導致ω鰭結構。
在範例性製程方案中，第2A-2I圖示出製造具有摻雜次鰭區的ω鰭的非平面半導體裝置之方法中的各種操作之橫剖面圖，依據本發明的實施例。
參照第2A圖，大塊半導體基板200，諸如大塊單晶矽基板被設置而具有被蝕刻於其中的鰭202。
在實施例中，該等鰭被直接形成於大塊基板200中且因此被形成為與大塊基板200連續。從製造鰭202餘留的製品也可能存在。例如，儘管未描繪，硬遮罩層(諸如氮化矽硬遮罩層)、及襯墊氧化物層(諸如二氧化矽層)可餘留在鰭202頂上。在一個實施例中，大塊基板200及因此鰭202在此階段未被摻雜或輕度摻雜。例如，在特定實施例中，大塊基板200及因此鰭202具有小於大約1E17atoms/cm3的硼摻雜劑雜質原子的濃度。此外，各個鰭202可被描述為具有次鰭區202A及突出部分202B。突出部分202B為最終閘極電極被形成於其上的部分。在此階段，各個次鰭區202A可能由於用來形成鰭202的蝕刻製程而為向外錐形，如第2A圖中所描繪。
再次參照第2A圖，催化劑層204被形成為與 基板200/鰭202結構共形。在實施例中，該催化劑層為氧化鋁(Al2O3)層。將被理解的是，若存在，硬遮罩層及/或襯墊氧化物層可在此階段餘留在鰭202頂上。然而如所示，鰭形成中所使用的此種硬遮罩層及/或襯墊氧化物層在形成催化劑層204以前已經被移除，如第2A圖中所描繪。
參照第2B圖，遮罩206被形成於第2A圖的結構上。
在實施例中，遮罩206被形成至足以完全覆蓋鰭202的高度。該硬遮罩可被形成以具有實質平面的頂表面或可受到諸如化學機械平坦化(CMP)的平坦化製程。在一個實施例中，遮罩206為或包括碳硬遮罩(CHM)材料層。
參照第2C圖，第2B圖的遮罩206被凹陷至低於鰭202的頂部的高度，形成已凹陷遮罩208。
在實施例中，已凹陷遮罩208被形成至與次鰭區202A的頂部實質共平面的位準，暴露突出部分202B及催化劑層204的一部分，如第2C圖中所描繪。在實施例中，凹陷遮罩206以形成已凹陷遮罩208係藉由蝕刻製程加以施行，諸如但不限於電漿、蒸氣、灰化或濕蝕刻製程、或其組合。在一個實施例中，遮罩206為碳硬遮罩層且藉由使用基於氧的灰化製程加以凹陷。
參照第2D圖，催化劑層204的已暴露部分被移除以提供已圖案化催化劑層210，其被限制在受到已凹 陷遮罩208所保護的區。
在一個此種實施例中，已圖案化催化劑層210被限制在次鰭區202A，如第2D圖中所描繪。在實施例中，移除催化劑層204的已暴露部分以形成已圖案化催化劑層210係藉由使用濕蝕刻製程加以施行。在一個此種實施例中，該催化劑層為或包括Al2O3層，且該濕蝕刻製程基於氫氟酸(HF)。在實施例中，該濕蝕刻製程對已凹陷遮罩208有選擇性，如第2D圖中所描繪。
參照第2E圖，已凹陷遮罩208被完全移除，暴露已圖案化催化劑層210。
在實施例中，移除已凹陷遮罩208係藉由蝕刻製程加以施行，諸如但不限於電漿、蒸氣、灰化或濕蝕刻製程、或其組合。在一個實施例中，已凹陷遮罩208為碳硬遮罩層且藉由使用基於氧的灰化製程加以移除。在實施例中，移除已凹陷遮罩208係藉由使用對已圖案化催化劑層210有選擇性的製程加以施行，保留已圖案化催化劑層210，如第2E圖中所描繪。
參照第2F圖，使用已圖案化催化劑層210，複數個鰭202的次鰭區202A的氧化被施行。
在實施例中，該氧化藉由在減壓下暴露已圖案化催化劑層210至氫與氧(H2/O2)的組合來加以施行。在該氧化製程期間，鰭202具有在其上的已圖案化催化劑層210的區(即，次鰭區202A)中，已圖案化催化劑層210加速下層/相鄰矽的氧化比該等矽鰭的其他部分 之氧化快大約10-15倍(即，次鰭區202A的氧化率比突出鰭部分202B的氧化率快大約10-15倍，因為已圖案化催化劑層210的存在)。因此，此種選擇性催化性氧化使次鰭區202A能夠相對迅速轉換成為氧化物層212(諸如氧化矽或二氧化矽)而沒有顯著地氧化鰭202的突出部分202B。因此，在一個實施例中，鰭202的剩餘矽可提供具有比覆蓋的突出鰭部分214B更窄的次鰭區214A之ω鰭214，如第2F圖中所描繪。將被理解的是，至少一些氧化可發生在鰭202的突出部分202B上；然而，氧化的程度相較於次鰭區202A可忽略。
參照第2G圖，已圖案化催化劑層210及氧化物層212被移除以顯露ω鰭214的次鰭區214A及突出區214B。
在一個此種實施例中，該催化劑層為或包括Al2O3層，氧化物層212為或包括SiO2層，且該濕蝕刻製程基於氫氟酸(HF)。在特定實施例中，已圖案化催化劑層210及氧化物層212在單一濕蝕刻操作中被移除。然而，在其他實施例中，已圖案化催化劑層210及氧化物層212在連續濕蝕刻操作中被移除。
參照第2H圖，固態摻雜劑源層216被形成為與第2G圖的基板200/ω鰭214結構共形。
在第一實施例中，固態摻雜劑源層216為一種由併入P型摻雜劑於其中的介電層(諸如但不限於P型摻雜氧化物、氮化物或碳化物層)所構成的P型固態摻雜 劑源層。在特定的此種實施例中，該P型固態摻雜劑源層為硼矽酸鹽玻璃層。該P型固態摻雜劑源層可藉由一種適於提供共形層於ω鰭214上的製程加以形成。例如，在一個實施例中，該P型固態摻雜劑源層藉由化學氣相沈積(CVD)製程或其他沈積製程(例如，ALD、PECVD、PVD、HDP輔助的CVD、低溫CVD)加以形成作為第2G圖的整個結構之上的共形層。在特定實施例中，該P型固態摻雜劑源層為具有大約在0.1-10重量%範圍的硼濃度的BSG層。
在第二實施例中，固態摻雜劑源層216為一種由併入N型摻雜劑於其中的介電層(諸如但不限於N型摻雜氧化物、氮化物或碳化物層)所構成的N型固態摻雜劑源層。在特定的此種實施例中，該N型固態摻雜劑源層為磷矽酸鹽玻璃層或砷矽酸鹽玻璃層。該N型固態摻雜劑源層可藉由一種適於提供共形層於ω鰭214上的製程加以形成。例如，在一個實施例中，該N型固態摻雜劑源層藉由化學氣相沈積(CVD)製程或其他沈積製程(例如，ALD、PECVD、PVD、HDP輔助的CVD、低溫CVD)加以形成作為第2G圖的整個結構之上的共形層。在特定實施例中，該N型固態摻雜劑源層為分別具有大約在0.1-10重量%範圍的磷或砷濃度的PSG層或AsSG層。
在實施例中，如也被描繪於第2H圖中，蓋層218被任選地形成於固態摻雜劑源層216上。在一個此種實施例中，蓋層218被形成作為原位形成的蓋層以在後續 暴露至周圍條件期間保護固態摻雜劑源層216。在特定實施例中，該蓋層為氮化物層，諸如氮化矽層。
參照第2I圖，固態摻雜劑源層216及若存在的蓋層218被圖案化以形成已圖案化固態摻雜劑源層220及已圖案化蓋層222。
在實施例中，固態摻雜劑源層216及蓋層218藉由電漿、氣相或濕蝕刻製程加以圖案化。固態摻雜劑源層216及蓋層218的圖案化可在相同或不同處理操作中被施行。儘管未描繪，在實施例中，該圖案化包括首先形成及接著凹陷第2H圖的結構之上所形成的介電填充層。此種介電填充層可被凹陷以暴露ω鰭214的突出部分214B，同時被凹陷至與次鰭區214A的高度大約相同的高度。固態摻雜劑源層216及蓋層218被連續同時地凹陷至與該介電填充層大約相同的位準。因此，在一個實施例中，生成的已圖案化固態摻雜劑源層220被限制在複數個ω鰭214的次鰭區214A，如第2I圖中所描繪。
在實施例中，在形成已圖案化固態摻雜劑源層220及任選的已圖案化蓋層222以後，驅入退火被施行以提供ω鰭214的摻雜次鰭區214A。較具體而言，在加熱時，來自已圖案化固態摻雜劑源層220的摻雜劑，諸如硼、磷或砷摻雜劑原子，被擴散進入次鰭區214A。該擴散也可導致大塊基板部分200內的摻雜，此處相鄰鰭214共享大塊基板200中的共用摻雜區。以此方式，ω鰭214的突出部分214B實質上保持協同第2A圖所述的原始大 塊基板200及鰭202的摻雜輪廓。結果，摻雜輪廓界面可能存在於突出部分214B與摻雜次鰭區(現在摻雜的214A)之間。在一個此種實施例中，該界面表示摻雜濃度步階或迅速梯度改變，此處該等摻雜次鰭區具有2E18atoms/cm3或更大的總摻雜劑濃度，而突出部分214B具有顯著小於2E18atoms/cm3的總摻雜劑濃度，例如大約5E17atoms/cm3或更小。在實施例中，該等摻雜次鰭區跨越整個次鰭區被摻雜。在實施例中，該驅入操作在大約於攝氏800-1050度範圍的溫度被施行。
因此，此處所述的一或更多實施例包括使用在鰭蝕刻以後沈積於鰭上的固態源摻雜層(例如，BSG、PSG或AsSG)。之後，在溝渠填充及拋光以後，該摻雜層連同該溝渠填充材料被凹陷以定義該裝置的鰭高度(HSi)。該操作從超過HSi的鰭側壁移除該摻雜層。因此，該摻雜層僅沿著該次鰭區中的鰭側壁存在，其確保摻雜安置的精確控制。在驅入退火以後，高摻雜被限於該次鰭區，快速轉變至超過HSi的鰭的相鄰區中的低摻雜(其形成該電晶體的通道區)。
一般而言，再次參照第2A-2I圖，在實施例中，硼矽酸鹽玻璃(BSG)被實施於NMOS鰭摻雜，而磷矽酸鹽(PSG)或砷矽酸鹽玻璃(AsSG)層被實施於PMOS鰭摻雜。將被理解的是，在實施例中，包括NMOS鰭摻雜與PMOS鰭摻雜兩者於共用基板上的不同各別鰭之製程方案可能增添一些整合複雜度，但充分在本發明的實 施例之精神與範圍內。
較概括地參照第1A、1B及2A-2I圖，此處所述的一或更多實施例針對一種選擇性摻雜大塊矽晶圓上所製造的三閘極或FinFET電晶體的次鰭區之製程，例如藉由三閘極摻雜玻璃次鰭外擴散。例如，以上所述為一種選擇性摻雜三閘極或FinFET電晶體的次鰭區以減輕次鰭洩漏同時保持低鰭摻雜之製程。併入固態摻雜源(例如，p型及n型摻雜氧化物、氮化物或碳化物)進入電晶體流程(其在從該等鰭側壁被凹陷以後)提供井摻雜(well doping)進入該次鰭區同時保持鰭本體相對未摻雜。額外地，在實施例中，此處所述的一或更多方法使大塊鰭的活性部分能夠自我對準於該活性部分與其餘大塊部分(例如，在受閘極控制區之下的部分)間的摻雜邊界。
例如，可能想要的是使用大塊矽於鰭或三閘極。然而，有顧慮的是，在該裝置的活性矽鰭部分之下的區(次鰭)(例如，該受閘極控制區、或HSi)正在減少或沒有閘極控制。因此，若源極或汲極在該HSi點或在該HSi點之下，則洩漏路徑可能通過該次鰭區存在。依據本發明的實施例，為了解決以上問題，充足的摻雜通過次鰭摻雜加以提供而不必提供相同位準的摻雜給該等鰭的HSi部分。
為了提供進一步的上下文，解決以上問題的傳統方法包括井植入操作的使用，此處該次鰭區被重度摻雜(例如，遠大於2E18/cm3)，其切斷次鰭洩漏但也導 致該鰭中的大量摻雜。光暈植入的增添進一步增加鰭摻雜，使得線末端鰭以高位準加以摻雜(例如，大於大約1E18/cm3)。相比之下，此處所述的一或更多實施例提供可能有利的該鰭中的低摻雜，因為較高電流驅動藉由改善載子遷移率加以致能，不然其藉由高度摻雜通道裝置的離子化雜質散射而被降低。此外，由於臨限電壓(Vt)的隨機變化直接正比於摻雜密度的平方根，低摻雜裝置也具有降低Vt中的隨機失配的優點。此使產品能夠在較低電壓操作而沒有功能故障。在同時，該鰭正下方的區(即，該次鰭)必須被高度摻雜以便防止次鰭源極-汲極洩漏。用來提供此摻雜給該次鰭區的傳統植入步驟也大量摻雜該鰭區，使得有可能達成低摻雜鰭且在同時抑制次鰭洩漏。
將被理解的是，從以上範例性處理方案生成的結構(例如，來自第2I圖的結構)可能以相同或類似形式被使用於後續處理操作以完成裝置製造，諸如PMOS及NMOS裝置製造。作為已完成裝置的實例，第3A及3B圖分別示出具有摻雜次鰭區的ω鰭的非平面半導體裝置之橫剖面圖及平面圖(沿著橫剖面圖的a-a’軸取得)，依據本發明的實施例。
參照第3A圖，半導體結構或裝置300包括非平面活性區(例如，包括突出鰭部分304及次鰭區305鰭的結構)，從基板302所形成、及在隔離區306內。依據本發明的實施例，次鰭區305比對應突出部分304更窄，且因此提供ω鰭幾何形狀給該等鰭。此外，在實施例中， 固態摻雜劑源層390及任選的蓋層392可被保持在該結構中，沿著次鰭區305的側壁，對應於以上所述的實施例。
在一個實施例中，複數個半導體鰭304/305的各者具有ω鰭幾何形狀，如第3A圖中所描繪。在一個實施例中，該複數個半導體鰭各者的突出部分304具有大約10奈米或更小的寬度。在一個實施例中，固態摻雜劑源層390具有與該複數個半導體鰭各者的次鰭部分305與突出部分304間的界面大約共平面的頂表面，如第3A圖中所描繪。在一個實施例中，隔離層306具有與該複數個半導體鰭各者的次鰭部分305與突出部分304間的界面大約共平面的頂表面，如第3A圖中所描繪。在一個實施例中，固態摻雜劑源層390為硼矽酸鹽玻璃(BSG)層。在一個實施例中，固態摻雜劑源層390為磷矽酸鹽玻璃(PSG)層或砷矽酸鹽玻璃(AsSG)層。在一個實施例中，蓋層392由氮化矽所構成。在一個實施例中，蓋層392具有與該複數個半導體鰭各者的次鰭部分305與突出部分304間的界面大約共平面的頂表面，如第3A圖中所描繪。
也如第3A圖中所描繪，在實施例中，界面380存在於突出鰭部分304的摻雜輪廓與次鰭區305之間。界面380可為相對陡峭的轉變區。一或更多實施例將來自摻雜製程的摻雜劑限制或實質限制在半導體裝置的次鰭區。作為實例，摻雜濃度的轉變可從該次鰭區快速降低至該突出鰭區。在一個此種實施例中，該轉變實質上立即 為該等突出部分各者的小於大約5E17atoms/cm3及該對應次鰭區的大於大約2E18atoms/cm3的摻雜劑濃度。此外，次鰭區305之下的基板部分可被摻雜，在某意義上形成井區。在一個實施例中，基板302的下部分至少部份藉由從固態摻雜源(諸如層390)進入下層基板的向下擴散加以摻雜。
再次參照第3A圖，閘極線308被設置在該非平面活性區的突出部分304之上以及在隔離區306的一部分之上。如所示，閘極線308包括閘極電極350及閘極介電層352。在一個實施例中，閘極線308也可包括介電蓋層354。閘極接點314、及覆蓋閘極接觸窗316也從此透視圖看見，連同覆蓋金屬互連360，其全部被設置於層間介電堆疊或層370中。也從第3A圖的透視圖看見，閘極接點314在一個實施例中被設置於隔離區306之上，但未在該非平面活性區之上。
參照第3B圖，閘極線308被顯示為設置於突出鰭部分304之上。突出鰭部分304的源極及汲極區304A及304B可從此透視圖看見。在一個實施例中，源極及汲極區304A及304B為突出鰭部分304的原始材料的摻雜部分。在另一實施例中，突出鰭部分304的材料被移除且以另一半導體材料替換，例如，藉由磊晶沈積。在任一情況中，源極及汲極區304A及304B可延伸低於隔離區306的高度，即，進入次鰭區305。依據本發明的實施例，較重度摻雜次鰭區305(即，該等鰭在界面380之下 的摻雜部分)抑制通過該等大塊半導體鰭的此部分的源極至汲極洩漏。
在實施例中，半導體結構或裝置300為非平面裝置，諸如但不限於fin-FET或三閘極裝置。在此種實施例中，對應半導電通道區由三維體所構成或被形成於三維體中。在一個此種實施例中，閘極線308的閘極電極堆疊圍繞該三維體的至少頂表面及一對側壁，如第3A圖中所描繪。
基板302可由可承受製造程序且在其中電荷可遷移的半導體材料所構成。在實施例中，基板302為一種大塊基板，由摻雜有電荷載子(諸如但不限於磷、砷、硼或其組合)以形成活性區304的結晶矽、矽/鍺或鍺層所構成。在一個實施例中，大塊基板302中的矽原子的濃度大於97%。在另一實施例中，大塊基板302由生長於不同結晶基板頂上的磊晶層所構成，例如生長於硼摻雜大塊矽單晶基板頂上的矽磊晶層。大塊基板302可替代地由第III-V族材料所構成。在實施例中，大塊基板302由第III-V族材料所構成，諸如但不限於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。在一個實施例中，大塊基板302由第III-V族材料所構成且電荷載子摻雜劑雜質原子為諸如但不限於碳、矽、鎵、氧、硫、硒或碲。
隔離區306可由適於最終電隔離(或有助於隔離)永久閘極結構的部分與下層大塊基板或者隔離下層 大塊基板內所形成的活性區(諸如隔離鰭活性區)之材料所構成。例如，在一個實施例中，隔離區306由介電材料所構成，諸如但不限於二氧化矽、氧氮化矽、氮化矽、或碳摻雜氮化矽。
閘極線308可由包括閘極介電層352及閘極電極層350的閘極電極堆疊所構成。在實施例中，該閘極電極堆疊的閘極電極由金屬閘極所構成且該閘極介電層由高K材料所構成。例如，在一個實施例中，該閘極電極層由一種材料所構成，諸如但不限於氧化鉿、氧氮化物鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物(lead scandium tantalum oxide)、鈮酸鉛鋅、或其組合。此外，閘極介電層的一部分可包括從基板302的頂部幾層所形成的一層原生氧化物。在實施例中，該閘極介電層由頂部高k部分及下部分(由半導體材料的氧化物所構成)所構成。在一個實施例中，該閘極介電層由氧化鉿的頂部分及二氧化矽或氧氮化矽的底部分所構成。
在一個實施例中，該閘極電極由金屬層所構成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，該閘極電極由金屬功函數設定層之上所形成的非功函數設定填充材料所構成。
儘管未描繪，關聯於該等閘極電極堆疊的間 隔物可由適於最終電隔離(或有助於隔離)永久閘極結構與相鄰導電接點(諸如自我對準接點)的材料所構成。例如，在一個實施例中，該等間隔物由介電材料所構成，諸如但不限於二氧化矽、氧氮化矽、氮化矽、或碳摻雜氮化矽。
閘極接點314及覆蓋閘極接觸窗316可由導電材料所構成。在實施例中，該等接點或接觸窗的一或更多者由金屬物種所構成。該金屬物種可為純金屬(諸如鎢、鎳或鈷)、或可為合金(諸如金屬-金屬合金或金屬-半導體合金(例如，諸如矽化物材料))。
在實施例中(儘管未顯示)，提供結構300包括形成實質完美對準現有閘極圖案的接點圖案，在同時消除使用具極嚴格對位預算(registration budget)的微影步驟。在一個此種實施例中，此方法致能使用本質上高度選擇性濕蝕刻(例如，相對於傳統實施的乾或電漿蝕刻)以產生接觸開口。在實施例中，接點圖案藉由利用現有閘極圖案與接觸插塞微影操作組合來加以形成。在一個此種實施例中，該方法致能消除對產生接點圖案的另一方面關鍵的微影操作之需要，如在傳統方法中所使用。在實施例中，溝渠接點柵未被個別圖案化，但卻被形成於多(閘極)線之間。例如，在一個此種實施例中，溝渠接點柵在閘極光柵圖案化以後但在閘極光柵切割以前。
此外，閘極推疊結構308可藉由替換閘極製程加以製造。在此種方案中，諸如多晶矽或氮化矽支柱材 料的虛擬閘極材料可被移除且以永久閘極電極材料替換。在一個此種實施例中，永久電極介電層也在此製程中被形成，相對於從較早的處理加以進行。在實施例中，虛擬閘極藉由乾蝕刻或濕蝕刻製程加以移除。在一個實施例中，虛擬閘極由多晶矽或非晶矽所構成且以包括使用SF6的乾蝕刻製程加以移除。在另一實施例中，虛擬閘極由多晶矽或非晶矽所構成且以包括使用NH4OH水溶液或四甲基氫氧化銨的濕蝕刻製程加以移除。在一個實施例中，虛擬閘極由氮化矽所構成且以包括磷酸水溶液的濕蝕刻加以移除。
在實施例中，此處所述的一或更多方法實質考慮虛擬及替換閘極製程與虛擬及替換接點製程組合以達成結構300。在一個此種實施例中，該替換接點製程在該替換閘極製程以後被施行，以容許該永久閘極堆疊的至少一部分的高溫退火。例如，在特定的此種實施例中，該等永久閘極結構的至少一部分的退火(例如，在閘極介電層被形成以後)在大於大約攝氏600度的溫度被施行。該退火在形成該等永久接點以前被施行。
再次參照第3A圖，半導體結構或裝置300的配置放置該閘極接點於隔離區之上。此種配置可被視為佈局空間的無效率利用。然而在另一實施例中，半導體裝置具有接觸於閘極電極被形成於活性區之上的部分之接點結構。一般而言，在形成閘極接點結構(諸如接觸窗)於閘極的活性部分之上且在與溝渠接觸窗相同層中以前(例 如，除此以外)，本發明的一或更多實施例包括首先使用閘極對準溝渠接點製程。此種製程可被實施以形成溝渠接點結構以供半導體結構製造，例如以供積體電路製造。在實施例中，溝渠接點圖案被形成為對準於現有閘極圖案。相比之下，傳統方法典型包括具微影接點圖案對現有閘極圖案的嚴格對位與選擇性接點蝕刻組合之額外微影製程。例如，傳統製程可包括藉由個別圖案化接點特徵來圖案化多(閘極)光柵。
將被理解的是，並非以上所述製程的所有態樣需要被實行以落在本發明實施例的精神與範圍內。例如，在一個實施例中，虛擬閘極無需在任何時刻於製造閘極接點於該等閘極推疊的活性部分之上以前被形成。以上所述的閘極堆疊可實際上為最初形成的永久閘極堆疊。並且，此處所述的製程可被用來製造一或複數個半導體裝置。該等半導體裝置可為電晶體或相似裝置。例如，在實施例中，該等半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。並且，在實施例中，該等半導體裝置具有三維架構，諸如三閘極裝置、獨立存取的雙閘極裝置、或FIN-FET。一或更多實施例可能尤其可用於製造在10奈米(10nm)或更小(諸如7nm)技術節點的半導體裝置。
第4圖示出依據本發明的一個實施方式的運算裝置400。運算裝置400容納板402。板402可包括數個組件，包括但不限於處理器404及至少一個通訊晶片 406。處理器404被實體及電氣耦合至板402。在一些實施方式中該至少一個通訊晶片406也被實體及電氣耦合至板402。在另外的實施方式中，通訊晶片406為處理器404的一部份。
取決於它的應用，運算裝置400可包括可能或未能被實體及電氣耦合至板402的其他組件。這些其他組件包括但不限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位多功能光碟(DVD)等等)。
通訊晶片406致能無線通訊以供資料轉移進出運算裝置400。術語「無線」及其派生詞可被用來描述可透過使用已調變電磁輻射經過固態媒介來傳輸資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未暗示相關裝置未含有任何線，儘管在一些實施例中它們可能沒有。通訊晶片406可實施數個無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其 衍生物、以及被指定為3G、4G、5G、及之後的任何其他無線協定。運算裝置400可包括複數個通訊晶片406。例如，第一通訊晶片406可專用於諸如Wi-Fi及藍芽的短程無線通訊且第二通訊晶片406可專用於諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他的長程無線通訊。
運算裝置400的處理器404包括處理器404內所封裝的積體電路晶粒。在本發明實施例的一些實施方式中，該處理器的積體電路晶粒包括一或更多裝置，諸如依據本發明實施方式所建造的MOS-FET電晶體。術語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以轉換該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的部分。
通訊晶片406也包括通訊晶片406內所封裝的積體電路晶粒。依據本發明的另一實施方式，該通訊晶片的積體電路晶粒包括一或更多裝置，諸如依據本發明實施方式所建造的MOS-FET電晶體。
在另外的實施方式中，運算裝置400內所容納的另一組件可含有包括一或更多裝置的積體電路晶粒，諸如依據本發明實施例的實施方式所建造的MOS-FET電晶體。
在各種實施例中，運算裝置400可為膝上型電腦、小筆電、筆記型電腦、超輕薄筆記型電腦、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動 電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施方式中，運算裝置400可為處理資料的任何其他電子裝置。
因此，本發明的實施例包括具有摻雜次鰭區的ω鰭的非平面半導體裝置及製造具有摻雜次鰭區的ω鰭的非平面半導體裝置之方法。
在實施例中，一種半導體裝置包括複數個半導體鰭，設置於半導體基板之上，各個半導體鰭具有在突出部分之下的次鰭部分，該次鰭部分比該突出部分更窄。固態摻雜劑源層被設置於該半導體基板之上，與該次鰭區共形但沒有與該複數個半導體鰭各者的突出部分共形。隔離層被設置於該固態摻雜劑源層之上及在該複數個半導體鰭的次鰭區之間。閘極堆疊被設置於該隔離層之上及與該複數個半導體鰭各者的突出部分共形，該閘極堆疊包括閘極介電層及閘極電極。源極及汲極區被設置於該複數個半導體鰭各者的突出部分中，在該閘極堆疊的任一側上。
在一個實施例中，該複數個半導體鰭的各者具有ω鰭幾何形狀。
在一個實施例中，該複數個半導體鰭各者的突出部分具有大約10奈米或更小的寬度。
在一個實施例中，該固態摻雜劑源層具有與該複數個半導體鰭各者的次鰭部分與突出部分間的界面大約共平面的頂表面。
在一個實施例中，該隔離層具有與該複數個半導體鰭各者的次鰭部分與突出部分間的界面大約共平面的頂表面。
在一個實施例中，該固態摻雜劑源層為硼矽酸鹽玻璃(BSG)層。
在一個實施例中，該固態摻雜劑源層為磷矽酸鹽玻璃(PSG)層或砷矽酸鹽玻璃(AsSG)層。
在一個實施例中，該半導體裝置進一步包括蓋層，設置於該固態摻雜劑源層上及與之共形。該隔離層被設置於該蓋層上。
在一個實施例中，該蓋層由氮化矽所構成且具有與該複數個半導體鰭各者的次鰭部分與突出部分間的界面大約共平面的頂表面。
在一個實施例中，該半導體裝置進一步包括摻雜劑濃度界面，在該複數個半導體鰭各者的各個突出部分與對應次鰭部分之間。
在一個實施例中，該摻雜劑濃度界面為對於各個突出部分小於大約5E17atoms/cm3且對於該複數個半導體鰭各者的對應次鰭部分大於大約2E18atoms/cm3的驟變(abrupt transition)。
在一個實施例中，設置於該半導體基板之上的複數個半導體鰭為與大塊單晶矽基板連續的複數個單晶矽鰭。
在實施例中，一種半導體裝置包括複數個半 導體鰭，設置於半導體基板之上，各個半導體鰭具有在突出部分之下的次鰭部分，該次鰭部分比該突出部分更窄。摻雜劑濃度界面在該複數個半導體鰭各者的各個突出部分與對應次鰭部分之間。隔離層被設置於該複數個半導體鰭的次鰭區之間。閘極堆疊被設置於該隔離層之上及與該複數個半導體鰭各者的突出部分共形，該閘極堆疊包括閘極介電層及閘極電極。源極及汲極區被設置於該複數個半導體鰭各者的突出部分中，在該閘極堆疊的任一側上。
在一個實施例中，該複數個半導體鰭的各者具有ω鰭幾何形狀。
在一個實施例中，該複數個半導體鰭各者的突出部分具有大約10奈米或更小的寬度。
在一個實施例中，該隔離層具有與該複數個半導體鰭各者的次鰭部分與突出部分間的界面大約共平面的頂表面。
在一個實施例中，該摻雜劑濃度界面為對於各個突出部分小於大約5E17atoms/cm3且對於該複數個半導體鰭各者的對應次鰭部分大於大約2E18atoms/cm3的驟變。
在一個實施例中，設置於該半導體基板之上的複數個半導體鰭為與大塊單晶矽基板連續的複數個單晶矽鰭。
在實施例中，一種製造半導體裝置的方法包括形成複數個半導體鰭於半導體基板之上。該方法也包括 形成催化劑層於該半導體基板之上，與該複數個半導體鰭共形。該方法也包括形成遮罩於該催化劑層之上。該方法也包括凹陷該遮罩及該催化劑層至低於該複數個半導體鰭的頂表面的大約相同位準，暴露該複數個半導體鰭各者的次鰭區上方之該複數個半導體鰭各者的突出部分。該方法也包括藉由使用該催化劑層，氧化該複數個半導體鰭各者的次鰭區的外部分以催化性氧化該等次鰭區。該方法也包括移除從該氧化所形成的氧化物以提供具有比對應突出部分更窄的次鰭區的複數個ω鰭。
在一個實施例中，該複數個半導體鰭為複數個矽鰭，且其中形成該催化劑層包括形成與該複數個矽鰭共形的Al2O3層。
在一個實施例中，氧化該等次鰭區的外部分包括暴露該Al2O3層至氫與氧(H2/O2)的組合。
在一個實施例中，該方法進一步包括在提供該複數個ω鰭以後，形成固態摻雜劑源層於該半導體基板之上，與該複數個ω鰭共形。該固態摻雜劑源層接著被凹陷至與該複數個ω鰭的次鰭區大約共平面。來自該固態摻雜劑源層的摻雜劑接著被驅趕進入該複數個ω鰭各者的次鰭區。
在一個實施例中，形成該固態摻雜劑源層包括形成硼矽酸鹽玻璃(BSG)層。
在一個實施例中，形成該固態摻雜劑源層包括形成磷矽酸鹽玻璃(PSG)層或砷矽酸鹽玻璃(AsSG) 層。
在一個實施例中，該方法進一步包括形成與該複數個ω鰭各者的突出部分共形的閘極堆疊。源極及汲極區接著被形成於該複數個ω鰭各者的突出部分中，在該閘極堆疊的任一側上。
300‧‧‧半導體結構
302‧‧‧基板
304‧‧‧突出鰭部分
305‧‧‧次鰭區
306‧‧‧隔離區
308‧‧‧閘極線
314‧‧‧閘極接點
316‧‧‧覆蓋閘極接觸窗
350‧‧‧閘極電極
352‧‧‧閘極介電層
354‧‧‧介電蓋層
360‧‧‧覆蓋金屬互連
370‧‧‧層間介電堆疊
380‧‧‧界面
390‧‧‧固態摻雜劑源層
392‧‧‧任選的蓋層

Claims (28)

  1. 一種積體電路結構，包含：包含矽的第一鰭，該第一鰭具有較低鰭部及較高鰭部，及在該較低鰭部與該較高鰭部間的區域處的肩部特性；包含矽的第二鰭，該第二鰭具有較低鰭部及較高鰭部，及在該較低鰭部與該較高鰭部間的區域處的肩部特性；包含磷矽酸鹽玻璃(PSG)的層，包含該PSG的該層直接在該第一鰭的該較低鰭部的側壁上與直接在該第二鰭的該較低鰭部的側壁上，包含該PSG的該層具有第一端部實質與該第一鰭的該肩部特性共平面，及包含該PSG的該層具有第二端部實質與該第二鰭的該肩部特性共平面；包含氮的絕緣層，該絕緣層直接在包含該PSG的該層上，包含該PSG的該層直接在該第一鰭的該較低鰭部的所述側壁上與直接在該第二鰭的該較低鰭部的所述側壁上；介電填料，直接側向鄰接該絕緣層，該絕緣層直接在包含該PSG的該層上，包含該PSG的該層直接在該第一鰭的該較低鰭部的所述側壁上與直接在該第二鰭的該較低鰭部的所述側壁上；及閘極電極，與該第一鰭的該較高鰭部的側壁側向鄰接並在其所述側壁的頂部之上，及該閘極電極與該第二鰭的 該較高鰭部的側壁側向鄰接並在其所述的頂部之上，及該閘極電極在該第一鰭與該第二鰭間的該介電填料之上。
  2. 如申請專利範圍第1項所述之積體電路結構，其中在該第一鰭的該較低鰭部與該較高鰭部間的該區域處，該第一鰭的該較低鰭部具有與該第一鰭的該較高鰭部的寬度不同的寬度，及其中在該第二鰭的該較低鰭部與該較高鰭部間的該區域處，該第二鰭的該較低鰭部具有與該第二鰭的該較高鰭部的寬度不同的寬度。
  3. 如申請專利範圍第2項所述之積體電路結構，其中該第一鰭的該較低鰭部的該寬度小於該第一鰭的該較高鰭部的該寬度，及其中該第二鰭的該較低鰭部的該寬度小於該第二鰭的該較高鰭部的該寬度。
  4. 如申請專利範圍第1項所述之積體電路結構，更包含：第一閘極介電層，在該閘極電極與該第一鰭的該較高鰭部之間；及第二閘極介電層，在該閘極電極與該第二鰭的該較高鰭部之間。
  5. 如申請專利範圍第4項所述之積體電路結構，其中該第一閘極介電層包含第一高k介電層，及其中該第二閘極介電層包含第二高k介電層。
  6. 如申請專利範圍第1項所述之積體電路結構，其中包含該PSG的該層具有範圍由0.1至10重量百分比的磷濃度。
  7. 如申請專利範圍第1項所述之積體電路結構，其中該第一鰭的該較低鰭部與該第二鰭的該較低鰭部具有大於大約2E18原子每立方公分的磷濃度。
  8. 如申請專利範圍第1項所述之積體電路結構，其中該第一鰭的該較高鰭部與該第二鰭的該較高鰭部具有小於大約5E17原子每立方公分的磷濃度。
  9. 如申請專利範圍第1項所述之積體電路結構，其中該第一鰭的該較低鰭部與該第二鰭的該較低鰭部具有大於大約2E18原子每立方公分的磷濃度，及其中該第一鰭的該較高鰭部與該第二鰭的該較高鰭部具有小於大約5E17原子每立方公分的磷濃度。
  10. 一種積體電路結構，包含：包含矽的第一鰭，該第一鰭具有較低鰭部及較高鰭部，及在該較低鰭部與該較高鰭部間的區域處的肩部特性；包含矽的第二鰭，該第二鰭具有較低鰭部及較高鰭部，及在該較低鰭部與該較高鰭部間的區域處的肩部特性；包含N型摻雜物的介電層，該介電層直接在該第一鰭的該較低鰭部的側壁上與直接在該第二鰭的該較低鰭部的側壁上，該介電層具有第一端部實質與該第一鰭的該肩部特性共平面，及該介電層具有第二端部實質與該第二鰭的該肩部特性共平面；包含氮的絕緣層，該絕緣層直接在該介電層上，該介 電層直接在該第一鰭的該較低鰭部的所述側壁上且直接在該第二鰭的該較低鰭部的所述側壁上；介電填料，直接側向鄰接該絕緣層，該絕緣層直接在該介電層上，該介電層直接在該第一鰭的該較低鰭部的所述側壁上與直接在該第二鰭的該較低鰭部的所述側壁上；及閘極電極，與該第一鰭的該較高鰭部的側壁側向鄰接並在其所述側壁的頂部之上，及該閘極電極與該第二鰭的該較高鰭部的側壁側向鄰接並在其所述側壁的頂部之上，及該閘極電極在該第一鰭與該第二鰭間的該介電填料之上。
  11. 如申請專利範圍第10項所述之積體電路結構，其中在該第一鰭的該較低鰭部與該較高鰭部間的該區域處，該第一鰭的該較低鰭部具有與該第一鰭的該較高鰭部的寬度不同的寬度，及其中在該第二鰭的該較低鰭部與該較高鰭部間的該區域處，該第二鰭的該較低鰭部具有與該第二鰭的該較高鰭部的寬度不同的寬度。
  12. 如申請專利範圍第11項所述之積體電路結構，其中該第一鰭的該較低鰭部的該寬度小於該第一鰭的該較高鰭部的該寬度，及其中該第二鰭的該較低鰭部的該寬度小於該第二鰭的該較高鰭部的該寬度。
  13. 如申請專利範圍第10項所述之積體電路結構，更包含：第一閘極介電層，在該閘極電極與該第一鰭的該較高 鰭部之間；及第二閘極介電層，在該閘極電極與該第二鰭的該較高鰭部之間。
  14. 如申請專利範圍第13項所述之積體電路結構，其中該第一閘極介電層包含第一高k介電層，及其中該第二閘極介電層包含第二高k介電層。
  15. 如申請專利範圍第10項所述之積體電路結構，其中該N型摻雜物為磷，及其中該介電層具有範圍由0.1至10重量百分比的磷濃度。
  16. 如申請專利範圍第10項所述之積體電路結構，其中該N型摻雜物為砷，及其中該介電層具有範圍由0.1至10重量百分比的砷濃度。
  17. 如申請專利範圍第10項所述之積體電路結構，其中該第一鰭的該較低鰭部與該第二鰭的該較低鰭部具有大於大約2E18原子每立方公分的磷濃度。
  18. 如申請專利範圍第10項所述之積體電路結構，其中該第一鰭的該較高鰭部與該第二鰭的該較高鰭部具有小於大約5E17原子每立方公分的磷濃度。
  19. 如申請專利範圍第10項所述之積體電路結構，其中該第一鰭的該較低鰭部與該第二鰭的該較低鰭部具有大於大約2E18原子每立方公分的磷濃度，及其中該第一鰭的該較高鰭部與該第二鰭的該較高鰭部具有小於大約5E17原子每立方公分的磷濃度。
  20. 一種積體電路結構，包含： 包含矽的第一鰭，該第一鰭具有較低鰭部及較高鰭部；包含矽的第二鰭，該第二鰭具有較低鰭部及較高鰭部；包含磷矽酸鹽玻璃(PSG)的層，包含該PSG的該層直接在該第一鰭的該較低鰭部的側壁上與直接在該第二鰭的該較低鰭部的側壁上，包含該PSG的該層具有第一端部實質與該第一鰭的該較低鰭部與該較高鰭部間的區域共平面，及包含該PSG的該層具有第二端部實質與該第二鰭的該較低鰭部與該較高鰭部間的區域共平面；包含氮的絕緣層，該絕緣層直接在包含該PSG的該層上，包含該PSG的該層直接在該第一鰭的該較低鰭部的所述側壁上與直接在該第二鰭的該較低鰭部的所述側壁上；介電填料，直接側向鄰接該絕緣層，該絕緣層直接在包含該PSG的該層上，包含該PSG的該層直接在該第一鰭的該較低鰭部的所述側壁上與直接在該第二鰭的該較低鰭部的所述側壁上；及閘極電極，與該第一鰭的該較高鰭部的側壁側向鄰接並在其所述側壁的頂部之上，及該閘極電極與該第二鰭的該較高鰭部的側壁側向鄰接並在其所述側壁的頂部之上，及該閘極電極在該第一鰭與該第二鰭間的該介電填料之上。
  21. 如申請專利範圍第20項所述之積體電路結構， 其中在該第一鰭的該較低鰭部與該較高鰭部間的該區域處，該第一鰭的該較低鰭部具有與該第一鰭的該較高鰭部的寬度不同的寬度，及其中在該第二鰭的該較低鰭部與該較高鰭部間的該區域處，該第二鰭的該較低鰭部具有與該第二鰭的該較高鰭部的寬度不同的寬度。
  22. 如申請專利範圍第21項所述之積體電路結構，其中該第一鰭的該較低鰭部的該寬度小於該第一鰭的該較高鰭部的該寬度，及其中該第二鰭的該較低鰭部的該寬度小於該第二鰭的該較高鰭部的該寬度。
  23. 如申請專利範圍第20項所述之積體電路結構，更包含：第一閘極介電層，在該閘極電極與該第一鰭的該較高鰭部之間；及第二閘極介電層，在該閘極電極與該第二鰭的該較高鰭部之間。
  24. 如申請專利範圍第23項所述之積體電路結構，其中該第一閘極介電層包含第一高k介電層，及其中該第二閘極介電層包含第二高k介電層。
  25. 如申請專利範圍第20項所述之積體電路結構，其中包含該PSG的該層具有範圍由0.1至10重量百分比的磷濃度。
  26. 如申請專利範圍第20項所述之積體電路結構，其中該第一鰭的該較低鰭部與該第二鰭的該較低鰭部具有大於大約2E18原子每立方公分的磷濃度。
  27. 如申請專利範圍第20項所述之積體電路結構，其中該第一鰭的該較高鰭部與該第二鰭的該較高鰭部具有小於大約5E17原子每立方公分的磷濃度。
  28. 如申請專利範圍第20項所述之積體電路結構，其中該第一鰭的該較低鰭部與該第二鰭的該較低鰭部具有大於大約2E18原子每立方公分的磷濃度，及其中該第一鰭的該較高鰭部與該第二鰭的該較高鰭部具有小於大約5E17原子每立方公分的磷濃度。
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