KR20090075534A - 오메가 게이트 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 오메가 게이트 트랜지스터 제조방법은: 제1 절연층 상에 실리콘층을 구비한 기판을 마련하는 제1 단계; 상기 실리콘층을 패터닝하여 소스형성부, 드레인 형성부 및 채널형성부를 구비한 몸체를 형성하는 제2 단계; 상기 기판 상에 상기 몸체를 덮는 제2 절연층을 형성하는 제3 단계; 상기 채널형성부에 대응되는 영역의 상기 제2 절연층을 제거하는 제4 단계; 상기 채널형성부의 하부를 습식식각하여 상기 채널형성부의 하부에 언더컷을 형성하는 제5 단계; 상기 채널형성부 상에 게이트 옥사이드층을 형성하는 제6 단계; 및 상기 게이트 옥사이드층 상으로 게이트 전극층을 형성하는 제7 단계;를 구비한다.
Description
본 발명은 오메가 게이트를 가진 트랜지스터의 제조방법에 관한 것으로, 더욱 상세하게는 핀(fin) 타입의 채널 상에 3차원적으로 형성된 오메가 게이트를 포함하는 트랜지스터의 제조방법에 관한 것이다.
고집적 로직회로의 단위소자인 MOSFET(metal oxide semiconductor field effect transistor)는 성능 및 집적도 향상을 위해 스케일링 다운(scaling down)이진행 중이다. MOSFET의 스케일링 다운(scaling down)이 진행될수록 소스와 드레인 사이의 거리가 짧아져서 드레인 필드(drain field)가 채널에 인가되는 게이트(gate) 필드(field)를 변조시키는 현상인 short channel effect가 나타나다. 이로 인해서, 게이트의 채널 제어능력(channel controllability)이 낮아진다. 이 현상은 punch-through나 DIBL(drain-induced barrier lowering), threshold voltage roll-off와 같은 전기적 특성으로 나타난다.
숏채널효과(short channel effect: SCE)는 아주 짧은 게이트 길이, 예컨대 50 nm 이하의 게이트 길이를 가진 트랜지스터에서 심하게 나타나며, 이로 인해 트 랜지스터의 기본 기능인 스위칭 기능이 훼손될 수 있다. 이의 해결을 위해 채널 도핑(channel doping), ultra-shallow junction, 게이트 유전체 ㅆ닝(gate dielectric thinning) 등의 방법이 사용되나 random doping problem, gate leakage와 같은 부수적인 문제로 한계가 있다.
다양한 3차원의 복수 게이트 트랜지스터(multiple gate transistors)가 이 문제를 해결하기 위해 제시되었다. 이중 게이트를 포함하는 FinFET, 트라이-게이트 트랜지스터(tri-gate transistor), 게이트 올 어라운드 트랜지스터(gate-all-around transistor)가 그 예들로 이들은 모두 채널의 복수면에서 채널을 제어하므로 게이트 제어성(gate controllability)이 증가한다. 그러나 gate-all-around transistor는 공정 균일도(uniformity)와 제조기술(manufacturability)을 확보하기 어려워 그 대안으로 제시된 구조가 오메가 게이트 트랜지스터이다. 오메가 게이트 트랜지스터는 tri-gate 트랜지스터 구조에 body 아래에 언더컷(undercut)을 형성하여 여분의 게이트(extra-gate)를 구현한 구조로 tri-gate 구조에 비해 숏채널 효과가 적으며, 구동전류(drive current)가 큰 것으로 알려져 있다.
그러나, 오메가 게이트를 가진 트랜지스터를 형성하는 종래의 방법은 일반적으로 핀 패터닝후, 언더커팅 및 게이트 패터닝을 한다. 핀 패터닝 과정에서 과식각이 일어날 수 있으며, 게이트 산화물 형성시 샤프한 코너에서의 전류 리크 문제가 발생될 수 있다. 또하나, 게이트 패터닝시 언더커팅된 부분의 게이트 물질의 제거가 용이하지 않다.
본 발명은 채널형성부분에 한정하여 언더컷을 형성하는 개선된 오메가 게이트 트랜지스터를 제조하는 방법을 제공한다.
본 발명의 일 실시예에 따른 오메가 게이트 트랜지스터 제조방법은:
제1 절연층 상에 실리콘층을 구비한 기판을 마련하는 제1 단계;
상기 실리콘층을 패터닝하여 소스형성부, 드레인 형성부 및 채널형성부를 구비한 몸체를 형성하는 제2 단계;
상기 기판 상에 상기 몸체를 덮는 제2 절연층을 형성하는 제3 단계;
상기 채널형성부에 대응되는 영역의 상기 제2 절연층을 제거하는 제4 단계;
상기 채널형성부의 하부를 습식식각하여 상기 채널형성부의 하부에 언더컷을 형성하는 제5 단계;
상기 채널형성부 상에 게이트 옥사이드층을 형성하는 제6 단계; 및
상기 게이트 옥사이드층 상으로 게이트 전극층을 형성하는 제7 단계;를 구비한다.
본 발명에 따르면, 상기 기판은 SOI 기판일 수 있다.
본 발명에 따르면, 상기 제3 단계는:
상기 몸체를 덮는 실리콘 산화물층을 형성하는 단계; 및
상기 실리콘 산화물층을 덮는 실리콘 나이트라이드층을 형성하는 단계;를 구 비할 수 있다.
또한, 상기 제4 단계는, 상기 채널형성부의 길이 방향과 직교하는 방향으로 상기 제2절연층을 제거하는 단계이다.
상기 제5 단계는: 상기 기판을 열처리하여 상기 채널형성부의 표면에 산화물 희생층을 형성하는 단계; 및
상기 산화물 희생층을 제거하는 단계;를 더 구비할 수 있다.
상기 제7 단계는: 상기 기판 상으로 상기 제2 절연층을 덮는 게이트전극층을 형성하는 단계;
상기 게이트 전극층 상에서, 상기 채널형성부 상에 마스크를 형성하는 단계;
상기 마스크로 덮히지 않은 영역의 상기 게이트 금속층을 제거하는 단계; 및
상기 제2절연층을 제거하는 단계;를 구비할 수 있다.
상기 게이트 옥사이드층은, 실리콘 옥사이드 또는 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 로 이루어진 그룹 중 선택된 산화물로 형성될 수 있다.
또한, 상기 게이트 물질층은, 폴리실리콘, W, TaN, HfN, TiN, TiAlN, MoN, TaCN, W2N, TaSiN, (rare earth)TaN, WC 로 이루어진 그룹 중 선택된 물질로 형성될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 오메가 게이트 트 랜지스터 제조방법을 상세히 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
도 1은 본 발명에 따라 제작된 오메가 게이트를 구비한 트랜지스터의 구조를 개략적으로 보여주는 단면도이며, 도 2는 도 1의 Ⅱ-Ⅱ 선단면도이다.
도 1 및 도 2를 참조하면, 절연층(111) 및 실리콘층(112)으로 된 기판(110)에서, 실리콘층(112)은 p형으로 도핑되어 있다. 그리고, 소스(121) 및 드레인(123)은 n형으로 도핑된 영역이다. 상기 p형 및 n형은 서로 다른 불순물로된 영역일 수 있다.
기판(110)의 절연층(111)에서 채널(122) 영역은 X방향으로는 채널(122) 아래로 언더컷되어 있으며, Y 방향으로는 언더컷 식각이 되어 있지 않다. X 방향에서, 채널(122)과 언더컷 부분(114) 상에 게이트 옥사이드(130)가 형성되어 있으며, 게이트 옥사이드(130) 상에는 오메가 형상의 게이트(140) 전극이 형성되어 있다.
상기 채널(122)은 도 1에서 보면 모서리가 라운딩되어 있다. 이러한 라운딩된 채널(122) 상에 게이트 옥사이드(130)가 형성되면, 전계가 상기 채널의 모서리 부분에 모이는 것을 방지할 수 있어 누설전류를 줄일 수 있다.
또한, 본 발명에서는 언더컷(114)이 채널(122)의 X 방향(채널의 길이 방향과 직교하는 방향) 하부에서만 형성되므로, 종래의 채널형성부 및 소스, 드레인 형성부의 하부에서 언더컷이 형성시, 언더컷 부분에 게이트 전극이 잔류하여 트랜지스터에 shorting loop를 만들거나 게이트 길이 제어를 어렵게 만드는 문제가 발생되지 않는다.
게이트 옥사이드(130)는 실리콘 옥사이드나 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등이 사용될 수 있다. 이러한 high-k 물질을 게이트 옥사이드(130)로 사용시 커패시턴스를 동일하게 유지하면서도 종래의 실리콘 산화물 보다 두께를 증가시켜서 누설전류를 감소시킬 수 있으므로, 저전력 트랜지스터를 실현할 수 있게 한다.
게이트 전극(140)으로는, 도핑된 poly-Si이 가장 보편적이나 W, TaN, HfN, TiN와 같은 미드갭 일함수를 갖는 금속을 사용하거나, TiAlN, MoN, TaCN 등을 pMOS용 금속으로, W2N, TaSiN, (rare earth) TaN, WC 등을 nMOS용 금속으로 사용할 수도 있다. 이러한 금속으로 된 게이트(140)는 채널(110)을 통해 흐르는 전류의 양을 증가시킬 수 있어, 트랜지스터의 고속화를 실현할 수 있다.
도 3a 내지 도 3g는 본 발명에 따른 오메가 게이트 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
도 3a를 참조하면, 절연층(211)과 실리콘층(212)으로 구성된 기판(210)을 준비한다. 실리콘층(212)은 불순물이 고농도로 도핑된 기판일 수 있다. 예컨대, 불순물인 붕소(B)가 5x1017 원자/cm3 도핑된 실리콘층일 수 있다. 기판(210)으로는 SOI 기판을 사용할 수도 있다. 실리콘층(212)의 두께는 채널의 높이와 같을 수 있다. 절연층(211) 두께는 상대적으로 덜 중요하나 채널의 높이 보다 높은 것이 바람직하다.
기판(210) 상에 마스크(포토리지스트 또는 하드 마스크)(미도시)를 형성한 다음, RIE (reactive ion etching) 식각과 같은 건식 식각으로 몸체(220) 이외의 영역을 제거한다. 몸체(220)는 소스형성부(221), 드레인 형성부(223) 및 채널형성부(222)를 포함한다. 채널형성부(222)의 폭은 대략 30~560 nm 일 수 있으며, 길이는 대략 22~500 nm 일 수 있다.
도 3a 내지 도 3e에서, 중간의 도면은 평면도이며, 왼쪽의 도면은 평면도에서 A-A 선단면도이며, 우측의 도면은 평면도에서 B-B 선단면도이다.
도 3b를 참조하면, 기판(210) 상으로 절연층(230), 예컨대 SiO2를 200 nm 두께로 증착한다. 이어서 절연층(230) 상에 상기 절연층(230)과 식각률이 다른 절연층(232), 예컨대 실리콘 나이트라이드를 30 nm 두께로 증착한다. 실리콘 나이트라이드(232)는 마스크로 사용된다.
도 3c를 참조하면, 실리콘 나이트라이드(232)를 식각하여 채널형성부(222)의 일부를 노출시킨다. 그리고, 이 실리콘 나이트라이드(232)를 마스크로 하여 절연층(230)을 건식식각하여 노출된 부분의 절연층(230)을 제거한다.
이어서, 절연층(230)을 습식식각하여 채널형성부(222)의 하부에 언더컷을 형성한다. 일반적으로 언더컷이 깊어질수록 몸체의 형상이 불균해질 수 있으므로, 채널형성부(222)의 언더컷의 깊이가 채널형성부(222)의 폭의 1/2 이 넘지 않도록 한다. 습식식각의 깊이는 얕으면 게이트 스택 구현이 어렵고, 깊으면 공정 균일도가 나빠질 수 있으므로, 적절하게 조절한다. 선택적으로 Si3N4와 같은 식각 정지층(etch-stop layer)을 절연층(211)에 삽입된 구조를 사용하여 습식 식각 깊이를 조절할 수 있다. 본 발명에서는 식각 깊이를 2~100 nm 범위에서 조절한다.
본 발명에서는 몸체(220) 전체에 언더컷을 형성하는 일반적인 방법 대신에 채널형성부(222)에서 채널형성부(222)의 길이방향(X방향)에 직교하는 Y 방향에서만 언더컷을 형성한다.
도 3d를 참조하면, 기판(210)을 소정 온도, 예컨대 1000 ℃에서 10초 정도 열처리하여 노출된 채널형성부(222)의 표면을 산화시켜서 실리콘 옥사이드로 된 희생층(234)을 형성한다. 희생층(234)는 특히 모서리에서의 두께가 두껍게 형성될 수 있다. 상기 실리콘 옥사이드(234)는 대략 2~10 nm 두께로 형성될 수 있다.
이어서, 상기 희생층(234)을 에천트로 제거한다. DHF(diluted hydrofluoric acid)를 에천트로 사용할 수 있다. 이에 따라 채널 형성부(222)의 코너가 라운딩된다.
다시 노출된 영역에 게이트 산화물(240)을 형성한다. 게이트 산화물(240)은 2~5 nm 두께로 형성될 수 있다. 이 결과의 구조는 도 3d와 같게 된다. 게이트 산화물(240)로는 SiO2가 가장 보편적으로 사용되나 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 등의 high-k 물질들도 사용될 수 있다. SiO2의 형성시에는 건식 산화(dry oxidation), 습식 산화(wet oxidation), 플라즈마 산화(plasma oxidation) 등을 할 수 있으며, 그리고 다른 high-k 물질들의 형성시에는 ALD(atomic layer deposition), 스퍼터링, MBE (molecular beam epitaxy) 등의 방법이 이용될 수 있다. 이러한 high-k 물질을 게이트 산화물로 이용시 종래의 실리콘 산화물 보다 두께를 증가시켜서 누설전류를 감소시킬 수 있으며, 저전력 트랜 지스터를 실현할 수 있게 한다.
도 3e를 참조하면, 기판(210) 상에 게이트 산화물(240)을 덮는 게이트 물질(250)을 형성한다. 게이트 물질(250)은 150~300 nm 두께로 형성될 수 있다. 게이트 물질(250)로는 doped poly-Si이 가장 보편적이나 W, TaN, HfN, TiN와 같은 미드갭 일함수를 갖는 금속을 이용하거나, TiAlN, MoN, TaCN 등을 pMOS용 금속으로, W2N, TaSiN, (rare earth) TaN, WC 등을 nMOS용 금속으로 이용할 수도 있다. 증착방법으로는 CVD가 가장 보편적이며 ALD, 스퍼터링 등의 방법도 사용 가능하다.
이어서, 게이트 물질(250)을 패터닝하여 게이트 형성부분을 제외한 게이트 물질(250)을 제거한다. 도 3f를 참조하면, 게이트 물질(250) 상에 포토레지스트(252)를 패터닝한다.
도 3g를 참조하면, 노출된 게이트 물질(250)과 실리콘 나이트라이드(232) 및 절연층(230)을 순차적으로 제거하면, 게이트(254)를 형성할 수 있다. 이러한 과정은 자동정렬된 게이트 패터닝이 된다.
이하, 소스 및 드레인 임플랜테이션 과정은 종래의 반도체 공정을 따르며, 상세한 설명은 생략한다.
본 발명의 실시예에 따른 트랜지스터의 제조방법은 게이트 형성부분을 제외한 영역을 절연층으로 보호하면서 국부적인 게이트 스택을 형성하며, 따라서 오메가 게이트 형성시 게이트 영역 이외의 영역에서의 언더컷 형성과정과, 언더컷 부분에 남은 게이트 물질 제거공정이 필요없게 된다.
본 발명은 도면을 참조하여 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위에 한해서 정해져야 할 것이다.
도 1은 본 발명에 따라 제작된 오메가 게이트를 구비한 트랜지스터의 구조를 개략적으로 보여주는 단면도이며, 도 2는 도 1의 Ⅱ-Ⅱ 선단면도이다.
도 3a 내지 도 3g는 본 발명에 따른 오메가 게이트 트랜지스터의 제조방법을 단계별로 설명하는 도면이다.
Claims (8)
- 제1 절연층 상에 실리콘층을 구비한 기판을 마련하는 제1 단계;상기 실리콘층을 패터닝하여 소스형성부, 드레인 형성부 및 채널형성부를 구비한 몸체를 형성하는 제2 단계;상기 기판 상에 상기 몸체를 덮는 제2 절연층을 형성하는 제3 단계;상기 채널형성부에 대응되는 영역의 상기 제2 절연층을 제거하는 제4 단계;상기 채널형성부의 하부를 습식식각하여 상기 채널형성부의 하부에 언더컷을 형성하는 제5 단계;상기 채널형성부 상에 게이트 옥사이드층을 형성하는 제6 단계; 및상기 게이트 옥사이드층 상으로 게이트 전극층을 형성하는 제7 단계;를 구비하는 오메가 게이트 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 기판은 SOI 기판인 오메가 게이트 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제3 단계는,상기 몸체를 덮는 실리콘 산화물층을 형성하는 단계; 및상기 실리콘 산화물층을 덮는 실리콘 나이트라이드층을 형성하는 단계;를 구비한 오메가 게이트 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 제4 단계는,상기 채널형성부의 길이 방향과 직교하는 방향으로 상기 제2절연층을 제거하는 오메가 게이트 트랜지스터 제조방법.
- 제 4 항에 있어서, 상기 제5 단계는,상기 기판을 열처리하여 상기 채널형성부의 표면에 산화물 희생층을 형성하는 단계; 및상기 산화물 희생층을 제거하는 단계;를 더 구비하는 오메가 게이트 트랜지스터 제조방법.
- 제 1 항 또는 제 5 항에 있어서, 상기 제7 단계는,상기 기판 상으로 상기 제2 절연층을 덮는 게이트 전극층을 형성하는 단계;상기 게이트 전극층 상에서, 상기 채널형성부 상에 마스크를 형성하는 단계;상기 마스크로 덮히지 않은 영역의 상기 게이트 전극층을 제거하는 단계; 및상기 제2절연층을 제거하는 단계;를 구비한 오메가 게이트 트랜지스터 제조방법.
- 제 1 항에 있어서, 상기 게이트 옥사이드층은,실리콘 옥사이드 또는 high-k 물질인 HfO2, Al2O3, La2O3, ZrO2, HfSiO, HfSiON, HfLaO, LaAlO, SrTiO 로 이루어진 그룹 중 선택된 산화물로 형성된 오메가 게이트 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 물질층은, 폴리실리콘, W, TaN, HfN, TiN, TiAlN, MoN, TaCN, W2N, TaSiN, (rare earth) TaN, WC 로 이루어진 그룹 중 선택된 물질로 형성된 오메가 게이트 트랜지스터 제조방법.
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