CN103383918A - 具有金属栅极的半导体结构及其制作方法 - Google Patents
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Abstract
本发明公开一种具有金属栅极的半导体结构及其制作方法。一种金属栅极制作工艺，其步骤包含提供一基底、在该基底上形成一牺牲栅极、在该牺牲栅极的至少一周围侧壁上形成一牺牲间隙壁、在该牺牲栅极两侧的该基底中分别形成一源极与一漏极、进行一替换金属栅极制作工艺，以金属栅极取代该牺牲栅极、移除该牺牲间隙壁、以及形成一低介电常数(low-K)间隙壁取代该牺牲间隙壁。
Description
技术领域
本发明涉及一种半导体结构及其制作工艺，特别是涉及一种具有金属栅极与低介电常数(low-K)间隙壁的半导体结构及其制作工艺。
背景技术
近年来，随着各种消费性电子产品不断的朝小型化发展，半导体元件设计的尺寸也不断缩小，以符合高积成度、高效能和低耗电的潮流以及产品需求。
随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式（planar）场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。
在现有的鳍状场效晶体管元件制作工艺中，栅极与鳍状结构的侧壁上会覆盖有一层间隙壁(spacer)。在该间隙壁的形成过程中，间隙壁材质(多为SiN)易残留在鳍状结构的侧壁上，且其填洞率不佳，不易填入凹槽、沟槽等结构中。再者，随着半导体元件尺寸持续地缩小，栅极与源极/漏极之间的距离越来越近，传统的间隙壁材质将容易导致寄生电容的产生，影响到半导体元件的电性。
所以，本发明即针对现有半导体元件的制作工艺与结构进行改善，以进 一步提升元件的效能。
发明内容
有鉴于前述现有技术的诸项缺失，本发明提出了一种新颖的半导体结构及其制作工艺，其制作工艺中使用低介电常数(low-K)材质的间隙壁来取代预先形成的牺牲间隙壁，可进一步改善所形成栅极元件的电性。
本发明的目的之一在于提供一种金属栅极制作工艺，其步骤包含提供一基底、在该基底上形成一牺牲栅极、在该牺牲栅极的至少一周围侧壁上形成一牺牲间隙壁、在该牺牲栅极两侧的该基底中分别形成一源极与一漏极、进行一替换金属栅极制作工艺，以金属栅极取代该牺牲栅极、移除该牺牲间隙壁；以及形成一低介电常数间隙壁取代该牺牲间隙壁。
本发明的另一目的在于提供一种鳍状场效晶体管制作工艺，其步骤包含提供一基底、在该基底上形成至少一鳍状结构、在部分该鳍状结构上形成一牺牲栅极、在该牺牲栅极的至少一周围侧壁上形成一牺牲间隙壁、在该牺牲栅极两侧的该鳍状结构中分别形成一源极与一漏极、进行一替换金属栅极制作工艺，以金属栅极取代该牺牲栅极、移除该牺牲间隙壁、以及形成一低介电常数(low-K)间隙壁取代该牺牲间隙壁。
本发明的又一目的在于提供一种具有金属栅极的半导体结构，其包含有一基底、一金属栅极，位于该基底上、外延结构，分别设置于该金属栅极两侧、以及低介电常数间隙壁，分别设置于该金属栅极与该外延结构之间的凹部中，且该低介电常数间隙壁的顶面低于该金属栅极的顶面。
本发明的又一目的在于提供一种鳍状场效晶体管，其包含有一基底、至少一鳍状结构，形成在该基底上、一栅极，形成在该鳍状结构上、外延结构，分别形成在该栅极两侧的该鳍状结构中、以及低介电常数间隙壁，分别形成在该栅极与该源极/漏极之间的凹部中以及该鳍状结构周围的凹槽中，其中该低介电常数间隙壁与该源极/漏极的顶面齐平且低于该栅极的顶面。
无疑地，本发明的这类目的与其他目的在阅者读过下文以多种图示与绘图来描述的较佳实施例细节说明后将变得更为显见。
附图说明
本说明书含有附图并于文中构成了本说明书的一部分，以使阅者对本发 明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1-图8为本发明一较佳实施例一金属栅极(metal gate)制作工艺的截面示意图；
图9-图15为本发明另一实施例一鳍状场效晶体管(FinFET)制作工艺的截面示意图；
图16为本发明制作工艺方法的流程图。
需注意本说明书中的所有图示皆为图例性质。为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现。图中相同的参考符号一般而言会用来标示修改后或不同实施例中对应或类似的特征。
主要元件符号说明
100 基底
101 栅极结构
102 栅极氧化层
103 牺牲栅极
104 盖层
105 牺牲间隙壁
106 衬里层
107 外延结构
107a 源极
107b 漏极
108 凹槽
109 层间介电层
110 栅极沟槽
111 栅极介电层
112 功函数金属层
113 填充金属层
114 低介电常数间隙壁
116 金属栅极结构
117 凹部
118 部
200 基底
200a 鳍状结构
200b 绝缘结构
201 栅极结构
202 栅极氧化层
203 牺牲栅极
204 盖层
205 牺牲间隙壁
206 衬里层
207 外延结构
207a 源极
207b 漏极
208 凹槽
209 层间介电层
210 栅极沟槽
211 栅极介电层
212 功函数金属层
213 填充金属层
214 低介电常数间隙壁
216 金属栅极结构
217 凹部
300~306步骤
具体实施方式
在下文的细节描述中，元件符号会标示在随附的图示中成为其中的一部分，并且以可实行该实施例的特例描述方式来表示。这类实施例会说明足够的细节以使该领域的一般技术人士得以具以实施。阅者须了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。再者，本发明通 篇说明书与随附权利要求中会使用某些词汇来指称特定的组成元件。该领域的技术人士将理解到，半导体元件制造商可能会以不同的名称来指称一相同的元件，如间隙壁与间隙壁(spacer)等。
现在下文中将提供数个实施例搭配图示来说明本发明的半导体制作工艺。其中，图1-图8绘示出根据本发明第一较佳实施例中一金属栅极(metal gate)制作工艺的截面示意图，图9-图15绘示出根据本发明第二较佳实施例中一鳍状场效晶体管(Fin FET)制作工艺的截面示意图。
首先，请参照图1-图8，该些图示依序绘示出本发明一金属栅极的制作流程。如图1所示，首先提供一基底100，其包含但不限定于是硅基底、外延硅、硅锗半导体基底、碳化硅基底或硅覆绝缘(silicon-on-insulator,SOI)等基材，来作为整个半导体结构的基础。基底100上可预先定义出NMOS区域与PMOS区域，并形成有对应的P井与N井结构。一图案化的栅极结构101形成在基底100上，其中形成此栅极结构101的步骤可包含：依序在基底100上形成一栅极氧化层(如SiO2和/或高介电常数high-k材质)102、一牺牲栅极103(如poly-Si、SiN或SiON、或是进阶图案化薄膜(advanced pattern film,APF)等材质)、以及一盖层104(如SiN或SiO2)等层结构，接着以光刻蚀刻制作工艺来图案化盖层104，并以图案化后的盖层104作为硬掩模来进行蚀刻，以将盖层104的图案转移至栅极氧化层102与牺牲栅极103。上述栅极结构101的形成方法为本领域现有已久的技术，故于此不再多加赘述。
再参照图1，栅极结构101的至少一周围侧壁上会形成牺牲间隙壁(dummy spacer)105结构。牺牲间隙壁105可通过沉积一材质层后再对其进行干蚀刻的方式形成。在本发明中，牺牲间隙壁105的功用在于可将后续所形成的外延结构或源极/漏极与栅极结构101分隔，并具有较高的机械强度以因应后续的替换金属栅极制作工艺。牺牲间隙壁105的材质可包含易于移除的氮化硅(SiN)或进阶图案化薄膜(APF)等材质，以替换上低介电常数(low-K)的间隙壁。
再者，在形成牺牲间隙壁105之前，栅极结构101两侧可先分别形成一衬里层106。衬里层106的材质可包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)等材质，这些材质与其上所形成的牺牲间隙壁106具有相当不同的湿蚀刻速率，故可因高蚀刻选择比之故在后续移除牺牲间隙壁105的步骤中作为一蚀刻停止层。同时，衬里层106的存在也有助于使牺牲间隙壁105 更能有效地附着在栅极结构101与基底100上。
接着请参照图2，在形成栅极结构101之后，栅极结构101的两侧会分别形成一外延结构107。外延结构107通过一外延制作工艺而在栅极结构101两侧的硅质表面形成，其材质会视晶体管的电性(如PMOS或NMOS)而定，其可能为一硅锗外延层(Si-Ge)或一硅碳外延层(SiC)，或是元素周期表中的III-V族化合物等。形成外延结构107的步骤可包含：进行数道干蚀刻制作工艺及/或湿蚀刻制作工艺分别在栅极结构101两侧的基底100中形成一凹槽108，由于上述的蚀刻制作工艺会沿着特定晶向蚀刻之故，最后所蚀刻出的凹槽108会具有特定方向性的形状，如图中所示的钻石形的截面形状。之后，进行一选择性外延制作工艺(Selective Epitaxy Growth,SEG)在凹槽108中长出外延结构107。在本实施例中，由于凹槽108呈钻石形截面形状以及外延会沿晶面成长的特性，所长出的外延结构107截面也会呈钻石形，且其顶面会高于基底100的表面。由于外延结构107与基底100(通常为硅材质)具有不同的晶格常数，故其会对栅极结构101下方的基底100中的晶格造成应力，进而产生应变硅通道以提升电子/空穴迁移率。此外，外延结构107可由下而上可依序包含一未掺杂外延层、一掺杂外延块层与一未掺杂外延盖层。
在形成外延结构107之后，一离子植入制作工艺会施加在前述所形成的外延结构107，以将N型掺质(如磷、砷或锑)、P型掺质(如硼、二氟化硼)并混合其他共同掺质(如碳、氮、氟、锗、硅)分别植入相对应的NMOS或PMOS的外延结构107中，以在栅极结构101两侧的外延结构107中分别定义出一源极107a与一漏极107b，完成晶体管整体架构。
之后，外延结构107上也可选择性地通过一自对准金属硅化物制作工艺在其表面顺应地形成一层金属硅化物(salicide，未示于图中)，以方便后续与接触插塞(contact plug，未示于图中)电连接。上述金属硅化物制作工艺可包含前清洗制作工艺、金属沉积制作工艺、退火制作工艺、选择性蚀刻制作工艺等，该些制作工艺已为本领域中所现有者，故在此不多加赘述。或者，上述的金属硅化物制作工艺也可能留待后续完成替换金属栅极制作工艺、层间介电层(inter-layer dielectric，ILD)覆盖源极107a与漏极107b、挖出接触孔之后才施行。
或者，在本发明其它实施例中，外延结构107也可直接形成在基底100的源极107a与漏极107b上，如图3所示的升起式源极/漏极(raised S/D)态样， 而不须形成凹槽108。在此实施例中，外延结构107顺应地形成在基底100平面上，而源极107a与漏极107b则定义在外延结构107下方的基底100中。
在定义出源极107a与漏极107b后，接着，请同时参照图2及图4，进行一替换金属栅极(replacement metal gate,RMG)制作工艺以金属栅极来取代牺牲栅极103。采用替换性金属栅极制作工艺将可避免源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算制作工艺，且具有较宽广的材料选择，是为一相当具有优势的技术。本发明替换性金属栅极制作工艺的步骤流程可包含如下：形成一层间介电层109毯覆整个基底100表面(包含整个栅极结构101与外延结构107区域)；通过一平坦化制作工艺移除部分的层间介电层109以及盖层104，直至暴露出栅极结构101中的牺牲栅极103；进行一蚀刻制作工艺来蚀刻裸露出的牺牲栅极103。牺牲栅极103与栅极氧化层102在此步骤会被移除殆尽，而裸露出下方的基底100。此制作工艺会形成一栅极沟槽110，以供后续替换的栅极金属材料填入。
接着请参照图5，以后置高介电常数层(high-K last)制作工艺为例，在形成栅极沟槽110后，先进行一沉积制作工艺在栅极沟槽110内形成一栅极介电层111。栅极氧化层111会是一介电常数大约大于4的高介电常数材质，其可以是稀土金属氧化物层或镧系金属氧化物层，如氧化铪(HfO2)、硅酸铪氧化合物(HfSiO4)、硅酸铪氮氧化合物(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、钛酸锶(SrTiO3)、硅酸锆氧化合物(ZrSiO4)、锆酸铪(HfZrO4)、锶铋钽氧化物(SrBi2Ta2O9,SBT)、锆钛酸铅(PbZrxTi1-xO3,PZT)与钛酸钡锶(BaxSr1-xTiO3,BST)等材质，其可作为后续金属栅极的介电层。
然而，需注意对于前置高介电常数层(high-K first)制作工艺而言，前述的栅极氧化层102是以高介电常数材质形成，其在栅极沟槽110形成步骤中不会被移除，而是直接作为此替换金属栅极制作工艺中的栅极氧化层，故不需再额外制作栅极介电层111。
之后，复参照图5，进行一化学气相沉积(CVD)制作工艺、一物理气相沉积(PVD)制作工艺、或一原子层沉积(atomic layer deposition，ALD)，以于栅极沟槽110内形成一功函数金属层112。视栅极元件的种类而定，功函数金属层112可为一具有p型导电型式的p型功函数金属层，例如氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、碳化钽(TaC)、碳化钨(WC)、或氮化铝钛(TiAlN)， 但不限于此。或是具有n型导电型式的n型功函数金属层，例如铝化钛(TiAl)层、铝化锆(ZrAl)层、铝化钨(WAl)层、铝化钽(TaAl)层或铝化铪(HfAl)层，但不限于此。此外，功函数金属层112可为一单层结构或一复合层结构，如功函数金属层112可能同时包含多层不同的功函数金属层，用于对栅极元件的电性作最佳的调整。
在形成功函数金属层112后，接下来，在栅极沟槽110内选择性形成一顶部阻障层(图未示)，再形成一填充金属层113。填充金属层113用以填满栅极沟槽110以作为栅极电极的主体，其可选择具有优良填充能力与较低阻率的金属或金属氧化物，例如铝(Al)、钨(W)、铜(Cu)、铝化钛(TiAl)或氧化铝钛(TiAlO)，但不限于此。
在完成上述栅极电极的制作后，最后，进行一或多道平坦化制作工艺，如一CMP制作工艺，用以移除形成在层间介电层109表面多余的填充金属层113、功函数金属层112、以及栅极介电层111等层结构，完成一金属栅极结构的制作。须注意，上述所提供的金属栅极制作工艺的实施例仅供例示之用，其仅重点性地说明了制作金属栅极各部件的基本步骤，可能省略了一些繁复的步骤或是非必要的元件，但并不影响本发明金属栅极制作工艺的概念。
接着请同时参照图5与图6，在完成金属栅极的制作后，进行一湿蚀刻制作工艺将牺牲间隙壁105移除，如此层间介电层109与衬里层106之间会形成一凹槽。之后，再以旋转涂布玻璃制作工艺(spin on glass,SOG)在该凹槽中形成一低介电常数(low-K)间隙壁114，如通过通入氢聚合多元醇(hydrogen polysilozane，介电常数约为3.5)、甲基硅倍半氧烷(methyl silsesquioxane，介电常数约为2.7)、以及有机芳香族聚合物(organo aromatic polymer，介电常数约介于2.6到2.9)等前驱物再予以固化的方式，尤其是在金属栅极116与外延结构107之间的凹部117中形成低介电常数间隙壁114。此外，在移除牺牲间隙壁105后与形成低介电常数间隙壁114之前，可选择性的通过一离子注入制作工艺在低介电常数间隙壁114预定位置下方的基底100中形成一轻掺杂漏极区(lightly doped drain,LDD，未示于图中)，其可能是以轻度掺杂方式植入磷(P)、砷(As)等n型掺质(对NMOS)，或是硼(B)等p型掺质(对PMOS)。
本发明的低介电常数间隙壁114也可能具有不同的态样。请同时参照图 5及图7，在移除牺牲间隙壁105的制作工艺中，层间介电层109也可以加以移除，如此整个金属栅极结构116与外延结构之间会形成一凹部118。低介电常数间隙壁114会分别设置于凹部118中，且其顶面会低于金属栅极结构116的顶面。
在本发明其它实施例中，栅极结构的衬里层106也可在金属栅极制作工艺完成后才进行制作，而非如前述般在形成牺牲间隙壁105之前就形成。请参照图5与图8，在此实施例中，图5中并未有衬里层106存在。牺牲间隙壁105被移除后可先进行一沉积制作工艺在金属栅极结构116与层间介电层109之间的凹槽中形成一层衬里层106，之后才在该凹槽中形成低介电常数间隙壁114，尤其是在金属栅极结构116与外延结构107之间的凹部117中形成低介电常数间隙壁114。如此，衬里层106会包覆低介电常数间隙壁114。此衬里层106的材质可包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)。
另一方面，本发明中的替换金属栅极制作工艺也可在形成低介电常数间隙壁114之后才进行，端视低介电常数间隙壁114的机械强度而定。如果替换金属栅极制作工艺是在形成低介电常数间隙壁114之后才进行，则图4中形成栅极沟槽110的步骤会延后进行，亦即位于牺牲栅极103与层间介电层109之间的牺牲间隙壁105会先被移除并替换上低介电常数间隙壁114，之后才进行金属栅极的替换流程。
根据上述本发明方法流程，本发明也提出了一种具有金属栅极的半导体结构，如图7所示，其包含有一基底100、一金属栅极结构116，位于基底100上、外延结构107，分别设置于金属栅极结构116两侧、以及低介电常数间隙壁114，分别设置于金属栅极结构116与外延结构107之间的凹部118中且低介电常数间隙壁114的顶面低于金属栅极结构116的顶面。
对本发明而言，本发明方法同样可应用到鳍状场效晶体管(FinFET)的制作中。在接下来的实施例中，吾人将参照图9-图15来说明本发明鳍状场效晶体管的制作流程。
首先，请参照图9，提供一基底200，其包含但不限定于是硅基底、外延硅、硅锗半导体基底、碳化硅基底或硅覆绝缘(SOI)等基材，来作为整个半导体结构的基础。基底200上可预先定义出NMOS区域与PMOS区域，并形成有对应的P井与N井结构。接着，在基底100上制作出多个凸起的鳍状结构200a。鳍状结构200a可经由在基底200上形成一图案化的掩模层，再 以该图案化掩模层作为蚀刻掩模对基底200进行一蚀刻步骤的方式形成。形成鳍状结构200a后，再利用沉积、平坦化与回蚀刻等制作工艺在各鳍状结构200a之间形成一绝缘结构200b(如一氧化层)。如图15所示，绝缘结构200b会位于相互平行的各鳍状结构200a之间，使后续制作出的各式元件彼此间有良好的隔绝。
接着，在鳍状结构200a上形成一图案化的栅极结构201，其中包含一栅极氧化层(如SiO2和/或高介电常数high-k材质)202、一牺牲栅极203(如poly-Si、SiN或SiON、或是进阶图案化薄膜(APF)等材质)、以及一盖层204(如SiN或SiO2等材质)等层结构。上述栅极结构201的形成方法为本领域现有已久的技术，故于此不再多加赘述。如图15所示，所形成的栅极结构201会以与各鳍状结构200a直交的方式跨设在部分鳍状结构200a与基底200上，形成三栅极场效晶体管(tri-gate FET)或鳍状场效晶体管(Fin FET)的结构态样。
复参照图9，栅极结构201的至少一周围侧壁上会形成牺牲间隙壁205结构。牺牲间隙壁205可通过沉积一材质层后再对其进行干蚀刻的方式而形成。在本发明中，牺牲间隙壁205的功用在于可将后续所形成外延结构或源极/漏极区与栅极结构201分隔，并具有较高的机械强度以因应后续的替换金属栅极制作工艺。牺牲间隙壁205的材质可包含易于移除的氮化硅(SiN)或进阶图案化薄膜(APF)等材质，以替换上低介电常数(low-K)的间隙壁。
再者，在形成牺牲间隙壁205之前，栅极结构201两侧可先分别形成一衬里层206。衬里层206的材质可包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)等材质，这些材质与其上所形成的牺牲间隙壁206具有相当不同的湿蚀刻速率，故可因高蚀刻选择比之故在移除牺牲间隙壁205的步骤中作为一蚀刻停止层。同时，衬里层206的存在也有助于使牺牲间隙壁205更能有效地附着在栅极结构201与鳍状结构200a上。
接着请参照图10，在形成栅极结构201之后，栅极结构201的两侧会分别形成一外延结构207。外延结构207通过一外延制作工艺而在栅极结构201两侧的硅质表面形成，其材质会视晶体管的电性(如PMOS或NMOS)而定，其可能为一硅锗外延层(Si-Ge)或一硅碳外延层(SiC)，或是元素周期表中的III-V族化合物等。形成该栅极结构201的步骤可包含：进行数道干蚀刻制作工艺及/或湿蚀刻制作工艺以分别在栅极结构201两侧的鳍状结构200a中 形成一凹部208、进行一选择性外延制作工艺(Selective Epitaxy Growth,SEG)在凹部208中长出外延结构207。由于沿着特定晶向成长之故，外延结构207会具有六角形等多边形的截面形状，其顶面会高于鳍状结构200a的顶面。由于外延结构207与鳍状结构200a(通常为硅材质)具有不同的晶格常数，故其会对栅极结构201下方的鳍状结构200a中的晶格造成应力，进而产生应变硅通道以提升电子/空穴迁移率。
在形成外延结构207之后，一离子植入制作工艺会施加在前述所形成的外延结构207，以将n型掺质(如磷、砷或锑)、p型掺质(如硼、二氟化硼)并混合其他共同掺质(如碳、氮、氟、锗、硅)分别植入相对应的NMOS或PMOS的外延结构207中，以在栅极结构201两侧的外延结构207中分别定义出一源极207a与一漏极207b，完成晶体管整体架构。
之后，外延结构207上也可选择性地通过一自对准金属硅化物制作工艺在其表面顺应地形成一层金属硅化物(salicide，未示于图中)，以方便后续与接触插塞(contact plug，未示于图中)电连接。金属硅化物制作工艺为本领域中所现有者，故在此不多加赘述。上述的金属硅化物制作工艺也可能留待后续完成替换金属栅极制作工艺、层间介电层覆盖源极207a与漏极207b、挖出接触孔之后才施行。
或者，在本发明其它实施例中，外延结构207也可直接形成在鳍状结构200a上，形成如图11所示的升起式源极/漏极(raised S/D)态样，而不须形成凹部208。在此实施例中，外延结构207包覆在鳍状结构200a表面，而源极207a与漏极207b则定义在部分的外延结构207与部分的鳍状结构200a中。
在定义出源极207a与漏极207b后，接着，请同时参照图10及图12，进行一替换金属栅极(replacement metal gate,RMG)制作工艺以金属栅极来取代牺牲栅极203。本发明替换性金属栅极制作工艺的步骤流程可包含如下：形成一层间介电层209毯覆整个基底200表面(包含栅极结构201、各鳍状结构200a、各外延结构207、及绝缘结构200b)；通过一平坦化制作工艺移除部分的层间介电层209以及盖层204，直至暴露出栅极结构201中的牺牲栅极203；再进行一蚀刻制作工艺来蚀刻裸露出的牺牲栅极203。牺牲栅极203与栅极氧化层202在此步骤会被移除殆尽，而裸露出下方的鳍状结构200a表面。此制作工艺会形成一栅极沟槽210，以供后续替换的金属栅极材料填入。
接着请参照图13，以后置高介电常数层(high-K last)制作工艺为例，在形成栅极沟槽210后，先进行一沉积制作工艺在栅极沟槽210内形成一栅极介电层211。栅极介电层211会是一高介电常数材质，其可以是稀土金属氧化物层或镧系金属氧化物层，如氧化铪(HfO2)、硅酸铪氧化合物(HfSiO4)、硅酸铪氮氧化合物(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锆(ZrO2)、钛酸锶(SrTiO3)、硅酸锆氧化合物(ZrSiO4)、锆酸铪(HfZrO4)、锶铋钽氧化物(SrBi2Ta2O9,SBT)、锆钛酸铅(PbZrxTi1-xO3,PZT)与钛酸钡锶(BaxSr1-xTiO3,BST)等材质，其可作为后续金属栅极的介电层。须注意对于前置高介电常数层(high-K first)制作工艺而言，前述的栅极氧化层202是以高介电常数材质形成，其在栅极沟槽210形成步骤中不会被移除，而是直接作为此替换金属栅极制作工艺中的栅极氧化层，故不需在额外制作栅极介电层211。
之后，复参照图13，进行一化学气相沉积(CVD)制作工艺、一物理气相沉积(PVD)制作工艺、或一原子层沉积(ALD)，以于栅极沟槽210内形成一功函数金属层212。视栅极元件的种类而定，功函数金属层211可为一具有p型导电型式的p型功函数金属层，例如氮化钛(TiN)、碳化钛(TiC)、氮化钽(TaN)、碳化钽(TaC)、碳化钨(WC)、或氮化铝钛(TiAlN)，但不限于此。或是具有n型导电型式的n型功函数金属层，例如铝化钛(TiAl)层、铝化锆(ZrAl)层、铝化钨(WAl)层、铝化钽(TaAl)层或铝化铪(HfAl)层，但不限于此。此外，功函数金属层212可为一单层结构或一复合层结构，如功函数金属层212可能同时包含多层不同的功函数金属层，用于对栅极元件的电性作最佳的调整。
在形成功函数金属层212后，接下来，于栅极沟槽210内选择性形成一顶部阻障层(图未示)，再形成一填充金属层213。填充金属层213用以填满栅极沟槽210以作为栅极电极的主体，其可选择具有优良填充能力与较低阻率的金属或金属氧化物，例如铝(Al)、钨(W)、铜(Cu)、铝化钛(TiAl)或氧化铝钛(TiAlO)，但不限于此。
在完成上述栅极电极的制作后，最后，进行一或多道平坦化制作工艺，如一CMP制作工艺，用以移除形成在层间介电层209表面、多余的填充金属层213、功函数金属层212、以及栅极介电层211，而完成了一金属栅极结构216的制作。须注意，上述所提供的金属栅极制作工艺的实施例仅供例示 之用，其仅重点性地说明了制作金属栅极各部件的基本步骤，可能省略了一些繁复的步骤或是非必要的元件，但并不影响本发明金属栅极制作工艺的概念。
同样地，在移除牺牲间隙壁205后与形成低介电常数间隙壁214之前，可选择性地通过一离子注入制作工艺在原有间隙壁205下方的鳍状结构200a中形成一轻掺杂漏极区(lightly doped drain,LDD，未示于图中)，其可能是以轻度掺杂方式植入磷(P)、砷(As)等n型掺质(对NMOS)，或是硼(B)等p型掺质(对PMOS)。
接着请同时参照图13与图14，在完成金属栅极结构216的制作后，进行数道湿蚀刻制作工艺以将牺牲间隙壁205与层间介电层209移除，如此会裸露出金属栅极结构216、外延结构207、绝缘结构200b等部位。之后，再进行一旋转涂布玻璃制作工艺(spin on glass,SOG)在整个基板上(包含金属栅极结构216、外延结构207、绝缘结构200b等部位)毯覆一层低介电常数(未示于图中)材质层，如通过通入氢聚合多元醇(hydrogen polysilozane，介电常数约为3.5)、甲基硅倍半氧烷(methyl silsesquioxane，介电常数约为2.7)、以及有机芳香族聚合物(organo aromatic polymer，介电常数约介于2.6到2.9)等前驱物再予以固化的方式。在形成低介电常数材质层后，进行一回蚀制作工艺(etch back)将原先所沉积的材质层的厚度蚀刻到一预定值，以形成低介电常数间隙壁214结构。更特定言之，如图14与图15所示，在本较佳实施例中，所形成的低介电常数间隙壁214将会填平栅极结构216与外延结构207之间的凹部217以及各鳍状结构200a之间的间隙，且其表面会与外延结构207的顶面齐平或低于栅极结构216的顶面。
另一方面，本实施例中的替换金属栅极制作工艺也可在形成低介电常数材质层之后才进行，端视低介电常数材质层的机械强度而定。如果替换金属栅极制作工艺是在形成低介电常数材质层之后才进行，则图12中形成栅极沟槽210的步骤会延后进行，亦即牺牲间隙壁205与层间介电层209会先被移除并毯覆沉积上一层低介电常数材质层后，才进行金属栅极结构216的替换流程。
根据上述本发明方法流程，如图14所示，本发明也提出了一种鳍状场效晶体管，包含有一基底200、至少一鳍状结构200a，形成在基底200上、一栅极216，形成在鳍状结构200a上、外延结构207，分别形成在栅极216 两侧的鳍状结构200a中、以及低介电常数间隙壁214，分别形成在栅极216与外延结构207之间的凹部217中以及各鳍状结构200a周围的凹槽中，其中低介电常数间隙壁214与外延结构207的顶面齐平且低于栅极216的顶面。
对本发明而言，使用旋转涂布玻璃制作工艺将可使用低介电常数材质来制作间隙壁的概念变为可能。以低介电常数材料来形成栅极与源极/漏极之间的间隙壁结构将可有效降低寄生电容的产生，且由于上述制作工艺具有较佳的填洞率，其对于凹陷结构会具有较好的填补效果，故之后所形成的间隙壁能完整填入栅极结构与层间介电层及外延结构之间的凹槽中，是为一具有相当优势的制作方式。
综合上述本发明的制作工艺方法，图16提供了本发明制作工艺方法的流程图，如图16所示，其步骤依序包含提供一基底或具有鳍状结构的基底(步骤300)、在该基底或该鳍状结构上形成一栅极结构(步骤301)、在该基底侧壁上形成牺牲间隙壁(步骤302)、在该基底上形成外延结构(步骤303)、进行一替换金属栅极制作工艺(步骤304)、移除该牺牲间隙壁(步骤305)、以及形成低介电常数间隙壁(步骤306)，其中替换金属栅极制作工艺(步骤304)也可在形成低介电常数间隙壁(步骤306)之后施行。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (23)
1.一种鳍状场效晶体管制作工艺，其步骤包含：
提供一基底；
在该基底上形成至少一鳍状结构；
在部分该鳍状结构上形成一牺牲栅极；
在该牺牲栅极的至少一周围侧壁上形成一牺牲间隙壁；
在该牺牲栅极两侧的该鳍状结构中分别形成一源极与一漏极；
进行一替换金属栅极制作工艺，以金属栅极取代该牺牲栅极；
移除该牺牲间隙壁；以及
形成一低介电常数(low-K)间隙壁取代该牺牲间隙壁。
2.如权利要求1所述的鳍状场效晶体管制作工艺，其中该替换金属栅极制作工艺是在移除该牺牲间隙壁之前进行。
3.如权利要求1所述的鳍状场效晶体管制作工艺，其中该替换金属栅极制作工艺是在形成该低介电常数间隙壁之后进行。
4.如权利要求1所述的鳍状场效晶体管制作工艺，其中该低介电常数间隙壁是使用旋转涂布玻璃制作工艺(spin on glass,SOG)方式形成。
5.如权利要求4所述的鳍状场效晶体管制作工艺，其中形成该低介电常数间隙壁的步骤包含通入氢聚合多元醇(hydrogen polysilozane)、甲基硅倍半氧烷(methyl silsesquioxane)、或有机芳香族聚合物(organo aromatic polymer)等前驱物。
6.如权利要求1所述的鳍状场效晶体管制作工艺，还包含在形成该牺牲间隙壁之前，先在该牺牲栅极的侧壁上形成一衬里层，且该衬里层的材质包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)。
7.如权利要求1所述的鳍状场效晶体管制作工艺，其中在形成该低介电常数间隙壁之前，该金属栅极制作工艺还包含在该金属栅极的侧壁上形成一衬里层的步骤，且该衬里层的材质包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)。
8.如权利要求1所述的鳍状场效晶体管制作工艺，还包含形成一衬里层的步骤，实施于形成该牺牲间隙壁之前或是形成该低介电常数间隙壁之前，且该衬里层的材质包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)。
9.如权利要求1所述的鳍状场效晶体管制作工艺，其中该牺牲间隙壁的材质包含氮化硅(SiN)或进阶图案化薄膜(advanced pattern film,APF)。
10.如权利要求1所述的鳍状场效晶体管制作工艺，还包含在形成该低介电常数间隙壁之前先在该鳍状结构中形成一轻掺杂漏极区(lightly dopeddrain,LDD)。
11.如权利要求1所述的鳍状场效晶体管制作工艺，还包含在该牺牲栅极两侧的该鳍状结构上或该鳍状结构中分别形成一外延结构。
12.如权利要求11所述的鳍状场效晶体管制作工艺，其中该外延结构的材质包含一硅锗(Si-Ge)外延或一硅碳(Si-C)外延。
13.一种具有金属栅极的半导体结构，包含有：
基底；
金属栅极，位于该基底上；
外延结构，分别设置于该金属栅极两侧；以及
低介电常数间隙壁，分别设置于该金属栅极与该外延结构之间的凹部中，且该低介电常数间隙壁的顶面低于该金属栅极的顶面。
14.如权利要求13所述的具有金属栅极的半导体结构，还包含一衬里层，形成在该金属栅极与该外延结构之间的该凹部表面，且该衬里层包覆该低介电常数间隙壁。
15.如权利要求14所述的具有金属栅极的半导体结构，其中该衬里层包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)。
16.如权利要求13所述的具有金属栅极的半导体结构，其中该外延结构包含源极/漏极。
17.如权利要求13所述的具有金属栅极的半导体结构，其中该外延结构的材质包含一硅锗(Si-Ge)外延或一硅碳(Si-C)外延。
18.一种鳍状场效晶体管，包含有：
基底；
至少一鳍状结构，形成在该基底上；
栅极，形成在该鳍状结构上；
外延结构，分别形成在该栅极两侧的该鳍状结构中；以及
低介电常数间隙壁，分别形成在该栅极与该外延结构之间的凹部中以及该鳍状结构周围的凹槽中，其中该低介电常数间隙壁是与该外延结构的顶面齐平且低于该栅极的顶面。
19.如权利要求18所述的鳍状场效晶体管，还包含一衬里层，形成在该栅极与该外延结构之间。
20.如权利要求19所述的鳍状场效晶体管，其中该衬里层的材质包含氮碳化硅(SiCN)、氮氧化硅(SiON)、氮化硅(SiN)。
21.如权利要求18所述的鳍状场效晶体管，其中该外延结构包含源极/漏极。
22.如权利要求18所述的鳍状场效晶体管，其中该外延结构的材质包含一硅锗(Si-Ge)外延或一硅碳(Si-C)外延。
23.如权利要求18所述的鳍状场效晶体管，其中该栅极包含一多晶硅栅极或一金属栅极。
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