CN102956453B

CN102956453B - 半导体装置及其制作方法

Info

Publication number: CN102956453B
Application number: CN201110238815.XA
Authority: CN
Inventors: 蔡腾群; 吴俊元; 刘志建; 简金城; 林进富
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-08-19
Filing date: 2011-08-19
Publication date: 2017-02-22
Anticipated expiration: 2031-08-19
Also published as: CN102956453A

Abstract

本发明公开一种半导体装置及其制作方法，该半导体装置包括半导体基底、至少一第一鳍状结构、至少一第二鳍状结构、第一栅极、第二栅极、第一源极/漏极区以及第二源极/漏极区。半导体基底包括至少一第一有源区域用于设置第一鳍状结构以及至少一第二有源区域用于设置第二鳍状结构。第一栅极/第二栅极结构部分覆盖第一鳍状结构/第二鳍状结构，且第一鳍状结构/第二鳍状结构具有不同的应力。第一源极/漏极区/第二源极/漏极区分别设置于第一栅极/第二栅极两侧的第一鳍状结构/第二鳍状结构中。

Description

半导体装置及其制作方法

技术领域

本发明涉及一种半导体装置及其制作方法，尤指一种具有应变硅沟道区的半导体装置及其制作方法。

背景技术

随着金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管元件尺寸持续地缩小，已知技术提出以立体或非平面(non-planar)的晶体管元件例如多栅极场效晶体管(multiple gate field effect transistor，multiple gate FET)元件取代平面晶体管元件的解决方式。由于多栅极场效晶体管元件的立体结构可增加栅极与鳍状硅基体的接触面积，因此，可进一步增加栅极对于沟道区域的载流子控制，从而降低小尺寸元件面临的由源极引发的能带降低(draininduced barrier lowering，DIBL)效应以及短沟道效应(shortchannel effect)。此外，由于多栅极场效晶体管元件中同样长度的栅极具有更大的沟道宽度，因而可获得加倍的漏极驱动电流。

因此，为符合高集成度、高效能和低耗电的半导体元件设计潮流以及产品需求，如何制作新颖的多栅极场效晶体管元件以增进电性表现仍为相关技术者所欲研究的课题。

发明内容

本发明的目的之一在于提供一种具有应变硅沟道区的半导体装置及其制作方法。

本发明的优选实施例是提供一种制作半导体装置的方法，包括下列步骤。首先，提供具有第一有源区域以及第二有源区域半导体基底。形成至少一第一鳍状结构于第一有源区域上，而整个第一鳍状结构具有第一应力。形成至少一第二鳍状结构于第二有源区域上，而整个第二鳍状结构具有不同于第一应力的第二应力。

本发明的另一优选实施例是提供一种半导体装置，包括：半导体基底，具有至少一第一有源区域以及至少一第二有源区域。其中，至少一第一鳍状结构设置于第一有源区域，以及至少一第二鳍状结构设置于第二有源区域。第一鳍状结构具有第一应力，且第二鳍状结构具有不同于第一应力的第二应力。

本发明以离子注入工艺搭配选择性外延生长工艺形成具有应变硅外延层的鳍状结构，可避免已知应变硅外延层工艺中蚀刻、清洗等步骤对已形成结构造成的损伤，以及减少清洗溶液、蚀刻液及化学溶剂的残留对半导体装置的电性表现的不良影响。另外，本发明亦提出将具有应变硅外延层的鳍状结构与金属栅极工艺做进一步整合，形成新颖的多栅极场效晶体管元件以增进晶体管的速度效能及电性表现。

附图说明

图1至图3为本发明优选实施例的形成鳍状结构的示意图。

图4至图9为本发明优选实施例的形成半导体装置的示意图。

图10为本发明优选实施例的半导体装置的示意图。

附图标记说明

10 半导体基底 11 NMOS区

13 PMOS区 15 硬掩模

16 半导体层 17 介电层

18 鳍状结构 19 浅沟槽隔离

20 虚置栅极 21 介电层

22 栅极材料层 28 盖层

32 间隙壁 34 源极/漏极区

36 接触洞蚀刻停止层 38 内层介电层

42 高介电常数栅极介电层 44 功函数金属层

46 金属导电层 48 金属栅极

50 第一功函数金属层 52 第二功函数金属层

54 第一栅极 56 第二栅极

58 第一鳍状结构 60 第二鳍状结构

具体实施方式

为使熟习本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图3，图1至图3为本发明优选实施例的形成鳍状结构的示意图。如图1所示，本实施例首先提供半导体基底10。半导体基底10可包括块硅(bulk silicon)基底，其上至少定义有第一有源区域以及第二有源区域等的二个有源区域，例如：N型金属氧化物半导体晶体管(NMOS)区11以及P型金属氧化物半导体晶体管(PMOS)区13。此外，本发明的半导体基底10亦可为其他种类的基底，例如绝缘层上覆硅(silicon-on-insulator，SOI)基底，以提供较好的散热与接地效果，且有助于降低成本与抑制噪声。

接着，进行选择性外延生长(selective epitaxial growth，SEG)工艺于半导体基底10的表面全面性形成半导体层16，并使半导体层16的材料具有至少二种4A族元素，其成分组成可以硅锗碳(Si_(1-x-y)Ge_xC_y)表示，其中x及y为大于或等于0且小于1的正数，以利用硅锗碳的晶格常数与单晶硅(singlecrystal Si)不同的特性，使半导体层16产生结构上应变而形成具特定应力的应变硅，通过硅的带结构(band structure)发生改变，而造成载流子移动性增加来提升半导体装置例如：晶体管的速度。其中，在选择性外延生长(SEG)工艺之前，本发明亦可先选择性进行离子注入工艺于半导体基底10上，此处所使用的掺杂物种类可包括4A族元素例如碳(carbon，C)、锗(germanium，Ge)或两种以上4A族元素的组合等。

随后，再针对不同的元件特性来调整NMOS区11及/或PMOS区13的半导体层16的应变状态。例如至少包括下列各实施示例：

第一实施示例：

当全面性形成的半导体层16为硅锗碳(Si_(1-x-y)Ge_xC_y)，且y＞0.1x时，半导体层16具有原生的伸张应力。因此，本实施示例即可利用图案化光致抗蚀剂层(图未示)，覆盖NMOS区11并暴露PMOS区13，来针对PMOS区13的半导体层16进行包括锗(Ge)的4A族元素的离子注入工艺，以使PMOS区13的半导体层16的y＜0.1x，而转变成具压缩应力的外延层。最后再去除图案化光致抗蚀剂层。

第二实施示例：

当全面性形成的半导体层16为硅锗碳(Si_(1-x-y)Ge_xC_y)，且y＜0.1x时，半导体层16具有原生的压缩应力。因此，本实施示例即可利用图案化光致抗蚀剂层(图未示)，覆盖PMOS区13并暴露NMOS区11，来针对NMOS区11的半导体层16进行包括碳(C)的4A族元素的离子注入工艺，以使NMOS区11的半导体层16的y＞0.1x，而转变成具伸张应力的外延层。最后再去除图案化光致抗蚀剂层。

第三实施示例：

当全面性形成的半导体层16为硅锗(Si_(1-x)Ge_x)时，半导体层16具有原生的压缩应力。因此，本实施示例即可利用图案化光致抗蚀剂层(图未示)，覆盖PMOS区13并暴露NMOS区11，来针对NMOS区11的半导体层16进行包括碳(C)的4A族元素的离子注入工艺，以使NMOS区11的半导体层16改性成硅锗碳(Si_(1-x-y)Ge_xC_y)，且y＞0.1x，进而转变成具伸张应力的外延层。最后再去除图案化光致抗蚀剂层。

第四实施示例：

当全面性形成的半导体层16为硅碳(Si_(1-y)C_y)时，半导体层16具有原生的伸张应力。因此，本实施示例即可利用图案化光致抗蚀剂层(图未示)，覆盖NMOS区11并暴露PMOS区13，来针对PMOS区13的半导体层16进行包括锗(Ge)的4A族元素的离子注入工艺，以使PMOS区13的半导体层16改性成硅锗碳(Si_(1-x-y)Ge_xC_y)，且y＜0.1x，进而转变成具压缩应力的外延层。最后再去除图案化光致抗蚀剂层。

第五实施示例：

当全面性形成的半导体层16为硅时，本实施示例即可先利用图案化光致抗蚀剂层(图未示)，覆盖NMOS区11并暴露PMOS区13，来针对PMOS区13的半导体层16进行包括锗(Ge)的4A族元素的离子注入工艺，以使PMOS区13的半导体层16改性成硅锗碳(Si_(1-x-y)Ge_xC_y)，且y＜0.1x，进而转变成具压缩应力的外延层。在去除图案化光致抗蚀剂层之后，再利用另一图案化光致抗蚀剂层(图未示)，覆盖PMOS区13并暴露NMOS区11，来针对NMOS区11的半导体层16进行包括碳(C)的4A族元素的离子注入工艺，以使NMOS区11的半导体层16改性成硅锗碳(Si_(1-x-y)Ge_xC_y)，且y＞0.1x，进而转变成具伸张应力的外延层。最后再去除图案化光致抗蚀剂层。

第六实施示例：

在选择性外延生长(SEG)工艺之前，本发明亦可先于半导体基底10上选择性进行离子注入工艺，此处所使用的掺杂物种类可包括4A族元素例如碳(C)、锗(Ge)或两种以上4A族元素的组合等。例如先利用图案化光致抗蚀剂层(图未示)，覆盖NMOS区11并暴露PMOS区13，来针对PMOS区13的半导体基底10进行包括锗(Ge)的4A族元素的离子注入工艺，以使后续形成于PMOS区13的半导体层16成为硅锗(Si_(1-x)Ge_x)或y＜0.1x的硅锗碳(Si_(1-x-y)Ge_xC_y)，而具有压缩应力。同样地，利用另一图案化光致抗蚀剂层(图未示)，覆盖PMOS区13并暴露NMOS区11，来针对NMOS区11的半导体基底10进行包括碳(C)的4A族元素的离子注入工艺，以使后续形成于NMOS区11的半导体层16成为硅碳(Si_(1-y)C_y)或y＞0.1x的硅锗碳(Si_(1-x-y)Ge_xC_y)，而具有伸张应力。

换句话说，本发明即利用选择性外延生长(selective epitaxial growth，SEG)工艺以及至少一包括4A族元素的离子注入工艺，以于半导体基底10表面全面性形成半导体层16，并使半导体层16的材料具有至少二种4A族元素，其成分组成可以硅锗碳(Si_(1-x-y)Ge_xC_y)表示，其中x及y为大于或等于0且小于1的正数，而且半导体基底10的NMOS区11中的半导体层16与PMOS区13中的半导体层16分别具有不同的x、y值。例如，当半导体层16的材料中碳元素摩尔分率比(y)实质上大于锗元素摩尔分率比(x)的十分之一，也就是说y＞0.1x时，由于半导体层16的晶格常数(lattice constant)比硅小，可形成具伸张应力的外延层，之后可进一步作为N型晶体管(NMOS)的应变硅沟道区，有利于改善电流驱动。同理论之，当半导体层16的材料中碳元素摩尔分率比(y)实质上小于锗元素摩尔分率比(x)的十分之一，也就是说y＜0.1x时，由于半导体层16的晶格常数(lattice constant)比硅大，可形成具压缩应力的外延层，之后可进一步作为P型晶体管(PMOS)的应变硅沟道区，有利于改善电流驱动。

接着再蚀刻部分的半导体层，以于半导体基底上形成所需的鳍状结构。其步骤可如图2所示，首先于半导体层16上形成图案化硬掩模15，用以定义至少一鳍状结构18。随后进行蚀刻工艺，用以移除部分的半导体层16以及部分的半导体基底10，而于半导体基底10上同时形成多个鳍状结构18以及其间的浅沟槽。然后以高密度等离子体化学气相沉积(High DensityPlasma CVD，HDPCVD)、次常压化学气相沉积(sub atmosphere CVD，SACVD)、旋涂式介电材料(Spin on dielectric，SOD)等工艺于半导体基底10上形成介电层17，覆盖这些鳍状结构18并填满浅沟槽。之后再以化学机械抛光工艺(CMP)来平坦化介电层17，并利用蚀刻工艺去除图案化硬掩模15以及部分的介电层17，以于各鳍状结构18间的半导体基底10中形成浅沟槽隔离19，如图3所示。

值得注意的是，离子注入工艺与图案化半导体层16以形成多个鳍状结构18的顺序不以此为限，例如：可于半导体基底10以选择性外延生长工艺形成半导体层16之后，先进行图案化工艺定义至少一鳍状结构18后，再进行前述各实施示例的离子注入工艺，以分别调整NMOS区11与PMOS区13中的各鳍状结构18的硅锗碳(Si_(1-x-y)Ge_xC_y)组成比例。亦即，本发明的4A族元素的离子注入工艺可全面性/区域性实行于半导体基底/鳍状结构上。

之后可进行各式所需的半导体工艺，例如具有多晶硅栅极或金属栅极等的MOS工艺。现以整合于后栅极(gate last)工艺之后栅极介电层(high-K last)工艺并搭配前述的鳍状结构工艺为例做说明。请参考图4至图9，图4至图9为本发明优选实施例的形成半导体装置的示意图，如图4所示，首先，在半导体基底上10依序形成介电层21、栅极材料层22并覆盖各鳍状结构18，再对栅极材料层22进行平坦化工艺。接着如图5所示，在栅极材料层22上形成图案化盖层28，用以定义NMOS区11与PMOS区13中各栅极的位置。随后利用图案化盖层28当作蚀刻掩模来蚀刻栅极材料层22与介电层21，而于半导体基底10上形成多个覆盖部分的各鳍状结构18的虚置栅极20。其中，虚置栅极20的延伸方向是与鳍状结构18的延伸方向垂直交错且虚置栅极20直接部分覆盖各鳍状结构18的两侧壁与顶面。介电层21可包括如氧化硅(SiO)、氮化硅(SiN)、氮氧化硅(SiON)等介电材料。栅极材料层22可由不具有任何掺质(undoped)的多晶硅材料或由具有N+掺质的多晶硅材料所构成。而图案化盖层28设置于虚置栅极20的上方，其可由氮化硅、二氧化硅(SiO₂)或氮氧化硅(SiON)等材料所构成。

接着，在未被虚置栅极20覆盖的鳍状结构18中分别选择性形成轻掺杂源极/漏极区(图未示)。然后，在虚置栅极20的周围侧壁形成间隙壁32，间隙壁32可为单一层或多层结构，或可包括衬层(liner)等一起组成。间隙壁32的材料可包括高温氧化硅层(hightemperature oxide，HTO)、氮化硅、氧化硅或使用六氯二硅烷(hexachlorodisilane，Si₂Cl₆)形成的氮化硅(HCD-SiN)，但不以此为限。形成间隙壁32的方法为已知技术，在此不加以赘述。之后，以间隙壁32及盖层28为掩模，进行离子注入工艺，掺入适当的掺质，掺质可包括N型或P型掺质，以于NMOS区11与PMOS区13中的虚置栅极20两侧暴露出来的鳍状结构18上分别注入相对应电性的源极/漏极掺质，并搭配退火工艺以活化形成源极/漏极区34，如图6所示。虽然本实施例优选为依序形成轻掺杂源极/漏极区、间隙壁32及源极/漏极区34，但不局限于此，本发明又可依据工艺上的需求任意调整上述形成间隙壁及掺杂区的顺序，此均属本发明所涵盖的范围。

值得注意的是，论述至此，实已完成一般具有多晶硅栅极的多栅极场效晶体管的工艺。在本实施例中，鳍状结构18与介电层21之间具有三个直接接触面例如两接触侧面及接触顶面，形成的多栅极场效晶体管为立体晶体管(Tri-gate)，但不以此为限，鳍状结构18的顶面与介电层21之间亦可存有前述的硬掩模15，此时，鳍状结构18与介电层21之间将仅有两个直接接触面例如两接触侧面，形成的多栅极场效晶体管为鳍式场效晶体管(FinFieldeffect transistor，FinFET)。位于本发明有源区域的鳍状结构18包括至少二种4A族元素例如硅、锗、碳，其组成比例可以(Si_(1-x-y)Ge_xC_y)表示。受虚置栅极20部分覆盖的鳍状结构18，可做为源极/漏极区34中间的沟道区，有利于改善电流驱动。当碳元素摩尔分率比实质上大于锗元素摩尔分率比的十分之一，也就是说y与x的比值大于0.1，亦即y＞0.1x时，整个鳍状结构18可包括具伸张应力的外延层，有利于作为后续形成的NMOS的应变硅沟道区，而当碳元素摩尔分率比实质上小于锗元素摩尔分率比的十分之一，也就是说y与x的比值小于0.1，亦即y＜0.1x时，整个鳍状结构18可包括具压缩应力的外延层，有利于作为后续形成的PMOS的应变硅沟道区。本发明以离子注入方式搭配选择性外延生长工艺形成具有应力的外延层，再经由蚀刻工艺以构成鳍状结构，不同于已知应变硅晶体管工艺，为制作预定生成外延层的凹口，需额外在半导体基底上进行多道蚀刻、清洗等工艺，本发明可避免此类前置工艺对已形成的结构造成损伤，以及减少清洗溶液、蚀刻液及化学溶剂的残留对半导体装置的电性表现的不良影响。

接续进行金属栅极工艺之后栅极介电层(high-K last)工艺。现以单个晶体管元件为例来做说明，如图7所示，依序于半导体基底10上沉积接触洞蚀刻停止层(contactetch stop layer，CESL)36与内层介电层(inter-layerdielectric，ILD)38全面性覆盖半导体基底10。接触洞蚀刻停止层36的材料可包括例如氮化硅，而内层介电层38的材料可包括氮化物、氧化物、碳化物、低介电系数材料中的一或多者。

如图8所示，进行平坦化工艺，例如化学机械平坦化(chemicalmechanicalpolish，CMP)工艺或者回蚀刻工艺，依序移除部分的内层介电层38、部分的接触洞蚀刻停止层36、部分的间隙壁32，再完全移除盖层28以暴露出栅极材料层22。然后进行蚀刻工艺，用以移除栅极材料层22。蚀刻工艺可包括干蚀刻或湿蚀刻，例如于实施例中是先以氯气做为蚀刻气体对虚置栅极20进行干蚀刻，然后使用氢氧化四甲基铵(tetra methylammonium hydroxide，TMAH)溶液作为蚀刻液移除剩余的栅极材料层22形成栅极开口(图未示)，但不以此为限。接着再于栅极开口内形成高介电常数栅极介电层42覆盖介电层21、间隙壁32、接触洞蚀刻停止层36与内层介电层38。而高介电常数栅极介电层42的材料可选自例如氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium siliconoxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanumoxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttriumoxide，Y₂O₃)、氧化锆(zirconium oxide，ZrO₂)、钛酸锶(strontium titanate oxide，SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafniumzirconiumoxide，HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)、钛酸钡锶(bariumstrontium titanate，Ba_xSr_1-xTiO₃，BST)、及其所组成的组合，但不限于此。此外，在形成high-k栅极介电层42之前，也可以先重新形成介面层(interfaciallayer)(图未示)以取代介电层21。

接着，选择性形成功函数金属层44于高介电常数栅极介电层42上方，用以调整之后形成的金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)或铝化铪(HfAl)等，但不以此为限；若晶体管为P型晶体管，功函数金属层可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。

然后，填入金属导电层46于功函数金属层44上并填满栅极开口。在本实施例中，金属导电层46可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungstenphosphide，CoWP)等低电阻材料或其组合。在形成高介电常数栅极介电层42、功函数金属层44及金属导电层46后，如图9所示，可再进行平坦化工艺，例如化学机械平坦化(chemicalmechanical polish，CMP)工艺，去除部分的金属导电层46、部分的功函数金属层44及部分的高介电常数栅极介电层42至内层介电层38的顶面，至此完成具有金属栅极48及鳍状结构18的半导体装置。此外，在功函数金属层44与高介电常数栅极介电层42之间以及功函数金属层44与金属导电层46之间，也可以选择性分别形成包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料的阻障层(barrier layer)(图未示)。

请参考图10，图10为本发明优选实施例的半导体装置的示意图。如图10所示，半导体基底10具有至少一第一有源区域11以及至少一第二有源区域13。半导体基底10可包括硅覆绝缘(silicon-on-insulator，SOI)基底或块硅(bulk silicon)基底。在本实施例中，以半导体基底10为块硅基底进行说明。第一有源区域11包括N型晶体管设置于其中，作为NMOS区。而第二有源区域13包括P型晶体管设置于其中，作为PMOS区，但不以此为限。另外，至少一第一鳍状结构58设置于第一有源区域11，以及至少一第二鳍状结构60设置于第二有源区域13。第一鳍状结构58及第二鳍状结构60包括半导体材料，其成分可以硅锗碳(Si_(1-x-y)Ge_xC_y)表示，且x及y为大于或等于0且小于1的正数。更明确地说，当第一鳍状结构58的材料组成中，y与x的比值大于0.1(y＞0.1x)时，整个第一鳍状结构58具有伸张应力。而当第二鳍状结构60的材料组成中，y与x的比值小于0.1(y＜0.1x)时，整个第二鳍状结构60具有压缩应力。还有，第一栅极54部分覆盖第一鳍状结构58以及第二栅极56部分覆盖第二鳍状结构60。第一栅极54包括高介电常数栅极介电层42、第一功函数金属层50以及金属导电层46，而第二栅极56包括高介电常数栅极介电层42、第二功函数金属层52以及金属导电层46。第一功函数金属层50及第二功函数金属层52的材料可依NMOS及PMOS各自的功函数要求进行选择，如前所述；依NMOS及PMOS各自的功函数要求，第一功函数金属层50及第二功函数金属层52亦可选择使用单层或多层的结构。在第一有源区域11(NMOS区)中另包括第一源极/漏极区(图未示)分别设置于第一栅极54两侧的第一鳍状结构58中。而在第二有源区域13(PMOS区)中另包括第二源极/漏极区(图未示)分别设置于第二栅极56两侧的第二鳍状结构60中。第一栅极54、第二栅极56、第一鳍状结构58、第二鳍状结构60与源极/漏极区的相对配置状况如同图6所示，其中虚置栅极20的延伸方向与鳍状结构18的延伸方向垂直交错，也就是说，目前所述的源极/漏极区位于延伸方向垂直于纸面的鳍状结构上。

综上所述，本发明以离子注入工艺搭配选择性外延生长工艺形成具有应变硅外延层的鳍状结构，可避免已知应变硅外延层工艺中蚀刻、清洗等步骤对已形成结构造成的损伤，以及减少清洗溶液、蚀刻液及化学溶剂的残留对半导体装置的电性表现的不良影响。另外，本发明亦提出将具有应变硅外延层的鳍状结构与金属栅极工艺做进一步整合，形成新颖的多栅极场效晶体管元件以增进晶体管的速度效能及电性表现。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种制作半导体装置的方法，包括：

提供半导体基底，该半导体基底具有第一有源区域以及第二有源区域；

形成具有第一应力的半导体层于该半导体基底上，该半导体层的材料具有至少两种4A族元素；

进行离子注入工艺，在该半导体基底的该第二有源区域中注入至少一种该4A族元素，以将该第二有源区域中的该半导体层改性成具有第二应力；

图案化该半导体层以形成至少一第一鳍状结构于该第一有源区域上，而整个该第一鳍状结构具有该第一应力；以及

图案化该半导体层以形成至少一第二鳍状结构于该第二有源区域上，而整个该第二鳍状结构具有不同于该第一应力的该第二应力。

2.如权利要求1所述的制作半导体装置的方法，进一步包括：

形成第一栅极部分覆盖该第一鳍状结构；

形成第二栅极部分覆盖该第二鳍状结构；

形成第一源极/漏极区分别位于该第一栅极两侧的该第一鳍状结构中；以及

形成第二源极/漏极区分别位于该第二栅极两侧的该第二鳍状结构中。

3.如权利要求1所述的制作半导体装置的方法，其中各鳍状结构的材料组成以硅锗碳Si_(1-x-y)Ge_xC_y表示，且x及y为介于0与1之间的正数。

4.如权利要求3所述的制作半导体装置的方法，其中该第一有源区域包括N型晶体管区，且整个该第一鳍状结构的材料组成中，y与x的比值大于0.1。

5.如权利要求3所述的制作半导体装置的方法，其中该第二有源区域包括P型晶体管区，且整个该第二鳍状结构的材料中，y与x的比值小于0.1。

6.如权利要求1所述的制作半导体装置的方法，其中该离子注入工艺进行于图案化该半导体层之后。

7.如权利要求1所述的制作半导体装置的方法，其中该半导体层包括硅、硅锗碳Si_(1-x-y)Ge_xC_y、硅碳Si_(1-y)C_y或硅锗Si_(1-x)Ge_x，且x及y为大于0且小于1的正数。

8.如权利要求1所述的制作半导体装置的方法，其中该半导体基底包括硅覆绝缘基底或块硅基底。

9.如权利要求2所述的制作半导体装置的方法，其中该第一栅极与该第二栅极中的至少一者为金属栅极。

10.一种半导体装置，包括：

半导体基底，包括至少一第一有源区域以及至少一第二有源区域，该半导体层基底具有至少两种4A族元素以及第一应力；

至少一第一鳍状结构，设置于该第一有源区域，而整个该第一鳍状结构具有与该半导体基底一样的4A族元素组成以及该第一应力；以及

至少一第二鳍状结构，设置于该第二有源区域，而整个该第二鳍状结构具有不同于该半导体基底的4A族元素组成以及不同于该第一应力的第二应力。

11.如权利要求10所述的半导体装置，进一步包括：

第一栅极部分，覆盖该第一鳍状结构；

第二栅极部分，覆盖该第二鳍状结构；

第一源极/漏极区，分别设置于该第一栅极两侧的该第一鳍状结构中；以及

第二源极/漏极区，分别设置于该第二栅极两侧的该第二鳍状结构中。

12.如权利要求10所述的半导体装置，其中该半导体基底包括硅覆绝缘基底或块硅基底。

13.如权利要求10所述的半导体装置，其中该第一鳍状结构以及该第二鳍状结构包括半导体材料，以硅锗碳Si_(1-x-y)Ge_xC_y表示，且x及y为大于或等于0且小于1的正数。

14.如权利要求13所述的半导体装置，其中该第一有源区域包括N型晶体管区，且该第一鳍状结构的材料组成中，y与x的比值大于0.1。

15.如权利要求13所述的半导体装置，其中该第二有源区域包括P型晶体管区，且该第二鳍状结构的材料组成中，y与x的比值小于0.1。

16.如权利要求11所述的半导体装置，其中该第一栅极与该第二栅极中之一包括高介电常数栅极介电层、功函数金属层和金属导电层。

17.如权利要求11所述的半导体装置，其中该第一栅极与该第二栅极中的至少其中之一为金属栅极。