CN106549060A - 半导体装置结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体装置结构及其形成方法。半导体装置结构包含一鳍板结构，位于一半导体基底之上。半导体装置结构亦包含一栅极堆叠，覆盖鳍板结构的一部分。半导体装置结构更包含一间隔元件，位于栅极堆叠的一侧壁之上。上述间隔元件包括：一第一层及位于第一层之上的一第二层。第一层的介电常数大于第二层的介电常数。

Description

半导体装置结构及其形成方法
技术领域
本发明关于半导体装置结构及其形成方法。
背景技术
半导体集成电路(integrated circuit,IC)产业历经了快速成长，集成电路材料及设计上的进步已产生了数代的集成电路，每一代皆具有体积更小且更精密的电路。
在集成电路发展的进程上，功能密度(即，每一晶片的内连线装置的数量)逐渐增加的同时，几何尺寸(即，利用制程步骤可以产生的最小元件(或线))逐渐缩小。此微缩化(scaling down)制程通常可提供增加产率及降低相关成本的优点。
然而，这些进步亦增加了处理及制造集成电路的复杂度。由于特征尺寸持续地缩小，使得制程步骤逐渐变得更难以操作。因此，形成尺寸越来越小且可靠的(reliable)半导体装置相当具有挑战性。
发明内容
在一些实施例中，提供一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖鳍板结构的一部分；以及一间隔元件，位于栅极堆叠的一侧壁之上，其中间隔元件包括：一第一层及位于第一层之上的一第二层，且第一层的一介电常数大于第二层的一介电常数。
根据本发明的一实施方式，其中该第一层夹于该第二层及该鳍板结构之间。
根据本发明的另一实施方式，所述的半导体装置结构，还包括：一源极或漏极结构，位于该半导体基底之上，其中该第一层及该第二层位于该源极或漏极结构及该栅极堆叠之间；以及一轻掺杂区，位于该鳍板结构中，其中该轻掺杂区直接接触该第一层。
根据本发明的另一实施方式，其中该栅极堆叠包括：一栅极介电层，且该栅极介电层的一介电常数大于该第二层的该介电常数。
根据本发明的另一实施方式，其中该第二层延伸至该栅极堆叠之上，其中该第一层较该第二层薄。
在一些实施例中，提供一种半导体装置结构，包括：一鳍板结构，位于一半导体基底之上；一栅极堆叠，覆盖鳍板结构的一部分；一间隔元件，位于栅极堆叠的一侧壁之上，其中间隔元件包括：一第一层及一第二层，且第一层的一介电常数大于该第二层的一介电常数；以及一源极或漏极结构，位于半导体基底之上，其中第二层延伸至源极或漏极结构之上。
根据本发明的一实施方式，其中该源极或漏极结构直接接触该第一层及该第二层。
在一些实施例中，提供一种半导体装置结构的形成方法，包括：形成一鳍板结构于一半导体基底之上；形成一第一介电层于鳍板结构之上；形成一第二介电层于第一介电层之上；形成一栅极堆叠覆盖鳍板结构的一部分，使得第一介电层及第二介电层位于栅极堆叠的一侧壁之上；以及以一第三介电层取代第二介电层，其中第三介电层的一介电常数小于第一介电层或第二介电层的一介电常数。
根据本发明的一实施方式，所述的半导体装置结构的形成方法，其中该第二介电层的取代包括：从该栅极堆叠的侧壁移除该第二介电层，以形成暴露该第一介电层的一凹槽；以及形成该第三介电层于该凹槽中。
根据本发明的另一实施方式，所述的半导体装置结构的形成方法，还包括：在形成该第二介电层及该栅极堆叠之前，形成一虚设栅极于该第一介电层之上且覆盖该鳍板结构的该部分；在形成该第二介电层之后，移除该虚设栅极以及该第一介电层位于该虚设栅极下方的一部分，以形成一沟槽于该第一介电层及该第二介电层中，其中该栅极堆叠形成于该沟槽中；在移除该虚设栅极及该第一介电层的该部分之前，移除该第一介电层的另一部分，以暴露该鳍板结构的另一部分；以及在移除该虚设栅极及该第一介电层的该部分之前，形成一轻掺杂区于该鳍板结构中且邻接该第一介电层。
附图说明
以下将配合所附附图详述本发明的实施例，应注意的是，依照工业上的标准实施，以下图示并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本发明的特征。而在说明书及附图中，除了特别说明外，同样或类似的元件将以类似的符号表示。
图1A至图1I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的立体图；
图2A至图2I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的剖面图。
【符号说明】
100 半导体基底；
110 凹槽；
120 鳍板结构；
130 隔离特征；
140 介电层；
150 栅极；
160 硬掩模；
170 轻掺杂区；
180 间隔元件；
190 源极或漏极结构；
200 凹槽；
205 介电层；
210 沟槽；
220 栅极介电层；
230 金属栅极堆叠结构；
240 阻障层；
250 功函数层；
260 阻挡层；
270 金属填充层；
280 凹槽；
290 介电层；
300 间隔元件。
具体实施方式
以下公开许多不同的实施方法或是例子来实行本发明的不同特征，以下描述具体的元件及其排列的例子以阐述本发明。当然这些仅是例子且不该以此限定本发明的范围。例如，在描述中提及第一个元件形成于第二个元件上时，其可以包括第一个元件与第二个元件直接接触的实施例，也可以包括有其它元件形成于第一个元件与第二个元件之间的实施例，其中第一个元件与第二个元件并未直接接触。此外，在不同实施例中可能使用重复的标号或标示，这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关的用词，像是“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些关系词为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间关系词包括使用中或操作中的装置的不同方位，以及图示中所描述的方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
本发明描述许多实施例。图1A至图1I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的立体图。可于第图1A至1I所述阶段进行前、进行中及/或进行后提供额外的操作。图2A至图2I显示根据一些实施例，形成半导体装置结构的制程中在不同阶段的剖面图。在一些实施例中，图2A至第2I各自分别为图1A至1I所示的结构的一部分的剖面图。在不同的实施例中，所述的一些阶段可以被取代或删除。可添加额外特征于半导体装置结构，在不同的实施例中，以下所述的一些特征可以被取代或删除。
如图1A及2A所示，提供半导体基底100。在一些实施例中，半导体基底100为体(bulk)半导体基底，例如，可为半导体晶片。例如，半导体基底100为硅晶片。半导体基底100可包含硅或其它基本半导体材料，例如，镓(germanium)。在另一些实施例中，半导体基底100包含化合物半导体。化合物半导体可包含：砷化镓(gallium arsenide)、碳化硅(silicon carbide)、砷化铟(indium arsenide)、磷化铟(indium phosphide)、其它合适的化合物半导体或前述的组合。
在一些实施例中，半导体基底100包含绝缘层上半导体(semiconductor-on-insulator,SOI)基底。SOI基底可利用晶片接合制程、硅薄膜转移制程(silicon film transfer process)、注入氧加以隔离(separation by implantation of oxygen,SIMOX)制程、其它可实施的方法或前述的组合加以制造。
如图1A所示，在一些实施例中，多个凹槽(recess)(或沟槽(trench))110形成于半导体基底100中。由此，多个鳍板结构120形成于凹槽110之间。如图1A所示，显示其中的一鳍板结构120。在一些实施例中，可利用一或多个光微影及蚀刻制程以形成凹槽110。
如图1A所示，在一些实施例中，隔离特征130形成于凹槽110中以围绕鳍板结构120的下部部分(lower portion)。隔离特征130用以定义及电性隔离形成于半导体基底100之中及/或之上的不同装置元件。在一些实施例中，隔离特征130包含浅槽隔离(shallow trench isolation,STI)特征、局部硅氧化特征(local oxidation of silicon,LOCOS)特征、其它合适的隔离特征或前述的组合。
在一些实施例中，每一隔离特征130具有多层结构。在一些实施例中，隔离结构130由介电材料所形成。介电材料可包含氧化硅、氮化硅、氮氧化硅、旋涂式玻璃低介电常数(spin-on glass low-K)材料、其它合适的材料或前述的组合。在一些实施例中，形成浅沟槽隔离衬层(未绘示)以减少半导体基底100以及隔离特征130之间的介面的缺陷。相似地，亦可使用浅沟槽隔离衬层以减少鳍板结构120及隔离特征130之间的介面的缺陷。
在一些实施例中，沉积介电材料层于半导体基底100之上。介电材料层覆盖鳍板结构120及填充鳍板结构120之间的凹槽110。在一些实施例中，利用化学气相沉积(CVD)制程、旋转涂布制程、其它可实施的制程或前述的组合沉积介电材料层。在一些实施例中，实行平坦化制程以薄化介电材料层，直到鳍板结构120的顶表面被暴露。平坦化制程可包含化学机械研磨(CMP)制程、研磨制程、蚀刻制程、其它可实施的制程或前述的组合。之后，回蚀刻介电材料层以形成隔离特征130。在一些实施例中，鳍板结构120由隔离特征130突出，如图1A所示。
如图1B及2B所示，在一些实施例中，沉积介电层140于半导体基底100之上。介电层140覆盖鳍板结构120及隔离特征130。在一些实施例中，介电层140顺应地(conformally)延伸于鳍板结构120及隔离特征130之上。
在一些实施例中，介电层140由高介电常数(high-K)材料所形成。例如，高介电常数材料包含氧化铪、氧化锆、氧化铝、氮氧化硅、二氧化铪-铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其它合适的高介电常数材料或前述的组合。在一些实施例中，介电层140由介电常数约在12至50的范围的介电材料所形成。在一些实施例中，介电层140的一或多个部分为将于接续制程中被移除的虚设栅极介电层。
在一些实施例中，利用化学气相沉积制程、原子层沉积(atomic layerdeposition,ALD)制程、热氧化制程、物理气相沉积(PVD)制程、其它可实施的制程或前述的组合沉积介电层140。如图1C及2C所示，在一些实施例中，栅极150及硬掩模160形成于介电层140之上。在一些实施例中，栅极150包含多晶硅、金属材料、其它合适的导电材料或前述的组合。在一些实施例中，栅极150为虚设栅极层且将被另一导电材料，例如：金属材料取代。虚设栅极层由，例如：多晶硅所形成。
在一些实施例中，硬掩模160位于栅极150之上。可利用硬掩模160协助图案化制程以形成栅极150。在一些实施例中，硬掩模160可由氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的材料或前述的组合所形成。在一些实施例中，硬掩模160具有多层结构。
在一些实施例中，栅极层及硬掩模层沉积于介电层140之上。在一些实施例中，通过使用合适的沉积方法依序地沉积栅极层以及硬掩模层。合适的沉积方法可包含化学气相沉积制程、原子层沉积制程、热氧化制程、物理气相沉积制程、其它可实施的制程或前述的组合。之后，实行光微影制程及蚀刻制程以图案化硬掩模层以形成硬掩模160。在硬掩模160的协助下，图案化栅极层，由此，形成栅极150。
在一些实施例中，栅极150及被栅极150所覆盖的介电层140一起形成栅极堆叠。在一些实施例中，栅极堆叠为虚设栅极堆叠且将被金属栅极堆叠取代。在一些实施例中，栅极堆叠围绕一或多个鳍板结构120的侧表面及顶表面，且更延伸至半导体基底100之上。
如图1C及2C所示，在一些实施例中，形成轻掺杂区170于鳍板结构120中。轻掺杂区170分别设置于栅极150的两侧。轻掺杂区170作为半导体装置的轻掺杂源极或漏极(LDS/D)区。可通过轻掺杂区170减缓短沟道效应(short channel effect)。在一些实施例中，轻掺杂区170为P型。在一些实施例中，轻掺杂区170为N型。
在一些实施例中，轻掺杂区170从鳍板结构120的侧表面及顶表面延伸，未被隔离特征130围绕，朝向鳍板结构120的内部，如图1C所示。在一些实施例中，介电层140环绕轻掺杂区170。在一些实施例中，轻掺杂区170直接接触介电层140。
在一些实施例中，轻掺杂区170的一边缘实质上与栅极150及硬掩模160的侧壁对齐。在另一些实施例中，轻掺杂区170延伸至栅极150的下方。
在一些实施例中，实行轻离子注入制程以形成轻掺杂区170。在一些实施例中，接着实行退火制程以活化注入的掺杂物以及减少轻掺杂区170中的掺杂物扩散。在一些实施例中，退火制程为快速热退火(rapid thermalannealing,RTA)制程。在一些实施例中，使用栅极150及硬掩模160作为注入掩模以协助轻掺杂区170的形成。在另一些实施例中，使用其它注入掩模层(未绘示)以协助轻掺杂区170的形成。
可对公开的实施例进行许多变动及/或修饰。在另一些实施例中，并未形成轻掺杂区170。
如图1C及2C所示，在一些实施例中，间隔元件180形成于栅极150及硬掩模160的侧壁之上。在一些实施例中，间隔元件180部分地覆盖轻掺杂区170。可使用间隔元件180以协助后续步骤中源极及漏极结构(或区)的形成。
在一些实施例中，间隔元件180由氮化硅、氮氧化硅、碳化硅、其它合适的材料或前述的组合所形成。在一些实施例中，沉积间隔层于介电层140之上。可利用化学气相沉积制程、物理气相沉积制程、旋转涂布制程、其它可实施的制程或前述的组合沉积间隔层。之后，实行蚀刻制程，例如：非等向性蚀刻制程，以部分地移除间隔层。由此，位于栅极150及硬掩模160的侧壁之上的间隔层的剩余部分形成间隔元件180。
可对公开的实施例进行许多变动及/或修饰。在一些实施例中，轻掺杂区170形成于间隔元件180的形成之后。在一些实施例中，轻掺杂区170的边缘实质上与间隔元件180的外部边界(outer boundary)对齐。之后，实行扩散制程使得轻掺杂区170中的掺杂物横向地(laterally)朝栅极150移动。由此，轻掺杂区170扩大且延伸至间隔元件180下方。在一些实施例中，扩散制程可为退火制程，例如，快速热退火(RTA)制程。
如图1D及2D所示，在一些实施例中，移除介电层140的一或多个部分。由此，部分地暴露轻掺杂区170及隔离特征130。位于栅极150、硬掩模160及间隔元件180下方的部分介电层140存留于半导体基底100之上。在一些实施例中，存留的介电层140的侧壁实质上与间隔元件180的外部侧壁共平面。
在一些实施例中，使用蚀刻制程以移除介电层140的一或多个部分。在一些实施例中，蚀刻制程包含干蚀刻制程、湿蚀刻制程或其他合适的蚀刻制程。在另一些实施例中，在部分移除介电层140时，使用栅极150、硬掩模160及间隔元件180作为蚀刻掩模。在另一些实施例中，使用其它硬掩模(未绘示)以协助介电层140的部分移除。
本发明的实施例不限于此。在一些实施例中，在移除部分介电层140之后，轻掺杂区170形成于鳍板结构120中。之后，实行扩散制程使得轻掺杂区170扩大且延伸至间隔元件180的下方。
如图1E及2E所示，在一些实施例中，源极或漏极结构190形成于鳍板结构120之上。在一些实施例中，源极或漏极结构190邻接(adjoin)轻掺杂区170、介电层140及间隔元件180。可利用源极或漏极结构190以提供压力或应力至栅极150下方的通道区。由此，可改善装置的载子移动率及装置效能。
在一些实施例中，凹蚀(recess)未被介电层140覆盖的鳍板结构120的一些部分至低于介电层140。在一些实施例中，凹蚀鳍板结构120的一些部分至低于隔离特征130的顶表面。在一些实施例中，实行蚀刻制程以移除鳍板结构120的上部部分(upper portion)。由此，凹槽200形成于鳍板结构120中，如图2E所示。在一些实施例中，利用多个蚀刻操作使得凹槽200更横向地朝栅极150下方的通道区延伸。应注意的是，本发明的实施例可具有许多更动。在另一些实施例中，并未部分地移除鳍板结构120以形成凹槽200。
在一些实施例中，移除轻掺杂区170的一些部分以形成凹槽200，如图2E所示。在一些实施例中，移除未被介电层140覆盖的轻掺杂区170的一些部分。在一些实施例中，暴露轻掺杂区170存留的部分以形成凹槽200。在一些实施例中，凹蚀鳍板结构120至低于轻掺杂区170的底部的水平。
在一些实施例中，外延地成长一种半导体材料(或二或多种半导体材料)于经凹蚀的鳍板结构120之上，且持续地成长至凹槽200的上方，以形成源极或漏极结构190。在一些实施例中，同时地实行源极或漏极结构190的成长。在一些实施例中，于不同制程中分开地实行一些源极或漏极结构190的成长。
在一些实施例中，源极或漏极结构190为P型半导体材料。例如，源极或漏极结构190可包含外延成长的硅或外延成长的硅化锗。源极或漏极结构190不限于为P型半导体材料。在一些实施例中，源极或漏极结构190为N型半导体材料。源极或漏极结构190可包含外延成长的硅、硅化锗(SiGe)、外延成长的磷掺杂的硅(SiP)、硼掺杂的硅化锗(SiGeB)或其它合适的外延成长半导体材料。
在一些实施例中，可使用选择性外延成长(selective epitaxy growth,SEG)制程、化学气相沉积制程(例如，气相外延(vapor-phase epitaxy,VPE)制程、低压化学气相沉积(LPCVD)制程及/或超高真空化学气相沉积(ultra-high vacuum CVD,UHV-CVD)制程)、分子束外延制程、沉积掺杂的非晶半导体(例如，Si、Ge或SiGe)接续固相外延再结晶(solid-phaseepitaxial recrystallization,SPER)的步骤、其它可实施的制程或前述的组合形成源极或漏极结构190。源极或漏极结构190的形成步骤可使用气态及/或液态的前驱物。在一些实施例中，源极或漏极结构190原位(in-situ)成长于相同的制程腔室中。换言的，使用原位(in-situ)外延成长制程形成源极或漏极结构190。在另一些实施例中，一些源极或漏极结构190分开地成长。
在一些实施例中，以一或多种合适的掺杂物掺杂源极或漏极结构190。例如，源极或漏极结构190为磷(P)、砷(As)或其它合适的掺杂物所掺杂的硅(Si)源极或漏极特征。或者，源极或漏极结构190为硼(B)或其它合适的掺杂物所掺杂的硅化锗(SiGe)源极或漏极特征。在一些实施例中，实行多个注入制程以掺杂源极或漏极结构190。在一些实施例中，形成于栅极150及硬掩模160的侧壁之上的间隔元件180可协助源极或漏极结构190的形成。
在一些实施例中，在源极或漏极结构190成长时，原位(in-situ)掺杂源极或漏极结构190。在另一些实施例中，在源极或漏极结构190成长时，未掺杂源极或漏极结构190，在外延成长后，于后续制程中掺杂源极或漏极结构190。在一些实施例中，使用离子注入制程、电浆浸入离子注入制程、气体及/或固体源极扩散制程(source diffusion process)、其它可实施的制程或前述的组合以进行掺杂。在一些实施例中，更暴露源极或漏极结构190于退火制程以活化掺杂物，例如，实行快速热退火制程。
如图1E及2E所示，介电层205沉积于隔离特征130、源极或漏极结构190及栅极150之上。在一些实施例中，源极或漏极结构190被介电层205围绕。在一些实施例中，介电层205由氧化硅、氮氧化硅、硼硅玻璃(borosilicate glass,BSG)、磷硅玻璃(phosphosilicate glass,PSG)、硼磷硅玻璃(borophosphosilicate glass,BPSG)、氟硅玻璃(fluorinatedsilicate glass,FSG)、低介电常数材料、多孔介电材料、其它合适的介电材料或上述的组合所形成。在一些实施例中，使用化学气相沉积制程、旋转涂布制程、原子层沉积制程、物理气相沉积制程、其它可实施的制程或前述的组合沉积介电层205。
之后，薄化介电层205直到暴露栅极150。在一些实施例中，实行平坦化制程以薄化介电层205。平坦化制程可包含化学机械研磨制程、研磨制程、蚀刻制程、其它可实施的制程或前述的组合。在一些实施例中，沉积介电层205于硬掩模160及间隔元件180之上。在用以薄化介电层205的平坦化制程中，移除硬掩模160及间隔元件180的上部部分。
本发明的实施例不限于此。在另一些实施例中，薄化介电层205直到暴露硬掩模160。之后，移除硬掩模160及间隔元件180的上部部分以暴露栅极150。在一些实施例中，使用蚀刻制程以移除硬掩模160及间隔元件180的上部部分。在一些实施例中，蚀刻制程包含干蚀刻制程、湿蚀刻制程或其它合适的蚀刻制程。
可对公开的实施例进行许多变动及/或修饰。在另一些实施例中，在介电层205的形成之前，使用蚀刻制程以移除硬掩模160及间隔元件180的上部部分。在另一些实施例中，使用蚀刻制程以移除硬掩模160及间隔元件180的上部部分，且未形成介电层205。在一些实施例中，蚀刻制程包含干蚀刻制程、湿蚀刻制程或其它合适的蚀刻制程。
如图1F及2F所示，在一些实施例中，移除包含栅极150及位于栅极150下方的介电层140的虚设栅极堆叠。由此，沟槽(trench)210形成于半导体基底100之上。在一些实施例中，沟槽210暴露先前被栅极150及介电层140所覆盖的部分的鳍板结构120及隔离特征130。鳍板结构120暴露的部分可作为通道区。在一些实施例中，使用湿蚀刻制程、干蚀刻制程、其它可实施的制程或前述的组合移除虚设栅极堆叠。
如图1G及2G所示，在一些实施例中，栅极介电层220沉积于沟槽210的侧壁及底部之上。在一些实施例中，栅极介电层220顺应地(conformally)延伸至鳍板结构120之上。在一些实施例中，栅极介电层220延伸至介电层205之上。在一些实施例中，栅极介电层220为高介电常数层。高介电常数层可由氧化铪、氧化锆、氧化铝、氮氧化硅、二氧化铪-铝合金、氧化硅铪、氮氧化硅铪、氧化钽铪、氧化钛铪、氧化锆铪、其它合适的高介电常数材料或前述的组合所形成。在一些实施例中，栅极介电层220由介电常数约在12至50的范围的介电材料所形成。
在一些实施例中，利用原子层沉积制程、化学气相沉积制程、旋转涂布制程、其它可实施的制程或前述的组合沉积栅极介电层220。在一些实施例中，实行高温退火制程以降低或消除栅极介电层220中的缺陷。
在另一些实施例中，形成栅极介电层220之前，形成界面(interfacial)层(未绘示)于沟槽210中。介面层可用以降低栅极介电层220及鳍板结构120之间的压力。在一些实施例中，界面层由氧化硅所形成。在一些实施例中，使用原子层沉积制程、热氧化制程、其它可实施的制程或前述的组合形成界面层。
如图1G及2G所示，在一些实施例中，金属栅极堆叠结构230形成于沟槽210中。在一些实施例中，沉积金属堆叠层于栅极介电层220之上。在一些实施例中，金属栅极堆叠层包含阻障层240、功函数层250、阻挡层260以及金属填充层270。在不同的实施例中，这些金属栅极堆叠层的部分可被取代或删除，亦可添加额外的层以形成金属栅极堆叠层。
如图2G所示，在一些实施例中，阻障层240沉积于栅极介电层220之上。可使用阻障层240接合(interface)栅极介电层220及后续形成的功函数层250。阻障层240亦可用以防止栅极介电层220及后续形成的功函数层250之间的扩散。在一些实施例中，阻障层240顺应地(conformally)延伸至沟槽210的侧壁及底部之上。
在一些实施例中，阻障层240由含金属的材料所形成。金属材料可包含氮化钛、氮化钽、其它合适的材料或前述的组合。在一些实施例中，阻障层240包含多层。在一些实施例中，利用原子层沉积制程、物理气相沉积制程、电镀制程、无电式电镀制程、其它可实施的制程或前述的组合沉积阻障层240。在另一些实施例中，未形成阻障层240。
如图2F所示，在一些实施例中，功函数层250形成阻障层240之上。功函数层250用以提供晶体管理想的功函数以提升装置效能，包含改善阀电压(threshold voltage)。在一些实施例中，功函数层250顺应地延伸至沟槽210的侧壁及底部之上。
在形成NMOS晶体管的实施例中，功函数层250可为N型金属层。N型金属层可包含金属、金属碳化物、金属氮化物或前述的组合。例如，N型金属层包含氮化钛、钽、氮化钽、其他合适的材料或前述的组合。
另一方面，在形成PMOS晶体管的实施例中，功函数层250可为P型金属层。P型金属层可包含金属、金属碳化物、金属氮化物或前述的组合。例如，P型金属包含氮化钽、氮化钨、钛、氮化钛、其他合适的材料或前述的组合。
功函数层250亦可由铪、锆、钛、钽、铝、金属碳化物(例如，碳化铪、钛化锆、碳化钛、钛化铝)、金属氮化物、钌、钯、铂、钴、镍、导电金属氧化物或上述的组合所形成。可微调功函数层250的厚度及/或组成以调整功函数能级。例如，根据氮化钛层的厚度及/或组成，氮化钛层可用以作为P型金属层或N型金属层。
在一些实施例中，如图2G所示，阻挡层260沉积于功函数层250之上。阻挡层260可用于防止后续形成的金属填充层270扩散或渗入功函数层250之中。在一些实施例中，阻挡层260顺应地延伸至沟槽210的侧壁及底部之上。
在一些实施例中，阻挡层260由氮化钽、氮化钛、其他合适的材料或前述的组合所形成。在一些实施例中，可利用原子层沉积制程、物理气相沉积制程、电镀制程、无电式电镀制程、其它可实施的制程或前述的组合沉积阻挡层260。在另一些实施例中，未形成阻挡层260。
如图2G所示，在一些实施例中，金属填充层270沉积于阻挡层260之上以填充沟槽210。在一些实施例中，金属填充层270由钨、铝、铜、钴、其它合适的材料或前述的组合所形成。在一些实施例中，可利用物理气相沉积制程、化学沉积制程、电镀制程、无电式电镀制程、其它可实施的制程或前述的组合沉积金属填充层270。在另一些实施例中，未形成金属填充层270。
在一些实施例中，栅极介电层220及金属栅极堆叠层一起填充沟槽210。在一些实施例中，位于沟槽210之外的栅极介电层220及金属栅极堆叠层的部分覆盖介电层205。之后，移除位于沟槽210之外的栅极介电层220及金属栅极堆叠层的部分。由此，仍存留于沟槽210中的金属栅极堆叠层一起形成金属栅极堆叠结构230。存留于沟槽210中的金属栅极堆叠结构230及栅极介电层220一起形成栅极堆叠。例如，使用平坦化制程以部分地移除位于沟槽210之外的栅极介电层220及金属栅极堆叠层。平坦化制程可包含化学机械研磨制程、研磨制程、蚀刻制程、其它可实施的制程或前述的组合。
公开的实施例不限于此。在另一些实施例中，移除位于源极或漏极结构190之上的栅极介电层220、金属栅极堆叠结构230及介电层205的部分。由此，暴露源极或漏极结构190的顶表面。例如，使用平坦化制程以部分地移除栅极介电层220、金属栅极堆叠结构230及介电层205。平坦化制程可包含化学机械研磨制程、研磨制程、蚀刻制程、其它可实施的制程或前述的组合。
如图1H及2H所示，在一些实施例中，移除间隔元件180。由此，凹槽280形成于栅极介电层220与源极或漏极结构190之间以及栅极介电层220与介电层205之间。介电层140的顶表面从凹槽280暴露。在一些实施例中，使用蚀刻制程以移除间隔元件180。在一些实施例中，蚀刻制程包含湿蚀刻制程、干蚀刻制程或其它合适的蚀刻制程。在一些实施例中，蚀刻步骤中使用的蚀刻剂包含液态混合物，液态混合物可包含H3PO4、其它合适的溶液或前述的组合。在另一些实施例中，蚀刻制程中使用的蚀刻剂包含气态混合物，气态混合物可包含Cl2、HBr、BCl3、NF3、N2、CF4、CH2F2、N2、O2、Ar、N2H、SF6、SiCl4、CH4、其它合适的气体或前述的组合。
如图1I及2I所示，在一些实施例中，介电层290沉积于半导体基底100之上且填充凹槽280。在一些实施例中，介电层290覆盖鳍板结构120、源极或漏极结构190以及金属栅极堆叠结构230。在一些实施例中，介电层290与凹槽280的下的介电层140直接接触。在一些实施例中，介电层290延伸至隔离特征130及介电层205之上。在另一些实施例中，介电层290与源极或漏极结构190的顶表面直接接触。
在一些实施例中，介电层290由低介电常数材料所形成。例如，低介电常数材料可包含氧化硅、硼硅玻璃、磷硅玻璃、硼磷硅玻璃、氟硅玻璃、SiOxCy、旋涂式玻璃(Spin-On-Glass)、旋涂式高分子(Spin-On-Ploymers)、碳硅材料、碳掺杂的氧化物、多孔的碳掺杂二氧化硅、其它合适的低介电常数材料或前述的组合。在一些实施例中，介电层290由介电常数约在2至4的范围的介电材料所形成。在一些实施例中，使用化学气相沉积制程、原子层沉积制程、热氧化制程、物理气相沉积制程、其它可实施的制程或前述的组合沉积介电层290。
如图1G至1I及图2G至2I所示，在一些实施例中，以介电材料290取代间隔元件180。在一些实施例中，间隔元件180的介电常数大于介电层290的介电常数。在一些实施例中，间隔元件180与介电层290的介电常数差异约在8至48的范围。在一些实施例中，间隔元件180的介电常数与介电层290的介电常数的比例约在3至10的范围。
介电层290被设计具有低介电常数，以降低金属栅极堆叠结构230及源极或漏极结构190之间的电容。由于介电层290，栅极对漏极(gate-to-drain)与栅极对源极(gate-to-source)的电容亦相应地降低。因此，减少了半导体装置结构的寄生电容，由此，功率消耗大幅降低而半导体装置结构可更快地运作。
在一些实施例中，以介电层290取代间隔元件180是在源极或漏极结构190及金属栅极堆叠结构230的形成之后进行。因此，可避免前述制程中对于介电层290的损害。在一些实施例中，间隔元件180作为牺牲特征。牺牲特征可包含坚硬的材料以忍受在前述制程造成的损害。公开的实施例不限于此，在不同实施例中，取代的顺序可不同于图1A至1I及图2A至2I所述。
接着，许多特征将形成于半导体基底100之上。一些不同的特征电性连接至金属栅极堆叠结构220以及源极或漏极结构190。不同的特征可包含接触、内连线层、通孔(via)及其它合适的特征。在一些实施例中，位于金属栅极堆叠结构230及源极或漏极结构190之上的介电层290为层间介电层。在一些实施例中，接触形成于位于金属栅极堆叠结构230及源极或漏极结构190之上的介电层290中。在另一些实施例中，其它层间介电层形成于半导体基底100之上。
如图1I及2I所示，在一些实施例中，介电层140及介电层290一起构成复合(composite)间隔元件300于半导体基底100之上。间隔元件300形成于栅极堆叠的侧壁之上。每一间隔元件300包含第一层(即，介电层140)以及位于第一层140之上的第二层(即，第二层290)。在一些实施例中，第一层140较第二层290薄。在另一些实施例中，第一层140的厚度大于或等于第二层290的厚度。
在一些实施例中，第一层140的介电常数大于第二层290的介电常数。在一些实施例中，第一层140及第二层290的介电常数差约在8至48的范围。在一些实施例中，第一层140的介电常数与第二层290的介电常数的比例约在3至10的范围。
在一些实施例中，第一层140及第二层290位于源极或漏极结构190与金属栅极堆叠结构230之间。在一些实施例中，第一层140及第二层290直接接触源极或漏极结构190。在一些实施例中，第二层290延伸至源极或漏极结构190之上。在一些实施例中，第二层290延伸至栅极介电层220及金属栅极堆叠结构230之上。
在一些实施例中，栅极介电层220的介电常数大于第二层290的介电常数。在一些实施例中，栅极介电层220与第二层290的介电常数差约在8至48的范围。在一些实施例中，栅极介电层220的介电常数与第二层290的介电常数的比例约在3至10的范围。
在一些实施例中，第一层140夹于(sandwiched)第二层290及轻掺杂区170之间。在另一些实施例中，第一层140夹于第二层290及鳍板结构120之间。在一些实施例中，轻掺杂区170通过第一层140与第二层290分开。
在一些实施例中，间隔元件300包含由高介电常数材料所形成的第一层140以及由低介电常数材料所形成的第二层290。当半导体装置开启时，高介电常数材料有助于较容易地吸引电子，因此，第一层140改善电子引力以及诱导电子聚集于轻掺杂区170。由于电子密度的增加，轻掺杂区170的电阻降低。在一些实施例中，由于第一层140，与通道区及第一层140接合的部分鳍板结构120具有较低的电阻。
第一层140亦可增加金属栅极堆叠结构230及轻掺杂区170之间的静电耦合(electrostatic coupling)。第一层140更可减缓或消除由轻掺杂区170与它们周围之间的介电失配(dielectric mismatch)所造成的掺杂物的表面隔离及掺杂物失活(deactivation)问题，故提升了半导体装置结构的装置特性。在一些实施例中，装置特性包含亚临界摆幅(subthreshold swing,SS)值、漏极引入的势垒降低(drain-induced barrier lowering,DIBL)值、开/关电流比、电荷载子密度或其它装置特性。
在一些例子中，包含高介电常数材料的间隔物可增加栅极对漏极(gate-to-drain)以及栅极对源极(gate-to-source)电容。降低轻掺杂区的电阻及增加寄生电容之间存在权衡(tradeoff)。
承前述，因为间隔元件300包含由低介电常数材料所形成的第二层290，半导体装置结构的栅极对漏极以及栅极对源极电容因而降低。综上所述，间隔元件300能够通过第一层140提升半导体装置结构的装置效能，以及通过第二层290补偿寄生电容的增加。因此，公开的实施例提供降低轻掺杂区的电阻及增加寄生电容之间较佳且可调的权衡。
公开的实施例不仅可使用于具有鳍式场效晶体管的半导体装置结构，亦可使用于具有平面式场效晶体管的半导体装置结构。在一些实施例中，具有平面式场效晶体管的半导体装置结构的材料及/或形成方法与具有鳍式场效晶体管的半导体装置结构相似。
公开的实施例形成具有位于栅极堆叠之上的复合(composite)间隔元件的半导体装置结构。复合间隔元件包含第一层及位于第一层之上的第二层。第一层的介电常数大于第二层的介电常数。由此，由于第一层，接合于通道区的区域的电阻(例如，轻掺杂区的电阻)显著减小，此外，由于第二层，半导体装置结构的寄生电容降低。因此大幅地改善半导体装置结构的效能及可靠度。
在一些实施例中，提供一种半导体装置结构。半导体装置结构包含位于半导体基底之上的鳍板结构。半导体装置结构亦包含覆盖鳍板结构的一部分的栅极堆叠。半导体装置结构更包含位于栅极堆叠的侧壁之上的间隔元件。上述间隔元件包含第一层及位于第一层之上的第二层，第一层的介电常数大于第二层的介电常数。
在一些实施例中，提供一种半导体装置结构。半导体装置结构包含位于半导体基底之上的鳍板结构。半导体装置结构亦包含覆盖鳍板结构的一部分的栅极堆叠。半导体装置结构更包含位于栅极堆叠的侧壁之上的间隔元件。上述间隔元件包含第一层及第二层，第一层的介电常数大于第二层的介电常数。此外，半导体装置结构包含位于半导体基底之上的源极或漏极结构。上述第二层延伸至源极或漏极结构之上。
在一些实施例中，提供一种半导体装置结构的形成方法。方法包含形成鳍板结构于半导体基底之上。方法亦包含形成第一介电层于鳍板结构之上。方法亦包含形成第二介电层于第一介电层之上。此外，方法更包含形成栅极堆叠覆盖鳍板结构的一部分，使得第一介电层及第二介电层位于栅极堆叠的侧壁之上。方法亦包含以第三介电层取代第二介电层，第三介电层的介电常数小于第一介电层或第二介电层的介电常数。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以更佳的了解本发明的各个方面。本技术领域中具有通常知识者应该可理解，他们可以很容易的以本发明为基础来设计或修饰其它制程及结构，并以此达到相同的目的及/或达到与本发明介绍的实施例相同的优点。本技术领域中具有通常知识者也应该了解这些相等的结构并不会背离本发明的发明精神与范围。本发明可以作各种改变、置换、修改而不会背离本发明的发明精神与范围。
虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种半导体装置结构，包括：
一鳍板结构，位于一半导体基底之上；
一栅极堆叠，覆盖该鳍板结构的一部分；以及
一间隔元件，位于该栅极堆叠的一侧壁之上，其中该间隔元件包括：一第一层及位于该第一层之上的一第二层，且该第一层的一介电常数大于该第二层的一介电常数。
2.如权利要求1所述的半导体装置结构，其中该第一层夹于该第二层及该鳍板结构之间。
3.如权利要求1所述的半导体装置结构，还包括：
一源极或漏极结构，位于该半导体基底之上，其中该第一层及该第二层位于该源极或漏极结构及该栅极堆叠之间；以及
一轻掺杂区，位于该鳍板结构中，其中该轻掺杂区直接接触该第一层。
4.如权利要求1所述的半导体装置结构，其中该栅极堆叠包括：一栅极介电层，且该栅极介电层的一介电常数大于该第二层的该介电常数。
5.如权利要求1所述的半导体装置结构，其中该第二层延伸至该栅极堆叠之上，其中该第一层较该第二层薄。
6.一种半导体装置结构，包括：
一鳍板结构，位于一半导体基底之上；
一栅极堆叠，覆盖该鳍板结构的一部分；
一间隔元件，位于该栅极堆叠的一侧壁之上，其中该间隔元件包括：一第一层及一第二层，且该第一层的一介电常数大于该第二层的一介电常数；以及
一源极或漏极结构，位于该半导体基底之上，其中该第二层延伸至该源极或漏极结构之上。
7.如权利要求6所述的半导体装置结构，其中该源极或漏极结构直接接触该第一层及该第二层。
8.一种半导体装置结构的形成方法，包括：
形成一鳍板结构于一半导体基底之上；
形成一第一介电层于该鳍板结构之上；
形成一第二介电层于该第一介电层之上；
形成一栅极堆叠覆盖该鳍板结构的一部分，使得该第一介电层及该第二介电层位于该栅极堆叠的一侧壁之上；以及
以一第三介电层取代该第二介电层，其中该第三介电层的一介电常数小于该第一介电层或该第二介电层的一介电常数。
9.如权利要求8所述的半导体装置结构的形成方法，其中该第二介电层的取代包括：
从该栅极堆叠的侧壁移除该第二介电层，以形成暴露该第一介电层的一凹槽；以及
形成该第三介电层于该凹槽中。
10.如权利要求8所述的半导体装置结构的形成方法，还包括：
在形成该第二介电层及该栅极堆叠之前，形成一虚设栅极于该第一介电层之上且覆盖该鳍板结构的该部分；
在形成该第二介电层之后，移除该虚设栅极以及该第一介电层位于该虚设栅极下方的一部分，以形成一沟槽于该第一介电层及该第二介电层中，其中该栅极堆叠形成于该沟槽中；
在移除该虚设栅极及该第一介电层的该部分之前，移除该第一介电层的另一部分，以暴露该鳍板结构的另一部分；以及
在移除该虚设栅极及该第一介电层的该部分之前，形成一轻掺杂区于该鳍板结构中且邻接该第一介电层。
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