TWI575584B - 半導體裝置結構及其形成方法 - Google Patents

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Description

半導體裝置結構及其形成方法
本揭露係關於半導體裝置結構及其形成方法。
半導體積體電路(integrated circuit,IC)產業歷經了快速成長，積體電路材料及設計上的進步已產生了數代的積體電路，每一代皆具有體積更小且更精密的電路。
在積體電路發展的進程上，功能密度(即，每一晶片之內連線裝置的數量)逐漸增加的同時，幾何尺寸(即，利用製程步驟可以產生之最小元件(或線))逐漸縮小。此微縮化(scaling down)製程通常可提供增加產率及降低相關成本之優點。
然而，這些進步亦增加了處理及製造積體電路的複雜度。由於特徵尺寸持續地縮小，使得製程步驟逐漸變得更難以操作。因此，形成尺寸越來越小且可靠的(reliable)半導體裝置相當具有挑戰性。
在一些實施例中，提供一種半導體裝置結構，包括：一鰭板結構，位於一半導體基底之上；一閘極堆疊，覆蓋鰭板結構的一部分；以及一間隔元件，位於閘極堆疊的一側壁之上，其中間隔元件包括：一第一層及位於第一層之上的一第 二層，且第一層的一介電常數大於第二層的一介電常數。
在一些實施例中，提供一種半導體裝置結構，包括：一鰭板結構，位於一半導體基底之上；一閘極堆疊，覆蓋鰭板結構的一部分；一間隔元件，位於閘極堆疊的一側壁之上，其中間隔元件包括：一第一層及一第二層，且第一層的一介電常數大於該第二層的一介電常數；以及一源極或汲極結構，位於半導體基底之上，其中第二層延伸至源極或汲極結構之上。
在一些實施例中，提供一種半導體裝置結構的形成方法，包括：形成一鰭板結構於一半導體基底之上；形成一第一介電層於鰭板結構之上；形成一第二介電層於第一介電層之上；形成一閘極堆疊覆蓋鰭板結構的一部分，使得第一介電層及第二介電層位於閘極堆疊的一側壁之上；以及以一第三介電層取代第二介電層，其中第三介電層的一介電常數小於第一介電層或第二介電層的一介電常數。
100‧‧‧半導體基底
110‧‧‧凹槽
120‧‧‧鰭板結構
130‧‧‧隔離特徵
140‧‧‧介電層
150‧‧‧閘極電極
160‧‧‧硬遮罩
170‧‧‧輕摻雜區
180‧‧‧間隔元件
190‧‧‧源極或汲極結構
200‧‧‧凹槽
205‧‧‧介電層
210‧‧‧溝槽
220‧‧‧閘極介電層
230‧‧‧金屬閘極堆疊結構
240‧‧‧阻障層
250‧‧‧功函數層
260‧‧‧阻擋層
270‧‧‧金屬填充層
280‧‧‧凹槽
290‧‧‧介電層
300‧‧‧間隔元件
以下將配合所附圖式詳述本發明之實施例，應注意的是，依照工業上的標準實施，以下圖示並未按照比例繪製，事實上，可能任意的放大或縮小元件的尺寸以便清楚表現出本發明的特徵。而在說明書及圖式中，除了特別說明外，同樣或類似的元件將以類似的符號表示。
第1A圖至第1I圖顯示根據一些實施例，形成半導體裝置結構的製程中在不同階段之立體圖；第2A圖至第2I圖顯示根據一些實施例，形成半導體裝置結 構的製程中在不同階段之剖面圖。
以下公開許多不同的實施方法或是例子來實行本發明之不同特徵，以下描述具體的元件及其排列的例子以闡述本發明。當然這些僅是例子且不該以此限定本發明的範圍。例如，在描述中提及第一個元件形成於第二個元件上時，其可以包括第一個元件與第二個元件直接接觸的實施例，也可以包括有其它元件形成於第一個元件與第二個元件之間的實施例，其中第一個元件與第二個元件並未直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關的用詞，像是“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些關係詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖示中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
本揭露描述許多實施例。第1A圖至第1I圖顯示根據一些實施例，形成半導體裝置結構的製程中在不同階段之立體圖。可於第1A至1I圖所述階段進行前、進行中及/或進行後提供額外的操作。第2A圖至第2I圖顯示根據一些實施例，形成半導體裝置結構的製程中在不同階段之剖面圖。在一些實施例 中，第2A圖至第2I各自分別為第1A至1I圖所示之結構的一部分之剖面圖。在不同的實施例中，所述的一些階段可以被取代或刪除。可添加額外特徵於半導體裝置結構，在不同的實施例中，以下所述的一些特徵可以被取代或刪除。
如第1A及2A圖所示，提供半導體基底100。在一些實施例中，半導體基底100為塊狀(bulk)半導體基底，例如，可為半導體晶圓。例如，半導體基底100為矽晶圓。半導體基底100可包含矽或其它基本半導體材料，例如，鎵(germanium)。在另一些實施例中，半導體基底100包含化合物半導體。化合物半導體可包含：砷化鎵(gallium arsenide)、碳化矽(silicon carbide)、砷化銦(indium arsenide)、磷化銦(indium phosphide)、其它合適的化合物半導體或前述之組合。
在一些實施例中，半導體基底100包含絕緣層上半導體(semiconductor-on-insulator,SOI)基底。SOI基底可利用晶圓接合製程、矽薄膜轉移製程(silicon film transfer process)、其它可實施的方法或前述之組合加以製造。
如第1A圖所示，在一些實施例中，多個凹槽(recess)(或溝槽(trench))110形成於半導體基底100中。由此，多個鰭板結構120形成於凹槽110之間。如第1A圖所示，顯示其中之一鰭板結構120。在一些實施例中，可利用一或多個光微影及蝕刻製程以形成凹槽110。
如第1A圖所示，在一些實施例中，隔離特徵130形成於凹槽110中以圍繞鰭板結構120的下部部分(lower portion)。隔離特徵130用以定義及電性隔離形成於半導體基底 100之中及/或之上的不同裝置元件。在一些實施例中，隔離特徵130包含淺槽隔離(shallow trench isolation,STI)特徵、局部矽氧化特徵(local oxidation of silicon,LOCOS)特徵、其它合適的隔離特徵或前述之組合。
在一些實施例中，每一隔離特徵130具有多層結構。在一些實施例中，隔離結構130由介電材料所形成。介電材料可包含氧化矽、氮化矽、氮氧化矽、旋塗式低介電常數(spin-on low-K)材料、其它合適的材料或前述之組合。在一些實施例中，形成淺溝槽隔離襯層(未繪示)以減少半導體基底100以及隔離特徵130之間的介面之缺陷。相似地，亦可使用淺溝槽隔離襯層以減少鰭板結構120及隔離特徵130之間的介面之缺陷。
在一些實施例中，沉積介電材料層於半導體基底100之上。介電材料層覆蓋鰭板結構120及填充鰭板結構120之間的凹槽110。在一些實施例中，利用化學氣相沉積(CVD)製程、旋轉塗佈製程、其它可實施的製程或前述之組合沉積介電材料層。在一些實施例中，實行平坦化製程以薄化介電材料層，直到鰭板結構120的頂表面被暴露。平坦化製程可包含化學機械研磨(CMP)製程、研磨製程、蝕刻製程、其它可實施的製程或前述之組合。之後，回蝕刻介電材料層以形成隔離特徵130。在一些實施例中，鰭板結構120由隔離特徵130突出，如第1A圖所示。
如第1B及2B圖所示，在一些實施例中，沉積介電層140於半導體基底100之上。介電層140覆蓋鰭板結構120及隔 離特徵130。在一些實施例中，介電層140順應地(conformally)延伸於鰭板結構120及隔離特徵130之上。
在一些實施例中，介電層140由高介電常數(high-K)材料所形成。例如，高介電常數材料包含氧化鉿、氧化鋯、氧化鋁、氮氧化矽、二氧化鉿-鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數材料或前述之組合。在一些實施例中，介電層140由介電常數約在12至50的範圍之介電材料所形成。在一些實施例中，介電層140的一或多個部分為將於接續製程中被移除的虛設閘極介電層。
在一些實施例中，利用化學氣相沉積製程、原子層沉積(atomic layer deposition,ALD)製程、熱氧化製程、物理氣相沉積(PVD)製程、其它可實施的製程或前述之組合沉積介電層140。如第1C及2C圖所示，在一些實施例中，閘極電極150及硬遮罩160形成於介電層140之上。在一些實施例中，閘極電極150包含多晶矽、金屬材料、其它合適的導電材料或前述之組合。在一些實施例中，閘極電極150為虛設閘極電極層且將被另一導電材料，例如：金屬材料取代。虛設閘極電極層由，例如：多晶矽所形成。
在一些實施例中，硬遮罩160位於閘極電極150之上。可利用硬遮罩160協助圖案化製程以形成閘極電極150。在一些實施例中，硬遮罩160可由氧化矽、氮化矽、氮氧化矽、碳化矽、其它合適的材料或前述之組合所形成。在一些實施例中，硬遮罩160具有多層結構。
在一些實施例中，閘極電極層及硬遮罩層沉積於 介電層140之上。在一些實施例中，藉由使用合適的沉積方法依序地沉積閘極電極層以及硬遮罩層。合適的沉積方法可包含化學氣相沉積製程、原子層沉積製程、熱氧化製程、物理氣相沉積製程、其它可實施的製程或前述之組合。之後，實行光微影製程及蝕刻製程以圖案化硬遮罩層以形成硬遮罩160。在硬遮罩160的協助下，圖案化閘極電極層，由此，形成閘極電極150。
在一些實施例中，閘極電極150及被閘極電極150所覆蓋之介電層140一起形成閘極堆疊。在一些實施例中，閘極堆疊為虛設閘極堆疊且將被金屬閘極堆疊取代。在一些實施例中，閘極堆疊圍繞一或多個鰭板結構120的側表面及頂表面，且更延伸至半導體基底100之上。
如第1C及2C圖所示，在一些實施例中，形成輕摻雜區170於鰭板結構120中。輕摻雜區170分別設置於閘極電極150的兩側。輕摻雜區170作為半導體裝置的輕摻雜源極或汲極(LDS/D)區。可藉由輕摻雜區170減緩短通道效應(short channel effect)。在一些實施例中，輕摻雜區170為P型。在一些實施例中，輕摻雜區170為N型。
在一些實施例中，輕摻雜區170從鰭板結構120的側表面及頂表面延伸，未被隔離特徵130圍繞，朝向鰭板結構120的內部，如第1C圖所示。在一些實施例中，介電層140環繞輕摻雜區170。在一些實施例中，輕摻雜區170直接接觸介電層140。
在一些實施例中，輕摻雜區170的一邊緣實質上與 閘極電極150及硬遮罩160的側壁對齊。在另一些實施例中，輕摻雜區170延伸至閘極電極150的下方。
在一些實施例中，實行離子佈植製程以形成輕摻雜區170。在一些實施例中，接著實行退火製程以活化佈植的摻質以及減少輕摻雜區170中的摻質擴散。在一些實施例中，退火製程為快速熱退火(rapid thermal annealing,RTA)製程。在一些實施例中，使用閘極電極150及硬遮罩160作為佈植遮罩以協助輕摻雜區170的形成。在另一些實施例中，使用其它佈植遮罩層(未繪示)以協助輕摻雜區170的形成。
可對揭露的實施例進行許多變動及/或修飾。在另一些實施例中，並未形成輕摻雜區170。
如第1C及2C圖所示，在一些實施例中，間隔元件180形成於閘極電極150及硬遮罩160的側壁之上。在一些實施例中，間隔元件180部分地覆蓋輕摻雜區170。可使用間隔元件180以協助後續步驟中源極及汲極結構(或區)的形成。
在一些實施例中，間隔元件180由氮化矽、氮氧化矽、碳化矽、其它合適的材料或前述之組合所形成。在一些實施例中，沉積間隔層於介電層140之上。可利用化學氣相沉積製程、物理氣相沉積製程、旋轉塗佈製程、其它可實施的製程或前述之組合沉積間隔層。之後，實行蝕刻製程，例如：非等向性蝕刻製程，以部分地移除間隔層。由此，位於閘極電極150及硬遮罩160的側壁之上的間隔層的剩餘部分形成間隔元件180。
可對揭露的實施例進行許多變動及/或修飾。在一 些實施例中，輕摻雜區170形成於間隔元件180的形成之後。在一些實施例中，輕摻雜區170的邊緣實質上與間隔元件180的外部邊界(outer boundary)對齊。之後，實行擴散製程使得輕摻雜區170中的摻質橫向地(laterally)朝閘極電極150移動。由此，輕摻雜區170擴大且延伸至間隔元件180下方。在一些實施例中，擴散製程可為退火製程，例如，快速熱退火(RTA)製程。
如第1D及2D圖所示，在一些實施例中，移除介電層140的一或多個部分。由此，部分地暴露輕摻雜區170及隔離特徵130。位於閘極電極150、硬遮罩160及間隔元件180下方的部分介電層140存留於半導體基底100之上。在一些實施例中，存留的介電層140的側壁實質上與間隔元件180的外部側壁共平面。
在一些實施例中，使用蝕刻製程以移除介電層140的一或多個部分。在一些實施例中，蝕刻製程包含乾蝕刻製程、濕蝕刻製程或其他合適的蝕刻製程。在另一些實施例中，在部分移除介電層140時，使用閘極電極150、硬遮罩160及間隔元件180作為蝕刻遮罩。在另一些實施例中，使用其它硬遮罩(未繪示)以協助介電層140之部分移除。
本揭露之實施例不限於此。在一些實施例中，在移除部分介電層140之後，輕摻雜區170形成於鰭板結構120中。之後，實行擴散製程使得輕摻雜區170擴大且延伸至間隔元件180的下方。
如第1E及2E圖所示，在一些實施例中，源極或汲極結構190形成於鰭板結構120之上。在一些實施例中，源極或 汲極結構190鄰接(adjoin)輕摻雜區170、介電層140及間隔元件180。可利用源極或汲極結構190以提供壓力或應力至閘極電極150下方的通道區。由此，可改善裝置的載子移動率及裝置效能。
在一些實施例中，凹蝕(recess)未被介電層140覆蓋之鰭板結構120的一些部分至低於介電層140。在一些實施例中，凹蝕鰭板結構120的一些部分至低於隔離特徵130的頂表面。在一些實施例中，實行蝕刻製程以移除鰭板結構120的上部部分(upper portion)。由此，凹槽200形成於鰭板結構120中，如第2E圖所示。在一些實施例中，利用多個蝕刻操作使得凹槽200更橫向地朝閘極電極150下方之通道區延伸。應注意的是，本揭露之實施例可具有許多更動。在另一些實施例中，並未部分地移除鰭板結構120以形成凹槽200。
在一些實施例中，移除輕摻雜區170的一些部分以形成凹槽200，如第2E圖所示。在一些實施例中，移除未被介電層140覆蓋之輕摻雜區170的一些部分。在一些實施例中，暴露輕摻雜區170存留的部分以形成凹槽200。在一些實施例中，凹蝕鰭板結構120至低於輕摻雜區170的底部之水平。
在一些實施例中，磊晶地成長一種半導體材料(或二或多種半導體材料)於經凹蝕的鰭板結構120之上，且持續地成長至凹槽200的上方，以形成源極或汲極結構190。在一些實施例中，同時地實行源極或汲極結構190的成長。在一些實施例中，於不同製程中分開地實行一些源極或汲極結構190的成長。
在一些實施例中，源極或汲極結構190為P型半導體材料。例如，源極或汲極結構190可包含磊晶成長的矽或磊晶成長的矽化鍺。源極或汲極結構190不限於為P型半導體材料。在一些實施例中，源極或汲極結構190為N型半導體材料。源極或汲極結構190可包含磊晶成長的矽、矽化鍺(SiGe)、磊晶成長的磷摻雜的矽(SiP)、硼摻雜的矽化鍺(SiGeB)或其它合適的磊晶成長半導體材料。
在一些實施例中，可使用選擇性磊晶成長(selective epitaxy growth,SEG)製程、化學氣相沉積製程(例如，氣相磊晶(vapor-phase epitaxy,VPE)製程、低壓化學氣相沉積(LPCVD)製程及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD)製程)、分子束磊晶製程、沉積摻雜的非晶半導體(例如，Si、Ge或SiGe)接續固相磊晶再結晶(solid-phase epitaxial recrystallization,SPER)的步驟、其它可實施的製程或前述之組合形成源極或汲極結構190。源極或汲極結構190的形成步驟可使用氣態及/或液態的前驅物。在一些實施例中，源極或汲極結構190原位(in-situ)成長於相同的製程腔室中。換言之，使用原位(in-situ)磊晶成長製程形成源極或汲極結構190。在另一些實施例中，一些源極或汲極結構190分開地成長。
在一些實施例中，以一或多種合適的摻質摻雜源極或汲極結構190。例如，源極或汲極結構190為磷(P)、砷(As)或其它合適的摻質所摻雜之矽(Si)源極或汲極特徵。或者，源極或汲極結構190為硼(B)或其它合適的摻質所摻雜之矽化鍺 (SiGe)源極或汲極特徵。在一些實施例中，實行多個佈植製程以摻雜源極或汲極結構190。在一些實施例中，形成於閘極電極150及硬遮罩160的側壁之上的間隔元件180可協助源極或汲極結構190的形成。
在一些實施例中，在源極或汲極結構190成長時，原位(in-situ)摻雜源極或汲極結構190。在另一些實施例中，在源極或汲極結構190成長時，未摻雜源極或汲極結構190，在磊晶成長後，於後續製程中摻雜源極或汲極結構190。在一些實施例中，使用離子佈植製程、電漿浸入離子佈植製程、氣體及/或固體源極擴散製程(source diffusion process)、其它可實施的製程或前述之組合以進行摻雜。在一些實施例中，更暴露源極或汲極結構190於退火製程以活化摻質，例如，實行快速熱退火製程。
如第1E及2E圖所示，介電層205沉積於隔離特徵130、源極或汲極結構190及閘極電極150之上。在一些實施例中，源極或汲極結構190被介電層205圍繞。在一些實施例中，介電層205由氧化矽、氮氧化矽、硼矽玻璃(borosilicate glass,BSG)、磷矽玻璃(phosphosilicate glass,PSG)、硼磷矽玻璃(borophosphosilicate glass,BPSG)、氟矽玻璃(fluorinated silicate glass,FSG)、低介電常數材料、多孔介電材料、其它合適的介電材料或上述之組合所形成。在一些實施例中，使用化學氣相沉積製程、旋轉塗佈製程、原子層沉積製程、物理氣相沉積製程、其它可實施的製程或前述之組合沉積介電層205。
之後，薄化介電層205直到暴露閘極電極150。在 一些實施例中，實行平坦化製程以薄化介電層205。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、其它可實施的製程或前述之組合。在一些實施例中，沉積介電層205於硬遮罩160及間隔元件180之上。在用以薄化介電層205的平坦化製程中，移除硬遮罩160及間隔元件180的上部部分。
本揭露的實施例不限於此。在另一些實施例中，薄化介電層205直到暴露硬遮罩160。之後，移除硬遮罩160及間隔元件180的上部部分以暴露閘極電極150。在一些實施例中，使用蝕刻製程以移除硬遮罩160及間隔元件180的上部部分。在一些實施例中，蝕刻製程包含乾蝕刻製程、濕蝕刻製程或其它合適的蝕刻製程。
可對揭露的實施例進行許多變動及/或修飾。在另一些實施例中，在介電層205的形成之前，使用蝕刻製程以移除硬遮罩160及間隔元件180的上部部分。在另一些實施例中，使用蝕刻製程以移除硬遮罩160及間隔元件180的上部部分，且未形成介電層205。在一些實施例中，蝕刻製程包含乾蝕刻製程、濕蝕刻製程或其它合適的蝕刻製程。
如第1F及2F圖所示，在一些實施例中，移除包含閘極電極150及位於閘極電極150下方的介電層140之虛設閘極堆疊。由此，溝槽(trench)210形成於半導體基底100之上。在一些實施例中，溝槽210暴露先前被閘極電極150及介電層140所覆蓋之部分的鰭板結構120及隔離特徵130。鰭板結構120暴露的部分可作為通道區。在一些實施例中，使用濕蝕刻製程、乾蝕刻製程、其它可實施的製程或前述之組合移除虛設閘極堆 疊。
如第1G及2G圖所示，在一些實施例中，閘極介電層220沉積於溝槽210的側壁及底部之上。在一些實施例中，閘極介電層220順應地(conformally)延伸至鰭板結構120之上。在一些實施例中，閘極介電層220延伸至介電層205之上。在一些實施例中，閘極介電層220為高介電常數層。高介電常數層可由氧化鉿、氧化鋯、氧化鋁、氮氧化矽、二氧化鉿-鋁合金、氧化矽鉿、氮氧化矽鉿、氧化鉭鉿、氧化鈦鉿、氧化鋯鉿、其它合適的高介電常數材料或前述之組合所形成。在一些實施例中，閘極介電層220由介電常數約在12至50的範圍之介電材料所形成。
在一些實施例中，利用原子層沉積製程、化學氣相沉積製程、旋轉塗佈製程、其它可實施的製程或前述之組合沉積閘極介電層220。在一些實施例中，實行高溫退火製程以降低或消除閘極介電層220中的缺陷。
在另一些實施例中，形成閘極介電層220之前，形成界面(interfacial)層(未繪示)於溝槽210中。介面層可用以降低閘極介電層220及鰭板結構120之間的壓力。在一些實施例中，界面層由氧化矽所形成。在一些實施例中，使用原子層沉積製程、熱氧化製程、其它可實施的製程或前述之組合形成界面層。
如第1G及2G圖所示，在一些實施例中，金屬閘極堆疊結構230形成於溝槽210中。在一些實施例中，沉積金屬堆疊層於閘極介電層220之上。在一些實施例中，金屬閘極堆疊 層包含阻障層240、功函數層250、阻擋層260以及金屬填充層270。在不同的實施例中，這些金屬閘極堆疊層的部分可被取代或刪除，亦可添加額外的層以形成金屬閘極堆疊層。
如第2G圖所示，在一些實施例中，阻障層240沉積於閘極介電層220之上。可使用阻障層240接合(interface)閘極介電層220及後續形成之功函數層250。阻障層240亦可用以防止閘極介電層220及後續形成之功函數層250之間的擴散。在一些實施例中，阻障層240順應地(conformally)延伸至溝槽210的側壁及底部之上。
在一些實施例中，阻障層240由含金屬的材料所形成。金屬材料可包含氮化鈦、氮化鉭、其它合適的材料或前述之組合。在一些實施例中，阻障層240包含多層。在一些實施例中，利用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電式電鍍製程、其它可實施的製程或前述之組合沉積阻障層240。在另一些實施例中，未形成阻障層240。
如第2F圖所示，在一些實施例中，功函數層250形成阻障層240之上。功函數層250用以提供電晶體理想的功函數以提升裝置效能，包含改善閥電壓(threshold voltage)。在一些實施例中，功函數層250順應地延伸至溝槽210的側壁及底部之上。
在形成NMOS電晶體的實施例中，功函數層250可為N型金屬層。N型金屬層可包含金屬、金屬碳化物、金屬氮化物或前述之組合。例如，N型金屬層包含氮化鈦、鉭、氮化鉭、其他合適的材料或前述之組合。
另一方面，在形成PMOS電晶體的實施例中，功函數層250可為P型金屬層。P型金屬層可包含金屬、金屬碳化物、金屬氮化物或前述之組合。例如，P型金屬包含氮化鉭、氮化鎢、鈦、氮化鈦、其他合適的材料或前述之組合。
功函數層250亦可由鉿、鋯、鈦、鉭、鋁、金屬碳化物(例如，碳化鉿、鈦化鋯、碳化鈦、鈦化鋁)、金屬氮化物、釕、鈀、鉑、鈷、鎳、導電金屬氧化物或上述之組合所形成。可微調功函數層250的厚度及/或組成以調整功函數能級。例如，根據氮化鈦層的厚度及/或組成，氮化鈦層可用以作為P型金屬層或N型金屬層。
在一些實施例中，如第2G圖所示，阻擋層260沉積於功函數層250之上。阻擋層260可用於防止後續形成的金屬填充層270擴散或滲入功函數層250之中。在一些實施例中，阻擋層260順應地延伸至溝槽210的側壁及底部之上。
在一些實施例中，阻擋層260由氮化鉭、氮化鈦、其他合適的材料或前述之組合所形成。在一些實施例中，可利用原子層沉積製程、物理氣相沉積製程、電鍍製程、無電式電鍍製程、其它可實施的製程或前述之組合沉積阻擋層260。在另一些實施例中，未形成阻擋層260。
如第2G圖所示，在一些實施例中，金屬填充層270沉積於阻擋層260之上以填充溝槽210。在一些實施例中，金屬填充層270由鎢、鋁、銅、鈷、其它合適的材料或前述之組合所形成。在一些實施例中，可利用物理氣相沉積製程、化學沉積製程、電鍍製程、無電式電鍍製程、其它可實施的製程或前 述之組合沉積金屬填充層270。在另一些實施例中，未形成金屬填充層270。
在一些實施例中，閘極介電層220及金屬閘極堆疊層一起填充溝槽210。在一些實施例中，位於溝槽210之外的閘極介電層220及金屬閘極堆疊層的部分覆蓋介電層205。之後，移除位於溝槽210之外的閘極介電層220及金屬閘極堆疊層的部分。由此，仍存留於溝槽210中的金屬閘極堆疊層一起形成金屬閘極堆疊結構230。存留於溝槽210中的金屬閘極堆疊結構230及閘極介電層220一起形成閘極堆疊。例如，使用平坦化製程以部分地移除位於溝槽210之外的閘極介電層220及金屬閘極堆疊層。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、其它可實施的製程或前述之組合。
揭露的實施例不限於此。在另一些實施例中，移除位於源極或汲極結構190之上的閘極介電層220、金屬閘極堆疊結構230及介電層205的部分。由此，暴露源極或汲極結構190的頂表面。例如，使用平坦化製程以部分地移除閘極介電層220、金屬閘極堆疊結構230及介電層205。平坦化製程可包含化學機械研磨製程、研磨製程、蝕刻製程、其它可實施的製程或前述之組合。
如第1H及2H圖所示，在一些實施例中，移除間隔元件180。由此，凹槽280形成於閘極介電層220與源極或汲極結構190之間以及閘極介電層220與介電層205之間。介電層140的頂表面從凹槽280暴露。在一些實施例中，使用蝕刻製程以移除間隔元件180。在一些實施例中，蝕刻製程包含濕蝕刻製 程、乾蝕刻製程或其它合適的蝕刻製程。在一些實施例中，蝕刻步驟中使用的蝕刻劑包含液態混合物，液態混合物可包含H3PO4、其它合適的溶液或前述之組合。在另一些實施例中，蝕刻製程中使用的蝕刻劑包含氣態混合物，氣態混合物可包含Cl2、HBr、BCl3、NF3、N2、CF4、CH2F2、N2、O2、Ar、N2H、SF6、SiCl4、CH4、其它合適的氣體或前述之組合。
如第1I及2I圖所示，在一些實施例中，介電層290沉積於半導體基底100之上且填充凹槽280。在一些實施例中，介電層290覆蓋鰭板結構120、源極或汲極結構190以及金屬閘極堆疊結構230。在一些實施例中，介電層290與凹槽280之下的介電層140直接接觸。在一些實施例中，介電層290延伸至隔離特徵130及介電層205之上。在另一些實施例中，介電層290與源極或汲極結構190的頂表面直接接觸。
在一些實施例中，介電層290由低介電常數材料所形成。例如，低介電常數材料可包含氧化矽、硼矽玻璃、磷矽玻璃、硼磷矽玻璃、氟矽玻璃、SiOxCy、旋塗式玻璃、旋塗式高分子、碳矽材料、碳摻雜的氧化物、多孔的碳摻雜二氧化矽、其它合適的低介電常數材料或前述之組合。在一些實施例中，介電層290由介電常數約在2至4的範圍之介電材料所形成。在一些實施例中，使用化學氣相沉積製程、原子層沉積製程、熱氧化製程、物理氣相沉積製程、其它可實施的製程或前述之組合沉積介電層290。
如第1G至1I圖及第2G至2I圖所示，在一些實施例中，以介電材料290取代間隔元件180。在一些實施例中，間隔 元件180的介電常數大於介電層290的介電常數。在一些實施例中，間隔元件180與介電層290的介電常數差異約在8至48的範圍。在一些實施例中，間隔元件180的介電常數與介電層290的介電常數之比例約在3至10的範圍。
介電層290被設計具有低介電常數，以降低金屬閘極堆疊結構230及源極或汲極結構190之間的電容。由於介電層290，閘極對汲極(gate-to-drain)與閘極對源極(gate-to-source)的電容亦相應地降低。因此，減少了半導體裝置結構的寄生電容，由此，功率消耗大幅降低而半導體裝置結構可更快地運作。
在一些實施例中，以介電層290取代間隔元件180是在源極或汲極結構190及金屬閘極堆疊結構230的形成之後進行。因此，可避免前述製程中對於介電層290的損害。在一些實施例中，間隔元件180作為犧牲特徵。犧牲特徵可包含堅硬的材料以忍受在前述製程造成之損害。揭露的實施例不限於此，在不同實施例中，取代的順序可不同於第1A至1I圖及第2A至2I圖所述。
接著，許多特徵將形成於半導體基底100之上。一些不同的特徵電性連接至金屬閘極堆疊結構220以及源極或汲極結構190。不同的特徵可包含接觸、內連線層、通孔(via)及其它合適的特徵。在一些實施例中，位於金屬閘極堆疊結構230及源極或汲極結構190之上的介電層290為層間介電層。在一些實施例中，接觸形成於位於金屬閘極堆疊結構230及源極或汲極結構190之上的介電層290中。在另一些實施例中，其它層間介電層形成於半導體基底100之上。
如第1I及2I圖所示，在一些實施例中，介電層140及介電層290一起構成複合(composite)間隔元件300於半導體基底100之上。間隔元件300形成於閘極堆疊的側壁之上。每一間隔元件300包含第一層(即，介電層140)以及位於第一層140之上的第二層(即，第二層290)。在一些實施例中，第一層140較第二層290薄。在另一些實施例中，第一層140的厚度大於或等於第二層290的厚度。
在一些實施例中，第一層140的介電常數大於第二層290的介電常數。在一些實施例中，第一層140及第二層290的介電常數差約在8至48的範圍。在一些實施例中，第一層140的介電常數與第二層290的介電常數之比例約在3至10的範圍。
在一些實施例中，第一層140及第二層290位於源極或汲極結構190與金屬閘極堆疊結構230之間。在一些實施例中，第一層140及第二層290直接接觸源極或汲極結構190。在一些實施例中，第二層290延伸至源極或汲極結構190之上。在一些實施例中，第二層290延伸至閘極介電層220及金屬閘極堆疊結構230之上。
在一些實施例中，閘極介電層220的介電常數大於第二層290的介電常數。在一些實施例中，閘極介電層220與第二層290的介電常數差約在8至48的範圍。在一些實施例中，閘極介電層220的介電常數與第二層290的介電常數之比例約在3至10的範圍。
在一些實施例中，第一層140夾於(sandwiched)第二層290及輕摻雜區170之間。在另一些實施例中，第一層140 夾於第二層290及鰭板結構120之間。在一些實施例中，輕摻雜區170藉由第一層140與第二層290分開。
在一些實施例中，間隔元件300包含由高介電常數材料所形成的第一層140以及由低介電常數材料所形成的第二層290。當半導體裝置開啟時，高介電常數材料有助於較容易地吸引電子，因此，第一層140改善電子引力以及誘導電子聚集於輕摻雜區170。由於電子密度的增加，輕摻雜區170的電阻降低。在一些實施例中，由於第一層140，與通道區及第一層140接合的部分鰭板結構120具有較低的電阻。
第一層140亦可增加金屬閘極堆疊結構230及輕摻雜區170之間的靜電耦合(electrostatic coupling)。第一層140更可減緩或消除由輕摻雜區170與它們周圍之間的介電失配(dielectric mismatch)所造成之摻質的表面隔離及摻質失活(deactivation)問題，故提升了半導體裝置結構的裝置特性。在一些實施例中，裝置特性包含次臨界擺幅(subthreshold swing,SS)值、汲極引致能障下降(drain-induced barrier lowering,DIBL)值、開/關電流比、電荷載子密度或其它裝置特性。
在一些例子中，包含高介電常數材料的間隔物可增加閘極對汲極(gate-to-drain)以及閘極對源極(gate-to-source)電容。降低輕摻雜區的電阻及增加寄生電容之間存在權衡(tradeoff)關係。
承前述，因為間隔元件300包含由低介電常數材料所形成的第二層290，半導體裝置結構的閘極對汲極以及閘極對源極電容因而降低。綜上所述，間隔元件300能夠藉由第一 層140提昇半導體裝置結構的裝置效能，以及藉由第二層290補償寄生電容的增加。因此，揭露的實施例提供降低輕摻雜區的電阻及增加寄生電容之間較佳且可調的權衡。
揭露的實施例不僅可使用於具有鰭式場效電晶體的半導體裝置結構，亦可使用於具有平面式場效電晶體的半導體裝置結構。在一些實施例中，具有平面式場效電晶體的半導體裝置結構之材料及/或形成方法與具有鰭式場效電晶體的半導體裝置結構相似。
揭露的實施例形成具有位於閘極堆疊之上的複合(composite)間隔元件之半導體裝置結構。複合間隔元件包含第一層及位於第一層之上的第二層。第一層的介電常數大於第二層的介電常數。由此，由於第一層，接合於通道區的區域之電阻(例如，輕摻雜區的電阻)顯著減小，此外，由於第二層，半導體裝置結構的寄生電容降低。因此大幅地改善半導體裝置結構的效能及可靠度。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包含位於半導體基底之上的鰭板結構。半導體裝置結構亦包含覆蓋鰭板結構的一部分之閘極堆疊。半導體裝置結構更包含位於閘極堆疊的側壁之上的間隔元件。上述間隔元件包含第一層及位於第一層之上的第二層，第一層的介電常數大於第二層的介電常數。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包含位於半導體基底之上的鰭板結構。半導體裝置結構亦包含覆蓋鰭板結構的一部分之閘極堆疊。半導體裝置 結構更包含位於閘極堆疊的側壁之上的間隔元件。上述間隔元件包含第一層及第二層，第一層的介電常數大於第二層的介電常數。此外，半導體裝置結構包含位於半導體基底之上的源極或汲極結構。上述第二層延伸至源極或汲極結構之上。
在一些實施例中，提供一種半導體裝置結構的形成方法。方法包含形成鰭板結構於半導體基底之上。方法亦包含形成第一介電層於鰭板結構之上。方法亦包含形成第二介電層於第一介電層之上。此外，方法更包含形成閘極堆疊覆蓋鰭板結構的一部分，使得第一介電層及第二介電層位於閘極堆疊的側壁之上。方法亦包含以第三介電層取代第二介電層，第三介電層的介電常數小於第一介電層或第二介電層的介電常數。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以更佳的了解本發明的各個方面。本技術領域中具有通常知識者應該可理解，他們可以很容易的以本發明為基礎來設計或修飾其它製程及結構，並以此達到相同的目的及/或達到與本發明介紹的實施例相同的優點。本技術領域中具有通常知識者也應該了解這些相等的結構並不會背離本發明的發明精神與範圍。本發明可以作各種改變、置換、修改而不會背離本發明的發明精神與範圍。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體基底
120‧‧‧鰭板結構
140‧‧‧介電層
170‧‧‧輕摻雜區
190‧‧‧源極或汲極結構
200‧‧‧凹槽
205‧‧‧介電層
220‧‧‧閘極介電層
230‧‧‧金屬閘極堆疊結構
240‧‧‧阻障層
250‧‧‧功函數層
260‧‧‧阻擋層
270‧‧‧金屬填充層
280‧‧‧凹槽
290‧‧‧介電層
300‧‧‧間隔元件

Claims (10)

  1. 一種半導體裝置結構，包括：一鰭板結構，位於一半導體基底之上；一閘極堆疊，覆蓋該鰭板結構的一部分；以及一間隔元件，位於該閘極堆疊的一側壁之上，其中該間隔元件包括：一第一層及位於該第一層之上的一第二層，且該第一層的一介電常數大於該第二層的一介電常數。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一層夾於(sandwiched)該第二層及該鰭板結構之間。
  3. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一源極或汲極結構，位於該半導體基底之上，其中該第一層及該第二層位於該源極或汲極結構及該閘極堆疊之間；以及一輕摻雜區，位於該鰭板結構中，其中該輕摻雜區係直接接觸該第一層。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該閘極堆疊包括：一閘極介電層，且該閘極介電層的一介電常數大於該第二層的該介電常數。
  5. 如申請專利範圍第1項所述之半導體裝置結構，其中該第二層延伸至該閘極堆疊之上，其中該第一層較該第二層薄。
  6. 一種半導體裝置結構，包括：一鰭板結構，位於一半導體基底之上；一閘極堆疊，覆蓋該鰭板結構的一部分；一間隔元件，位於該閘極堆疊的一側壁之上，其中該間隔 元件包括：一第一層及一第二層，且該第一層的一介電常數大於該第二層的一介電常數；以及一源極或汲極結構，位於該半導體基底之上，其中該第二層延伸至該源極或汲極結構之上。
  7. 如申請專利範圍第6項所述之半導體裝置結構，其中該源極或汲極結構係直接接觸該第一層及該第二層。
  8. 一種半導體裝置結構的形成方法，包括：形成一鰭板結構於一半導體基底之上；形成一第一介電層於該鰭板結構之上；形成一第二介電層於該第一介電層之上；形成一閘極堆疊覆蓋該鰭板結構的一部分，使得該第一介電層及該第二介電層位於該閘極堆疊的一側壁之上；以及以一第三介電層取代該第二介電層，其中該第三介電層的一介電常數小於該第一介電層或該第二介電層的一介電常數。
  9. 如申請專利範圍第8項所述之半導體裝置結構的形成方法，其中該第二介電層的取代包括：從該閘極堆疊的側壁移除該第二介電層，以形成暴露該第一介電層的一凹槽；以及形成該第三介電層於該凹槽中。
  10. 如申請專利範圍第8項所述之半導體裝置結構的形成方法，更包括：在形成該第二介電層及該閘極堆疊之前，形成一虛設閘極於該第一介電層之上且覆蓋該鰭板結構的該部分； 在形成該第二介電層之後，移除該虛設閘極以及該第一介電層位於該虛設閘極下方的一部分，以形成一溝槽於該第一介電層及該第二介電層中，其中該閘極堆疊形成於該溝槽中；在移除該虛設閘極及該第一介電層的該部分之前，移除該第一介電層的另一部分，以暴露該鰭板結構的另一部分；以及在移除該虛設閘極及該第一介電層的該部分之前，形成一輕摻雜區於該鰭板結構中且鄰接該第一介電層。
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