KR102290685B1 - 반도체 장치 - Google Patents

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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
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    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
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    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
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    • H01L29/42312—Gate electrodes for field effect devices
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    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4941—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a barrier layer between the silicon and the metal or metal silicide upper layer, e.g. Silicide/TiN/Polysilicon
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
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Abstract

반도체 장치가 제공된다. 반도체 장치는 제1 내지 제4 영역을 포함하는 기판; 제1 내지 제4 영역의 기판 상에 각각 형성되는 제1 내지 제4 게이트 스택을 포함하고, 제1 게이트 스택은 기판 상에 형성되는 제1 고유전율막과, 제1 고유전율막 상에 1 고유전율막과 접촉하는 제1 두께의 제1 TiN막과, 제1 TiN막 상에 형성되는 제1 게이트 금속을 포함하고, 제2 게이트 스택은 기판 상에 형성되는 제2 고유전율막과, 제2 고유전율막 상에 제2 고유전율막과 접촉하는 제2 두께의 제2 TiN막과, 제2 TiN막 상에 형성되는 제2 게이트 금속을 포함하고, 제3 게이트 스택은 기판 상에 형성되는 제3 고유전율막과, 제3 고유전율막 상에 제3 고유전율막과 접촉하는 제3 두께의 제3 TiN막과, 제3 TiN막 상에 형성되는 제3 게이트 금속을 포함하고, 제4 게이트 스택은 기판 상에 형성되는 제4 고유전율막과, 제4 고유전율막 상에 상기 제4 고유전율막과 접촉하는 제4 두께의 제4 TiN막과, 제4 TiN막 상에 형성되는 제4 게이트 금속을 포함하고, 제1 두께 내지 제4 두께는 서로 다르다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 서로 다른 문턱 전압(threshold voltage)을 가지는 트랜지스터들을 포함할 수 있다. 이렇게 문턱 전압이 다른 트랜지스터들의 예로는, 로직(Logic) 트랜지스터와, SRAM(Static Random Access Memory) 또는 DRAM(Dynamic Random Access Memory) 트랜지스터 등의 조합을 들 수 있다.
한편, 이렇게 반도체 장치에 포함되는 트렌지스터들의 문턱 전압을 조절하는 방법으로는 여러가지가 연구되고 있다.
본 발명이 해결하려는 과제는, 복수의 트렌지스터의 문턱 전압이 조절된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 제1 내지 제4 영역을 포함하는 기판; 상기 제1 내지 제4 영역의 상기 기판 상에 각각 형성되는 제1 내지 제4 게이트 스택을 포함하고, 상기 제1 게이트 스택은 상기 기판 상에 형성되는 제1 고유전율막과, 상기 제1 고유전율막 상에 상기 제1 고유전율막과 접촉하는 제1 두께의 제1 TiN막과, 상기 제1 TiN막 상에 형성되는 제1 게이트 금속을 포함하고, 상기 제2 게이트 스택은 상기 기판 상에 형성되는 제2 고유전율막과, 상기 제2 고유전율막 상에 상기 제2 고유전율막과 접촉하는 제2 두께의 제2 TiN막과, 상기 제2 TiN막 상에 형성되는 제2 게이트 금속을 포함하고, 상기 제3 게이트 스택은 상기 기판 상에 형성되는 제3 고유전율막과, 상기 제3 고유전율막 상에 상기 제3 고유전율막과 접촉하는 제3 두께의 제3 TiN막과, 상기 제3 TiN막 상에 형성되는 제3 게이트 금속을 포함하고, 상기 제4 게이트 스택은 상기 기판 상에 형성되는 제4 고유전율막과, 상기 제4 고유전율막 상에 상기 제4 고유전율막과 접촉하는 제4 두께의 제4 TiN막과, 상기 제4 TiN막 상에 형성되는 제4 게이트 금속을 포함하고, 상기 제1 두께 내지 제4 두께는 서로 다를 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 및 제2 영역은 NFET 영역이고, 상기 제3 및 제4 영역은 PFET 영역이되, 상기 제1 및 제2 두께는 상기 제3 및 제4 두께보다 얇을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 금속은 제1 TiAlC막, 제1 배리어막 및 제1 금속층을 포함하고, 상기 제2 게이트 금속은 제2 TiAlC막, 제2 배리어막 및 제2 금속층을 포함하고, 상기 제3 게이트 금속은 제3 TiAlC막, 제3 배리어막 및 제3 금속층을 포함하고, 상기 제4 게이트 금속은 제4 TiAlC막, 제4 배리어막 및 제4 금속층을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 TiAlC막은 상기 제1 TiN막과 접촉하고, 상기 제2 TiAlC막은 상기 제2 TiN막과 접촉하고, 상기 제3 TiAlC막은 상기 제3 TiN막과 접촉하고, 상기 제4 TiAlC막은 상기 제4 TiN막과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 내지 제4 게이트 금속은 란타늄(La) 과 질화 탄탈륨(TaN)을 미포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 기판과 제1 내지 제4 고유전율막 사이에 각각 형성되는 제1 내지 제4 인터페이스막을 더 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 내지 제4 게이트 스택은, 각각 제1 내지 제4 트랜지스터를 형성하고, 상기 제1 내지 제4 트랜지스터의 문턱 전압은 서로 다를 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 및 제2 영역에서, 상기 제1 및 상기 제2 트랜지스터 각각의 문턱 전압은 상기 제1 및 제2 TiN막의 두께가 클수록 크고, 상기 제3 및 제4 영역에서, 상기 제3 및 제4 트랜지스터 각각의 문턱 전압은 상기 제3 및 제4 TiN막의 두께가 클수록 작을 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 내지 제4 고유전율막 각각은 상기 제1 내지 제4 금속 게이트 스택의 하면 및 측벽을 따라 상부로 연장될 수 있다.
상술한 과제를 해결하기 위하여, 본 발명의 다른 실시예에 따른 반도체 장치는 저전압 영역과 고전압 영역을 포함하는 기판; 상기 저전압 영역에 형성된 제1 및 제3 게이트 스택; 및 상기 고전압 영역에 형성된 제2 및 제4 게이트 스택을 포함하고, 상기 제1 게이트 스택은 상기 기판 상에 형성되는 제1 고유전율막과, 상기 제1 고유전율막 상에 상기 제1 고유전율막과 접촉하는 제1 두께의 제1 TiN막과, 상기 제1 TiN막 상에 형성되는 제1 게이트 금속을 포함하고, 상기 제2 게이트 스택은 상기 기판 상에 형성되는 제2 고유전율막과, 상기 제2 고유전율막 상에 상기 제2 고유전율막과 접촉하고, 상기 제1 두께보다 두꺼운 제2 두께의 제2 TiN막과, 상기 제2 TiN막 상에 형성되는 제2 게이트 금속을 포함하고, 상기 제3 게이트 스택은 상기 기판 상에 형성되는 제3 고유전율막과, 상기 제3 고유전율막 상에 상기 제3 고유전율막과 접촉하고, 상기 제2 두께보다 두꺼운 제3 두께의 제3 TiN막과, 상기 제3 TiN막 상에 형성되는 제3 게이트 금속을 포함하고, 상기 제4 게이트 스택은 상기 기판 상에 형성되는 제4 고유전율막과, 상기 제4 고유전율막 상에 상기 제4 고유전율막과 접촉하고, 상기 제2 두께보다 두껍고, 상기 제3 두께보다 얇은 제4 두께의 제4 TiN막과, 상기 제4 TiN막 상에 형성되는 제4 게이트 금속을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 게이트 금속은 제1 TiAlC막, 제1 배리어막 및 제1 금속층을 포함하고, 상기 제2 게이트 금속은 제2 TiAlC막, 제2 배리어막 및 제2 금속층을 포함하고, 상기 제3 게이트 금속은 제3 TiAlC막, 제3 배리어막 및 제3 금속층을 포함하고, 상기 제4 게이트 금속은 제4 TiAlC막, 제4 배리어막 및 제4 금속층을 포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 TiAlC막은 상기 제1 TiN막과 접촉하고, 상기 제2 TiAlC막은 상기 제2 TiN막과 접촉하고, 상기 제3 TiAlC막은 상기 제3 TiN막과 접촉하고, 상기 제4 TiAlC막은 상기 제4 TiN막과 접촉할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 내지 제4 게이트 금속은 란타늄(La) 과 질화 탄탈륨(TaN)을 미포함할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 내지 제4 게이트 스택 각각은 문턱 전압이 서로 다른 제1 내지 제4 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터는 NFET이고, 상기 제3 및 제4 트랜지스터는 PFET인 반도체 장치.
본 발명의 몇몇 실시예들에 있어서, 상기 제1 및 상기 제2 트랜지스터 각각의 문턱 전압은 상기 제1 및 제2 TiN막의 두께가 클수록 크고, 상기 제3 및 제4 트랜지스터 각각의 문턱 전압은 상기 제3 및 제4 TiN막의 두께가 클수록 작을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 13는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 중간단계의 단면도들이다.
도 14은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 15는 도 14에 도시된 반도체 장치의 레이아웃도이다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 19은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 20 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 장치(1)의 기판(110)은 제1 내지 제4 영역(I~IV)을 포함할 수 있다.
여기서, 기판(110)은, 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(110)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 베이스 기판 상에 형성된 에피층을 이용하여 액티브 핀을 형성할 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 실시예에서, 기판(110)의 제1 내지 제4 영역(I~IV) 영역에는, 도시된 것과 같이, 각각 제1 내지 제4 트랜지스터(TR1~TR4)가 형성될 수 있다. 이러한 제1 내지 제4 트랜지스터(TR1~TR4)는 도시된 것과 같이 기판(110) 내에 형성된 소자 분리막(112)에 의해 서로 분리될 수 있다. 이러한 소자 분리막(112)은 예를 들어, STI(Shallow Trench Isolation)일 수 있다.
한편, 앞서 설명한 것과 같이, 기판(110)이 베이스 기판 상에 에피층이 패터닝된 액티브 핀을 포함하는 경우, 소자 분리막(112)은, 이와 달리 DTI(Deep Trench Isolation)일 수도 있다. 즉, 본 발명의 실시예들에 따른 소자 분리막(112)이 도시된 것에 제한되는 것은 아니다.
제1 내지 제4 트랜지스터(TR1~TR4)는 각각 제1 내지 제4 소오스-드레인 영역(114, 214, 314, 414), 제1 내지 제4 스페이서(122, 222, 322, 422), 제1 내지 제4 인터페이스막(132, 232, 332, 432), 제1 내지 제4 게이트 스택(160, 260, 360, 460)을 포함할 수 있다.
구체적으로, 기판(110)의 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)는, 제1 소오스-드레인 영역(114), 제1 스페이서(122), 제1 인터페이스막(132) 및 제1 게이트 스택(160)을 포함할 수 있다. 여기서, 제1 게이트 스택(160)은 제1 고유전율막(134), 제1 두께(T1)를 가지는 제1 TiN막(140) 및 제1 게이트 금속(150)을 포함할 수 있다. 또한, 제1 게이트 금속(150)은 제1 TiAlC막(151), 제1 배리어막(153) 및 제1 금속층(155)을 포함할 수 있다.
또한, 기판(110)의 제2 영역(Ⅱ)에 형성된 제2 트랜지스터(TR2)는, 제2 소오스-드레인 영역(214), 제2 스페이서(222), 제2 인터페이스막(232) 및 제2 게이트 스택(260)을 포함할 수 있다. 여기서, 제2 게이트 스택(260)은 제2 고유전율막(134), 제2 두께(T2)를 가지는 제2 TiN막(240) 및 제2 게이트 금속(250)을 포함할 수 있다. 또한, 제2 게이트 금속(250)은 제2 TiAlC막(251), 제2 배리어막(253) 및 제2 금속층(255)을 포함할 수 있다.
또한, 기판(110)의 제3 영역(Ⅲ)에 형성된 제3 트랜지스터(TR3)는, 제 3 소오스-드레인 영역(314), 제3 스페이서(322), 제3 인터페이스막(332) 및 제3 게이트 스택(360)을 포함할 수 있다. 여기서, 제3 게이트 스택(360)은 제3 고유전율막(334), 제3 두께(T3)를 가지는 제3 TiN막(340) 및 제3 게이트 금속(350)을 포함할 수 있다. 또한, 제3 게이트 금속(350)은 제3 TiAlC막(351), 제3 배리어막(153) 및 제3 금속층(355)을 포함할 수 있다.
또한, 기판(110)의 제4 영역(Ⅳ)에 형성된 제4 트랜지스터(TR4)는, 제4 소오스-드레인 영역(414), 제4 스페이서(422), 제4 인터페이스막(432) 및 제4 게이트 스택(460)을 포함할 수 있다. 여기서, 제4 게이트 스택(460)은 제4 고유전율막(434), 제4 두께(T4)를 가지는 제4 TiN막(440) 및 제4 게이트 금속(450)을 포함할 수 있다. 또한, 제4 게이트 금속(450)은 제4 TiAlC막(451), 제4 배리어막(453) 및 제4 금속층(455)을 포함할 수 있다.
제1 내지 제4 소오스-드레인 영역(114, 214, 314, 414)은 도시된 것과 같이 기판(110) 내에 소정의 불순물(impurity) 주입됨으로써 형성될 수 있다. 본 실시예에 따른 제1 내지 제4 트랜지스터(TR1~TR4)가 NMOS 트랜지스터일 경우, 제1 내지 제4 소오스-드레인 영역(114, 214, 314, 414)에는 n형 불순물이 주입될 수 있다.
한편, 비록 도면에 상세하게 도시하지는 않았으나, 제1 내지 제4 소오스-드레인 영역(114, 214, 314, 414)은 상승된(elevated) 형태로 형성될 수도 있다. 이 경우, 제1 내지 제4 소오스-드레인 영역(114, 214, 314, 414)은 기판(110)에 형성된 트렌치(미도시) 내에 에피층 형태로 형성될 수 있다. 즉, 제1 내지 제4 소오스-드레인 영역(114, 214, 314, 414) 각각의 형상은 도시된 것에 제한되지 않는다.
층간 절연막(120)은 기판(110)의 제1 내지 제4 영역(I-IV) 상에 각각 형성된 복수의 트렌치를 포함할 수 있다. 그리고, 이러한 복수의 트렌치의 양측으로는 도시된 것과 같이 제1 내지 제4 스페이서(122, 222, 322, 422)가 배치될 수 있다.
이러한 제1 내지 제4 스페이서(122, 222, 322, 422)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 또한, 제1 내지 제4 스페이서(122, 222, 322, 422)는 도시된 형상과 달리 L자형 또는 I자형 등으로 형성될 수도 있다.
기판(110)의 제1 내지 제4 영역(I-IV) 각각에 형성된 트렌치 내에는 도시된 것과 같이 제1 내지 제4 인터페이스막(132, 232, 332, 432) 및 제1 내지 제4 게이트 스택(160, 260, 360, 460)이 순차적으로 형성될 수 있다.
제1 내지 제4 인터페이스막(132, 232, 332, 432)은 기판(110)과 제1 내지 제4 고유전율막(134, 234, 334, 434) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 제1 내지 제4 인터페이스막(132, 232, 332, 432)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 제1 내지 제4 인터페이스막(132, 232, 332, 432) 각각은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
제1 내지 제4 고유전율막(134, 234, 334, 434)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 제1 내지 제4 고유전율막(134, 234, 334, 434)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다
다시 도 1을 참조하면, 제1 내지 제4 고유전율막(134, 234, 334, 434) 각각은 제1 내지 제4 스페이서(122, 222, 322, 422)의 측벽을 따라 제1 방향(예를 들어, 도 1의 상하 방향)으로 연장된 형상으로 배치될 수 있다. 본 실시예에서, 제1 내지 제4 고유전율막(134, 234, 334, 434)의 형상이 이러한 것은, 제1 내지 제4 고유전율막(134, 234, 334, 434)이 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성된 것이기 때문일 수 있다.
그러나, 본 발명이 이에 제한되는 것은 아니며, 제1 내지 제4 고유전율막(134, 234, 334, 434)의 형상은 얼마든지 다른 형태로 변형될 수 있다. 즉, 본 발명의 다른 몇몇 실시예에서, 제1 내지 제4 고유전율막(134, 234, 334, 434)의 형상은 게이트 퍼스트 공정(gate first process)을 사용함으로써, 도 1에 도시된 것과 달리 제1 내지 제4 스페이서(122, 222, 322, 422)의 측벽을 따라 상부로 연장되지 않을 수 있다.
다시 도 1을 참조하면, 기판(110)의 제1 내지 제4 영역(I-IV) 각각의 제1 내지 제4 고유전율막(134, 234, 334, 434) 상에 제1 내지 제4 TiN막(140, 240, 340, 440)이 형성될 수 있다. 상술한 바와 같이, 제1 TiN막(140)은 제1 두께(T1)을 가지고, 제2 TiN막(240)은 제2 두께(T2)을 가지고, 제3 TiN막(340)은 제3 두께(T3)을 가지고, 제4 TiN막(440)은 제4 두께(T4)을 가지고, 제1 내지 제4 두께(T1-T4)는 서로 다를 수 있다. 구체적으로, 제2 두께(T2)는 제1 두께(T1)보다 두꺼울 수 있고, 제3 두께(T3)은 제2 두께(T2)보다 두꺼울 수 있고, 제4 두께(T4)는 제2 두께(T2)보다 두껍고, 제3 두께(T3)보다 얇을 수 있다.
서로 다른 두께를 가지는 제1 내지 제4 TiN막(140, 240, 340, 440)은 BARC 공정을 통해 형성될 수 있으며, 상세한 내용은 후술한다.
제1 내지 제4 TiN막(140, 240, 340, 440)은 일함수 조절 물질로 TiN을 포함하며, 각각의 두께가 다르기 때문에, 제1 내지 제4 트랜지스터(TR1~TR4)의 문턱 전압(Vt1~Vt4)이 서로 달라질 수 있다.
다만, 본 실시예에서, 제1 및 제2 트랜지스터(TR1, TR2)는 NMOS 트랜지스터일 수 있고, 제3 및 제4 트랜지스터(TR3, TR4)는 PMOS 트랜지스터일 수 있다. 이 경우, 기판(110)의 제1 및 제2 영역(I, Ⅱ)에 형성된 트랜지스터(TR1, TR2)는, 기판(110)의 제3 및 제4 영역(Ⅲ, Ⅳ)에 형성된 트랜지스터(TR3, TR4)와 비교하여, 상대적으로 얇은 두께의 제1 및 제2 TiN막(140, 240)을 포함할 수 있다.
즉, 제1 및 제2 TiN막(140, 240)은 제3 및 제4 TiN막(340, 440) 보다 두꺼운 두께를 가질 수 있다. 이는, 제1 내지 제4 TiN(140, 240, 340, 440)막이 포함하는 TiN이 P형 일함수 조절 물질이기 때문이다. 따라서, PMOS 트랜지스터(TR3, TR4) 각각이 포함하는 TiN막은 NMOS 트랜지스터(TR1, TR2) 각각이 포함하는 TiN막보다 두껍다.
또한, 기판(110) 상의 제1 및 제3 영역(Ⅰ, Ⅲ)은 상대적으로 저전압 영역이고, 제2 및 제4 영역(Ⅱ, Ⅳ)은 상대적으로, 고전압 영역일 수 있다. 따라서, 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)는 저전압 NMOS 트랜지스터이고, 제2 영역(Ⅱ)에 형성된 제2 트랜지스터(TR2)는 고전압 NMOS 트랜지스터이고, 제3 영역(Ⅲ)에 형성된 제3 트랜지스터(TR3)는 저전압 PMOS 트랜지스터이고, 제4 영역(Ⅳ)에 형성된 제4 트랜지스터(TR4)는 고전압 PMOS 트랜지스터 일 수 있다.
즉, 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)의 문턱 전압(Vt1)은 제2 영역(Ⅱ)에 형성된 제2 트랜지스터(TR2)의 문턱 전압(Vt2)보다 낮을 수 있다. 제3 영역(Ⅲ)에 형성된 제3 트랜지스터(TR3)의 문턱 전압(Vt3)은 제4 영역(Ⅳ)에 형성된 제4 트랜지스터(TR4)의 문턱 전압(Vt4)보다 낮을 수 있다.
본 발명에 있어서, 제1 및 제2 영역(Ⅰ, Ⅱ)은 NFET 영역이고, 제3 및 제4 영역(Ⅲ, Ⅳ)이 PFET 영역인 것으로 설명하였지만, 이에 제한되는 것 아니다. 즉, 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)은 모두 NFET 영역 또는 PFET 영역일 수 있다. 또한, 3개 이상의 영역이 NFET 영역 또는 PFET 영역을 형성할 수 있으며, 각각의 영역에 형성되는 트랜지스터의 문턱 전압은 TiN막으로 조절될 수 있다. 본 실시예에서, NFET 영역 또는 PFET 영역 각각이 두개의 영역인 것으로 도시하였지만, 이는 본 발명의 기술적 사상을 설명하기 위한 것으로, 이로 인해 본 발명의 기술적 사상이 제한되지 않음은 본 발명이 속하는 기술적 분야의 통상의 기술자에게 자명하다.
다시 도 1을 참조하면, 제1 및 제2 TiN막(140, 240, 340, 440) 상에 상술한 바와 같이, 제1 내지 제4 게이트 금속(150, 160, 170, 180)이 형성될 수 있다. 구체적으로, 제1 게이트 금속(150)은 제1 TiN막(140) 상에 순차적으로 형성된 제1 TiAlC막(151), 제1 배리어막(153) 및 제1 금속층(155)을 포함할 수 있으며, 제2 게이트 금속(250)은 제2 TiN막(240) 상에 순차적으로 형성된 제2 TiAlC막(251), 제2 배리어막(253) 및 제2 금속층(255)을 포함할 수 있으며, 제3 게이트 금속(350)은 제3 TiN막(340) 상에 순차적으로 형성된 제3 TiAlC막(351), 제3 배리어막(353) 및 제3 금속층(355)을 포함할 수 있으며, 제4 게이트 금속(450)은 제4 TiN막(440) 상에 순차적으로 형성된 제4 TiAlC막(451), 제4 배리어막(453) 및 제4 금속층(455)을 포함할 수 있다.
제1 내지 제4 TiAlC막(151, 251, 351, 451)은 TiAlC을 포함할 수 있다. 제1 내지 제4 배리어막(153, 253, 353, 453)은 예를 들어, TiN을 포함할 수 있으며, 제1 내지 제4 금속층(155, 255, 355, 455)이 포함하는 물질이 제1 내지 제4 TiAlC막(151, 251, 351, 451)으로 확산하는 것을 방지할 수 있다. 제1 내지 제4 금속층(155, 255, 355, 455)은 Al, W 등을 포함할 수 있으며, 제1 내지 제4 영역(I~IV) 영역 내의 제1 내지 제4 트랜치(130, 230, 330, 430)의 나머지 부분을 채울 수 있다.
본 발명에 따른 제1 내지 제4 게이트 스택(160, 260, 360, 46)은 일함수 조절 물질로 란타늄(La) 및/또는 질화 탄탈륨(TaN)을 미포함한다. 따라서, 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)의 문턱 전압(Vt1, Vt2, Vt3, Vt3) 각각은 제1 내지 제4 TiN막(140, 240, 340, 440)의 서로 다른 두께를 통해 제어될 수 있다.
이어서, 도 2 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 반도체 장치를 제조 방법을 통해 설명한다. 도 2 내지 도 13는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 중간단계의 단면도들이다.
도 2를 참조하면, 기판(110)은 제1 영역(Ⅰ), 제2 영역(Ⅱ), 제3 영역(Ⅲ) 및 제4 영역(Ⅳ)을 포함할 수 있다. 제1 영역(Ⅰ), 제2 영역(Ⅱ), 제3 영역(Ⅲ) 및 제4 영역(Ⅳ) 각각은 서로 연결될 수도, 떨어져 있을 수도 있다. 기판(110) 내에 STI(Shallow Trench Isolation)와 같은 소자 분리막(112)을 형성하여, 액티브 영역이 정의된다.
이어서, 제1 영역(Ⅰ) 상에 제1 더미 게이트 구조체(124)를, 제2 영역(Ⅱ) 상에 제2 더미 게이트 구조체(224)를, 제3 영역(Ⅲ) 상에 제3 더미 게이트 구조체(324)를, 제4 영역(Ⅳ) 상에 제4 더미 게이트 구조체(424)를 형성한다.
제1 더미 게이트 구조체(124)는 제1 더미 게이트 절연막(126) 및 제1 더미 게이트 전극(128)을 포함할 수 있다. 제2 더미 게이트 구조체(224)는 제2 더미 게이트 절연막(226) 및 제2 더미 게이트 전극(228)을 포함할 수 있다. 제3 더미 게이트 구조체(324)는 제3 더미 게이트 절연막(326) 및 제3 더미 게이트 전극(328)을 포함할 수 있다. 제4 더미 게이트 구조체(424)는 제4 더미 게이트 절연막(426) 및 제4 더미 게이트 전극(428)을 포함할 수 있다.
제1 내지 제4 더미 게이트 절연막(126, 226, 326, 426)은 기판(110) 상에 형성되고, 예를 들어, 실리콘 산화막일수 있다. 제1 내지 제4 더미 게이트 전극(128, 228, 328, 428)은 각각 제1 내지 제4 더미 게이트 절연막(126, 226, 326, 426) 상에 형성될 수 있다. 제1 내지 제4 더미 게이트 전극(128, 228, 328, 428)은 예를 들어, 폴리실리콘을 포함할 수 있다.
이어서, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)를 마스크로 하여 기판(110)에 제1 내지 제2 소오스-드레인 영역(114, 214, 314, 414)을 형성한다. 제1 영역(Ⅰ)에는 제1 소오스-드레인 영역(114)을, 제2 영역(Ⅱ)에는 제2 소오스-드레인 영역(214)을, 제3 영역(Ⅲ)에는 제3 소오스-드레인 영역(314)을, 제4 영역(Ⅳ)에는 제4 소오스-드레인 영역(414)을 형성하며, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)의 적어도 일 측에 형성할 수 있다.
제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424) 각각의 측벽에는 제1 내지 제4 스페이서(122, 222, 322, 422)가 형성된다. 제1 내지 제4 스페이서(122, 222, 322, 422)는 예를 들어, 실리콘 산화물 또는 실리콘 질화물 등을 포함할 수 있다. 제1 내지 제4 스페이서(122, 222, 322, 422)는 스페이서막(미도시)을 예를 들어, CVD 공정에 의해 형성한 후, 스페이서막을 에치백(etchback)하여 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424) 각각의 측벽에 형성할 수 있다. 이 때, 제1 내지 제4 스페이서(122, 222, 322, 422)의 형상은 앞서 설명한 것과 같이 도시된 형상에 제한되지 않는다.
이어서, 층간 절연막(120)이 기판(110) 상에 형성된다. 층간 절연막(120)은 제1 내지 제4 스페이서(122, 222, 322, 422)의 측벽을 덮고, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)의 상면을 노출시킬 수 있다. 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)의 상면을 노출시키기 위하여, 층간 절연막(120)을 형성한 후 평탄화 공정을 수행할 수 있다. 층간 절연막(120)은 도시된 바와 달리 2층 이상의 절연막을 적층하여 형성할 수도 있다.
도 3을 참조하면, 제1 영역(Ⅰ) 상에 형성된 제1 트렌치(130), 제2 영역(Ⅱ) 상에 형성된 제2 트렌치(230), 제3 영역(Ⅲ) 상에 형성된 제3 트렌치(330) 및 제4 영역(Ⅳ) 상에 형성된 제4 트렌치(430)를 포함하는 층간 절연막(120)을 형성한다. 제1 트렌치(130)는 제1 더미 게이트 구조체(124)를 제거하여 형성할 수 있으며, 제2 트렌치(230)는 제2 더미 게이트 구조체(224)를 제거하여 형성할 수 있으며, 제3 트렌치(330)는 제3 더미 게이트 구조체(324)를 제거하여 형성할 수 있으며, 제4 트렌치(430)는 제4 더미 게이트 구조체(424)를 제거하여 형성할 수 있다.
제1 내지 제4 트렌치(130, 230, 330, 430)는 각각 제1 내지 제4 스페이서(122, 222, 322, 422)의 측벽과 기판(110) 상면을 노출시킬 수 있다.
도 4을 참조하면, 제1 트렌치(130) 내의 기판(110) 상면에 제1 인터페이스막(132)을 형성하고 제2 트렌치(230) 내의 기판(110) 상면에 제2 인터페이스막(232)을 형성한다. 제3 트렌치(330) 내의 기판(110) 상면에 제3 인터페이스막(332)을 형성하고 제4 트렌치(430) 내의 기판(110) 상면에 제4 인터페이스막(432)을 형성한다.
제1 내지 제4 인터페이스막(132, 232, 332, 432)은 제1 내지 제4 트렌치(130, 230, 330, 430) 내의 노출된 기판(110) 상면을 산화시켜서 형성할 수 있으나 이에 한정되는 것은 아니다. 제1 내지 제4 인터페이스막(132, 232, 332, 432)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 바닥면을 따라서 형성될 수 있다.
이어서, 제1 트렌치(130) 내에 제1 고유전율막(high-K)막(134a)을, 제2 트렌치(230) 내에 제2 고유전율막(234a)을, 제3 트렌치(330) 내에 제3 고유전율(high-K)막(334a)을, 제4 트렌치(430) 내에 제4 고유전율막(434a)을 형성한다. 구체적으로, 제1 고유전율막(134a)은 제1 트렌치(130)의 측벽과 하면을 따라 컨포말하게 형성될 수 있고, 제2 고유전율막(234a)은 제2 트렌치(230)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있고, 제3 전율막(334a)은 제3 트렌치(330)의 측벽과 하면을 따라 컨포말하게 형성될 수 있고, 제4 고유전율막(334a)은 제4 트렌치(430)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다.
한편, 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)은 층간 절연막(120) 상에도 형성될 수 있다. 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 고유전율막(134a, 135a)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
이어서, 도 5를 참조하면, 제1 내지 제4 확산막(136, 236, 336, 436)과 제1 내지 제4 차단막(138, 238, 338, 438)을 순차적으로 형성한다. 제1 트렌치(130) 내에 제1 확산막(136)을 형성하고, 제2 트렌치(230) 내에 제2 확산막(136)을 형성하고, 제3 트렌치(330) 내에 제3 확산막(336)을 형성하고, 제4 트렌치(430) 내에 제4 확산막(436)을 형성한다.
제1 내지 제4 확산막(136, 236, 336, 436)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430) 내의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제1 내지 제4 확산막(136, 236, 336, 436)은 예를 들어, TiN을 포함할 수 있으나 이에 제한되는 것은 아니다.
이어서, 제1 내지 제4 확산막(136, 236, 336, 436) 상에 제1 내지 제4 차단막(138, 238, 338, 438)을 형성한다. 제1 내지 제4 차단막(138, 238, 338, 438)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)를 채울 수 있으며, 제1 내지 제4 확산막(136, 236, 336, 436)이 외부로 노출되지 않도록 덮을 수 있다. 제1 내지 제4 차단막(138, 238, 338, 438)은 예를 들어, Si를 포함할 수 있다.
이어서, 어닐링(4)을 수행한다. 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)은 산소 원자를 포함하고 있다. 산소 원자는 다른 물질(예를 들어, Hf, Zr, Ta, Ti 등)과 결합되어 있는데, 일부는 결합이 깨져 있을 수 있다. 결합이 깨져 있으면, 누설 전류 등이 발생하여 트랜지스터의 성능이 열화될 수 있다. 이러한 문제를 방지하기 위하여, 결합이 깨진 부분에 산소 원자를 결합시키기 위하여 어닐링(4)을 수행한다. 어닐링(4)을 수행하면, 제1 내지 제4 확산막(136, 236, 336, 436)에 포함되어 있는 산소 원자가 각각 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)에 제공된다.
한편, 어닐링(4)을 수행할 때 제1 내지 제4 확산막(136, 236, 336, 436)이 노출되어 있으면, 어닐링(4) 시 외부의 산소 원자가 제1 내지 제4 확산막(136, 236, 336, 436)에 침투하여 제1 내지 제4 확산막(136, 236, 336, 436) 하부로 이동하는 산소 원자 수가 증가한다. 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)이 필요로 하는 산소 원자 수를 초과하여 산소 원자가 공급되면, 초과 분의 산소 원자는 제1 내지 제4 트렌치(130, 230, 330, 430) 내의 기판(110)과 반응할 수 있다. 이에 따라 제1 내지 제4 인터페이스막(132, 232, 332, 432)의 두께가 두꺼워지며 트랜지스터 성능은 열화될 수 있다. 따라서, 제1 내지 제4 확산막(136, 236, 336, 436) 상에 제1 내지 제4 차단막(138, 238, 338, 438)을 형성하여 어닐링(4) 시 제1 내지 제4 확산막(136, 236, 336, 436)을 외부와 차단함으로써 산소 원자의 공급량을 적절하게 조절할 수 있다.
어닐링(4)은 500℃ 내지 1500℃ 온도에서 수행될 수 있다.
제1 내지 제4 확산막(136, 236, 336, 436)의 두께는 공급하고자 하는 산소 원자의 개수에 따라 달라질 수 있다.
도 6을 참조하면, 순차적으로 제1 내지 제4 차단막(138, 238, 338, 438)과 제1 내지 제4 확산막(136, 236, 336, 436)을 제거한다. 이에 따라 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a)이 다시 노출될 수 있다. 이어서, 제1 내지 제4 고유전율막(134a, 234a, 334a, 434a) 상에 각각 제1 내지 제4 예비 TiN막(142a, 242a, 342a, 442a)을 형성한다. 제1 내지 제4 예비 TiN막(142a, 242a, 342a, 442a)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제1 내지 제4 예비 TiN막(142a, 242a, 342a, 442a)은 TiN을 포함할 수 있다.
다시 도 6을 참조하면, 제1 내지 제3 예비 TiN막(142a. 242a, 342a)은 덮고, 제4 예비 TiN막(442a)은 노출하는 제1 마스크 패턴(1001) 및 제1 감광막 패턴(2001)을 형성한다.
구체적으로, 제1 내지 제4 예비 TiN막(142a. 242a, 342a, 442a) 상에, 제1 내지 제4 트렌치(130, 230, 330, 430)을 매립하는 마스크막을 형성한다. 마스크막은 층간 절연막(120)의 상면 상에도 형성될 수 있다. 마스크막은 BARC(Bottom Anti-Reflective Coating)막일 수 있다. 또한, 마스크막은 제 제1 내지 제4 트렌치(130, 230, 330, 430)를 잘 채울 수 있도록 갭필(gap-fill) 특성이 뛰어난 물질을 포함할 수 있다. 제1 내지 제4 트렌치(130, 230, 330, 430)를 매립하는 마스크막은 제1 내지 제4 예비 TiN막(142a. 242a, 342a, 442a)과 직접 접하여 형성될 수 있다.
이어서, 마스크막 상에 제1 감광막 패턴(2001)을 형성한다. 제1 감광막 패턴(2001)은 제4 예비 TiN막(442a) 상에 형성된 마스크막을 노출시키지만, 제1 내지 제3 예비 TiN막(142a. 242a, 342a) 상에 형성된 마스크막은 덮는다. 즉, 제1 감광막 패턴(2001)은 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)을 덮고, 제4 영역(Ⅳ)은 노출시킨다.
이어서, 제1 감광막 패턴(2001)을 식각 공정의 마스크로 이용하여, 도시된 바와 같이, 제4 트렌치(430)를 매립하는 마스크막을 제거한다. 식각 공정를 통해, 제1 내지 제3 예비 TiN막(142a. 242a, 342a) 상에 제1 마스크 패턴(1001)을 형성한다. 제1 마스크 패턴(1001)은 제1 내지 제3 트렌치(130, 230, 330)를 매립하고, BARC 패턴이다.
다시 말하면, 제4 영역(Ⅳ)에서, 제4 예비 TiN막(442a) 상에 형성된 마스크막을 식각 공정으로 제거하여, 제1 마스크 패턴(2001)이 형성된다. 제1 마스크 패턴(2001)에 의해 제4 예비 TiN막(442a)은 노출된다. 즉, 제4 예비 TiN막(442a)은 노출되어 있고, 제1 내지 제3 예비 TiN막(142a. 242a, 342a)은 제1 마스크 패턴(1002) 및 제1 감광막 패턴(2001)에 의해 덮여 있다. 제1 내지 제3 예비 TiN막(142a. 242a, 342a) 상에 형성된 제1 마스크 패턴(1001) 및 제1 감광막 패턴(2001)은 적층막을 이루어, 이 후에 진행되는 공정에서 식각 마스크로 사용될 수 있다.
한편, 제4 트렌치(430)를 매립하는 마스크막은 건식 식각을 이용하여 제거될 수 있다. 건식 식각은 예를 들어, 반응성 이온 식각 공정(Reactive Ion Etching, RIE)을 이용할 수 있다.
제1 마스크 패턴(1001)을 형성하는 건식 식각의 일 예로, 산소를 포함하는 혼합 가스를 식각 가스로 이용하여, 제4 트렌치(430)를 매립하는 마스크막은 식각되어 제거된다. 식각 가스로 이용되는 혼합 가스는 산소 이외에 염소를 포함한다. 또한, 혼합 가스는 헬륨을 더 포함할 수 있다. 제1 마스크 패턴(2001)을 형성하는 건식 식각의 다른 예로, 질소와 수소를 포함하는 혼합 가스를 식각 가스로 이용하여, 제4 트렌치(430)를 매립하는 마스크막은 식각되어 제거된다.
도 7을 참조하면, 제1 마스크 패턴(1001)을 마스크로 이용하여, 제4 예비 TiN막(442a)을 제거한다. 이에 따라, 제4 고유전율막(434a)이 노출될 수 있다.
구체적으로, 제1 마스크 패턴(1001) 및 제1 감광막 패턴(2001)으로 이루어진 적층막을 식각 마스크로 이용하여, 제4 트렌치(430)의 측면 및 바닥면을 따라 형성된 제4 예비 TiN막(442a)을 제거한다.
제4 예비 TiN막(442a)은 예를 들어, 습식 식각을 이용하여 제거될 수 있다. 습식 식각에 사용되는 식각 용액은 예를 들어, 과산화 수소(H2O2)를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제4 예비 TiN막(442a)을 제거하는 과정에서, 노출될 제4 고유전율막(434a)이 손상을 적게 받게 하기 위해, 습식 식각을 이용할 수 있다.
이어서, 제1 내지 제3 예비 TiN막(142a. 242a, 342a) 상에 형성된 제1 마스크 패턴(1001) 및 제1 감광막 패턴(2001)을 제거한다. 제1 마스크 패턴(1001) 및 제1 감광막 패턴(2001)으로 이루어진 적층막을 제거함으로써, 제1 내지 제3 예비 TiN막(142a. 242a, 342a)은 노출된다.
예를 들어, 수소(H2)와 질소(N2)를 포함하는 가스를 이용하여, 제1 마스크 패턴(1001) 및 제1 감광막 패턴(2001)은 애슁(ashing) 및 스트립(strip)될 수 있다.
이어서, 도 8을 참조하면, 제1 내지 제3 예비 TiN막(142a, 242a, 342a) 상에 각각 제5 내지 제7 예비 TiN막(144a, 244a, 344a)을 형성하고, 제4 고유전율막(434a) 상에 제8 예비 TiN막(444a)를 형성한다. 제5 내지 제8 예비 TiN막(144a, 244a, 344a, 444a)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제5 내지 제8 예비 TiN막(144a, 244a, 344a, 444a)은 TiN을 포함할 수 있다.
이어서, 제1, 제3 및 제4 영역(Ⅰ, Ⅲ, Ⅳ)에 제2 마스크 패턴(1003) 및 제2 감광막 패턴(2003)을 형성한다. 제2 마스크 패턴(1003) 및 제2 감광막 패턴(2003)은 제5, 제7 및 제8 예비 TiN막(144a, 344a, 444a)을 덮고, 제6 예비 TiN막(244a)을 노출시킨다. 제2 마스크 패턴(1003)은 상술한 제1 마스크 패턴(1001)과, 제2 감광막 패턴(2003)은 상술한 제1 감광막 패턴(2001)과 노출시키는 영역과 덮는 영역이 다른 점을 제외하고 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
도 9을 참조하면, 제2 마스크 패턴(1003)을 마스크로 이용하여, 제2 및 제6 예비 TiN막(242a, 244a)을 제거한다. 이에 따라, 제2 고유전율막(234a)이 노출될 수 있다. 제2 마스크 패턴(1003)을 마스크로 이용하여, 제2 및 제6 예비 TiN막(242a, 244a)을 제거하는 것은, 상술한 제1 마스크 패턴(1001)을 마스크로 이용하여, 제4 예비 TiN막(442a)을 제거하는 것과 제거하는 예비 TiN막이 다른 점을 제외하고 실질적으로 동일하다. 따라서, 종복되는 설명은 생략한다.
도 8 및 도 9의 중간 단계를 통해, 제1 영역(Ⅰ)에는, 제1 고유전율막(134a) 상에 제1 및 제5 예비 TiN막(142a, 144a)가 형성되고, 제2 영역(Ⅱ)에는, 제2 고유전율막(234a)이 노출되고, 제3 영역(Ⅲ)에는, 제3 고유전율막(334a) 상에 제3 및 제7 예비 TiN막(342a, 344a)가 형성되고, 제4 영역(Ⅳ)에는, 제4 고유전율막(434a) 상에 제8 예비 TiN막(444a)가 형성된다.
이어서, 도 10을 참조하면, 제5, 제7 및 제8 예비 TiN막(144a, 344a, 444a) 상에 각각 제9, 제11 및 제12 예비 TiN막(146a, 346a, 446a)을 형성하고, 제2 고유전율막(234a) 상에 제10 예비 TiN막(246a)를 형성한다. 제9 내지 제12 예비 TiN막(146a, 246a, 346a, 446a)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제9 내지 제12 예비 TiN막(146a, 246a, 346a, 446a)은 TiN을 포함할 수 있다.
이어서, 제2 내지 제4 영역(Ⅱ, Ⅲ, Ⅳ)에 제3 마스크 패턴(1005) 및 제3 감광막 패턴(2005)을 형성한다. 제3 마스크 패턴(1005) 및 제3 감광막 패턴(2005)은 제10 내지 제12 예비 TiN막(246a, 346a, 446a)을 덮고, 제9 예비 TiN막(146a)을 노출시킨다. 제3 마스크 패턴(1005)은 상술한 제1 마스크 패턴(1001)과, 제3 감광막 패턴(2005)은 상술한 제1 감광막 패턴(2001)과 노출시키는 영역과 덮는 영역이 다른 점을 제외하고 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
도 11을 참조하면, 제3 마스크 패턴(1005)을 마스크로 이용하여, 제1 영역(Ⅰ)의 제1, 제5 및 제9 예비 TiN막(142a, 144a, 146a)을 제거한다. 이에 따라, 제1 고유전율막(134a)이 노출될 수 있다. 제3 마스크 패턴(1005)을 마스크로 이용하여 제1, 제5 및 제9 예비 TiN막(142a, 144a, 146a)을 제거하는 것은, 상술한 제1 마스크 패턴(1001)을 마스크로 이용하여, 제4 예비 TiN막(442a)을 제거하는 것과 제거하는 예비 TiN막이 다른 점을 제외하고 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
도 10 및 도 11의 중간 단계를 통해, 제1 영역(Ⅰ)에는, 제1 고유전율막(134a)이 노출되고, 제2 영역(Ⅱ)에는, 제2 고유전율막(234a) 상에 제10 예비 TiN막(246a)이 형성되고, 제3 영역(Ⅲ)에는, 제3 고유전율막(334a) 상에 제3, 제7 및 제11 예비 TiN막(342a, 344a, 346a)가 형성되고, 제4 영역(Ⅳ)에는, 제4 고유전율막(434a) 상에 제8 및 제12 예비 TiN막(444a, 446a)가 형성된다.
이어서, 도 12를 참조하면, 제1 고유전율막(134a) 상에 제13 예비 TiN막(148a)을 형성하고, 제10 내지 제12 예비 TiN막(246a, 346a, 446a) 상에 각각 제14 내지 16 예비 TiN막(248a, 348a, 448a)을 형성한다.
제13 내지 제16 예비 TiN막(148a, 248a, 348a, 448a)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 측벽과 바닥면을 따라 컨포말하게 형성할 수 있다. 제13 내지 제16 예비 TiN막(148a, 248a, 348a, 448a)은 TiN을 포함할 수 있다.
도 13을 참조하면, 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ) 상에 각각 제1 내지 제4 TiAlC막(151a, 251a, 351a, 451a)을 형성한다. 제1 내지 제4 TiAlC막(151a, 251a, 351a, 451a)은 제1 내지 제4 트렌치(130, 230, 330, 430)의 측벽과 바닥면을 따라 컨포말하게 형성될 수 있다. 제1 내지 제4 TiAlC막(151a, 251a, 351a, 451a)은 예를 들어, TiAlC, TiAlCC 및 TiAlCN 중 적어도 하나일 수 있다.
이어서, 제1 내지 제4 TiAlC막(151a, 251a, 351a, 451a)상에 각각 제1 내지 제4 배리어막(153a, 253a, 353a, 453a)을 형성한다. 구체적으로, 제1 내지 제4 배리어막(153a, 253a, 353a, 453a)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 내지 제4 배리어막(153a, 253a, 353a, 453a)은 예를 들어, TiN을 포함할 수 있다. 제1 내지 제4 배리어막(153a, 253a, 353a, 453a)은 제1 내지 제4 금속층(155a, 255a, 355a, 455a)이 포함하는 물질이 제1 내지 제4 트렌치(130, 230, 330, 430) 내로 확산되는 것을 방지할 수 있다.
제1 내지 제4 배리어막(153a, 253a, 353a, 453a) 상에는 각각 제1 내지 제4 금속층(155a, 255a, 355a, 455a)이 형성된다. 제1 내지 제4 금속층(155a, 255a, 355a, 455a)은 제1 내지 제4 트렌치(130, 230, 330, 430)의 나머지 부분을 채울 수 있다. 제1 내지 제4 금속층(155a, 255a, 355a, 455a)은 예를 들어, Al, W 등을 포함할 수 있다.
이어서, 도 1을 다시 참조하면, 제1 내지 제2 게이트 스택(160, 260, 360, 460)를 형성한다. 층간 절연막(120)이 노출되도록 평탄화 공정을 수행하면, 기판(110)의 제1 영역(Ⅰ)에, 제1 소오스-드레인 영역(114), 제1 스페이서(122), 제1 인터페이스막(132) 및 제1 게이트 스택(160)을 형성할 수 있다. 여기서, 제1 게이트 스택(160)은 제1 고유전율막(134), 제1 두께(T1)를 가지는 제1 TiN막(140) 및 제1 게이트 금속(150)을 포함할 수 있다. 또한, 제1 게이트 금속(150)은 제1 TiAlC막(151), 제1 배리어막(153) 및 제1 금속층(155)을 포함할 수 있다.
또한, 기판(110)의 제2 영역(Ⅱ)에, 제2 소오스-드레인 영역(214), 제2 스페이서(222), 제2 인터페이스막(232) 및 제2 게이트 스택(260)을 형성할 수 있다. 여기서, 제2 게이트 스택(260)은 제2 고유전율막(134), 제2 두께(T2)를 가지는 제2 TiN막(240) 및 제2 게이트 금속(250)을 포함할 수 있다. 또한, 제2 게이트 금속(250)은 제2 TiAlC막(251), 제2 배리어막(253) 및 제2 금속층(255)을 포함할 수 있다.
또한, 기판(110)의 제3 영역(Ⅲ)에, 제 3 소오스-드레인 영역(314), 제3 스페이서(322), 제3 인터페이스막(332) 및 제3 게이트 스택(360)을 형성할 수 있다. 여기서, 제3 게이트 스택(360)은 제3 고유전율막(334), 제3 두께(T3)를 가지는 제3 TiN막(340) 및 제3 게이트 금속(350)을 포함할 수 있다. 또한, 제3 게이트 금속(350)은 제3 TiAlC막(351), 제3 배리어막(153) 및 제3 금속층(355)을 포함할 수 있다.
또한, 기판(110)의 제4 영역(Ⅳ)에, 제4 소오스-드레인 영역(414), 제4 스페이서(422), 제4 인터페이스막(432) 및 제4 게이트 스택(460)을 형성할 수 있다. 여기서, 제4 게이트 스택(460)은 제4 고유전율막(434), 제4 두께(T4)를 가지는 제4 TiN막(440) 및 제4 게이트 금속(450)을 포함할 수 있다. 또한, 제4 게이트 금속(450)은 제4 TiAlC막(451), 제4 배리어막(453) 및 제4 금속층(455)을 포함할 수 있다.
본 실시예에 있어서, 제1 두께(T1)은 8 내지 16Å일 수 있고, 제2 두께(T2)는 16 내지 24Å일 수 있고, 제3 두께(T3)는 24 내지 50Å일 수 있고, 제4 두께(T4)는 8 내지 32Å일 수 있으나, 이에 제한되는 것은 아니다.
상술한 바와 같이, 본 발명의 제1 내지 제4 트랜지스터(TR1-TR4) 각각은 제1 내지 제4 TiN막(140, 240, 340, 440)의 두께에 따라 문턱 전압이 제어되므로, 제1 내지 제4 TiN막(140, 240, 340, 440)은 필요에 따라 다양한 두께로 형성될 수 있다.
도 14은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 15는 도 14에 도시된 반도체 장치의 레이아웃도이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
도 14 및 도 15를 참조하면, 반도체 장치(5)는 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 14 및 도 15를 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 14의 상하방향)으로 길게 연장되도록 형성될 수 있다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 15의 좌우 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
이러한 반도체 장치(5)는 예를 들어, SRAM(Static Random Access Memory)으로 사용될 수 있다. 그리고, 반도체 장치(5)에 포함된 적어도 하나의 트랜지스터(PU1~2, PD1~2, PS1~2)는 앞서 설명한 실시예들에 따른 구성을 채용할 수 있다. 예를 들어, 도 15에 도시된 제1 및 제2 패스 트랜지스터(PS1, PS2)는 도 1에 도시된 트랜지스터(TR1~TR4) 중 어느 하나의 형태로 구성되고, 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 도 1에 도시된 트랜지스터(TR1~TR4) 중 다른 하나의 형태로 구성될 수 있다. 또한, 도 15에 도시된 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 도 1에 도시된 트랜지스터(TR1~TR4) 중 어느 하나의 형태로 구성될 수 있다.
도 16은 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 17는 본 발명의 또 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 16을 참조하면, 반도체 장치(13)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제11 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제12 트랜지스터(421)가 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제11 트랜지스터(411)의 문턱 전압은 제12 트랜지스터(421)의 문턱 전압보다 클 수 있다. 이에 따라, 예를 들어, 제11 트랜지스터(411)로 도 1에 도시된 제1 트랜지스터(TR1)가 채용될 경우, 제12 트랜지스터(421)로는 도 1에 도시된 제2 내지 제4 트랜지스터(TR2~TR4) 중 어느 하나가 채용될 수 있다.
다음, 도 17를 참조하면, 반도체 장치(14)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(412, 422)가 배치될 수도 있다.
본 발명의 몇몇 실시예에서, 제13 트랜지스터(412)의 문턱 전압은 제14 트랜지스터(422)의 문턱 전압보다 클 수 있다. 이에 따라, 예를 들어, 제13 트랜지스터(412)로 도 1에 도시된 제1 트랜지스터(TR1)가 채용될 경우, 제14 트랜지스터(422)로는 도 1에 도시된 제2 내지 제4 트랜지스터(TR2~TR4) 중 어느 하나가 채용될 수 있다.
한편, 도 17에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예에 따른 반도체를 채용할 수 있다.
도 19은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20 내지 도 22는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 20는 태블릿 PC(1200)을 도시한 도면이고, 도 21은 노트북(1300)을 도시한 도면이며, 도 22는 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예에 따른 반도체 장치가 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
112: 소자 분리막
114, 214, 314, 414: 소오스/드레인 영역
120: 층간 절연막
122, 222, 322, 422: 스페이서
124, 224, 324, 424: 더미 게이트 구조체
130, 230, 330, 430: 트렌치
132, 232, 332, 432: 인터페이스막
134, 234, 334, 434: 고유전율막
160, 260, 360, 460: 게이트 스택

Claims (10)

  1. 제1 내지 제4 영역을 포함하는 기판;
    상기 기판의 상기 제1 내지 제4 영역 상에 각각 형성되는 제1 내지 제4 게이트 스택을 포함하고,
    상기 제1 게이트 스택은 상기 기판 상에 형성되는 제1 고유전율막과, 상기 제1 고유전율막 상에 상기 제1 고유전율막과 접촉하는 제1 두께의 제1 TiN막과, 상기 제1 TiN막 상에 형성되는 제1 게이트 금속을 포함하고,
    상기 제2 게이트 스택은 상기 기판 상에 형성되는 제2 고유전율막과, 상기 제2 고유전율막 상에 상기 제2 고유전율막과 접촉하는 제2 두께의 제2 TiN막과, 상기 제2 TiN막 상에 형성되는 제2 게이트 금속을 포함하고,
    상기 제3 게이트 스택은 상기 기판 상에 형성되는 제3 고유전율막과, 상기 제3 고유전율막 상에 상기 제3 고유전율막과 접촉하는 제3 두께의 제3 TiN막과, 상기 제3 TiN막 상에 형성되는 제3 게이트 금속을 포함하고,
    상기 제4 게이트 스택은 상기 기판 상에 형성되는 제4 고유전율막과, 상기 제4 고유전율막 상에 상기 제4 고유전율막과 접촉하는 제4 두께의 제4 TiN막과, 상기 제4 TiN막 상에 형성되는 제4 게이트 금속을 포함하고,
    상기 제1 두께 내지 제4 두께는 서로 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 영역은 NFET 영역이고, 상기 제3 및 제4 영역은 PFET 영역이되, 상기 제1 및 제2 두께는 상기 제3 및 제4 두께보다 얇은 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 게이트 금속은 제1 TiAlC막, 제1 배리어막 및 제1 금속층을 포함하고, 상기 제2 게이트 금속은 제2 TiAlC막, 제2 배리어막 및 제2 금속층을 포함하고, 상기 제3 게이트 금속은 제3 TiAlC막, 제3 배리어막 및 제3 금속층을 포함하고, 상기 제4 게이트 금속은 제4 TiAlC막, 제4 배리어막 및 제4 금속층을 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 TiAlC막은 상기 제1 TiN막과 접촉하고, 상기 제2 TiAlC막은 상기 제2 TiN막과 접촉하고, 상기 제3 TiAlC막은 상기 제3 TiN막과 접촉하고, 상기 제4 TiAlC막은 상기 제4 TiN막과 접촉하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판과 제1 내지 제4 고유전율막 사이에 각각 형성되는 제1 내지 제4 인터페이스막을 더 포함하는 반도체 장치.
  6. 제3 게이트 스택을 포함하는 풀업 트랜지스터;
    제1 게이트 스택을 포함하고, 상기 풀업 트랜지스터와 직렬로 연결되는 풀다운 트랜지스터; 및
    제2 게이트 스택을 포함하고, 비트 라인, 상기 풀업 트랜지스터의 게이트 및 상기 풀다운 트랜지스터의 게이트와 연결되는 패스 트랜지스터를 포함하되,
    상기 제1 게이트 스택은 기판 상에 형성되는 제1 고유전율막과, 상기 제1 고유전율막 상에 형성되는 제1 두께의 제1 TiN막과 상기 제1 TiN막 상에 형성되는 제1 게이트 금속을 포함하고,
    상기 제2 게이트 스택은 상기 기판 상에 형성되는 제2 고유전율막과, 상기 제2 고유전율막 상에 형성되는 제2 두께의 제2 TiN막과 상기 제2 TiN막 상에 형성되는 제2 게이트 금속을 포함하고,
    상기 제3 게이트 스택은 상기 기판 상에 형성되는 제3 고유전율막과, 상기 제3 고유전율막 상에 형성되는 제3 두께의 제3 TiN막과 상기 제3 TiN막 상에 형성되는 제3 게이트 금속을 포함하고,
    상기 제1 두께 내지 제3 두께는 서로 다른 반도체 장치.
  7. 제 6항에 있어서,
    상기 풀다운 및 패스 트랜지스터는 NFET이고, 상기 풀업 트랜지스터는 PFET이고, 상기 풀다운 트랜지스터의 문턱 전압은 상기 패스 트랜지스터의 문턱 전압보다 높은 반도체 장치.
  8. 제 6항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 크고, 상기 제3 두께는 상기 제2 두께보다 큰 반도체 장치.
  9. 제 6항에 있어서,
    제4 게이트 스택을 포함하는 PFET을 더 포함하되,
    상기 제4 게이트 스택은 상기 기판 상에 형성되는 제4 고유전율막과, 상기 제4 고유전율막 상에 형성되는 제4 두께의 제4 TiN막과 상기 제4 TiN막 상에 형성되는 제4 게이트 금속을 포함하고,
    상기 제1 내지 제4 두께는 서로 다른 반도체 장치.
  10. 제 9항에 있어서,
    상기 제2 두께는 상기 제1 두께보다 크고, 상기 제4 두께는 상기 제2 두께 보다 크고, 상기 제3 두께보다 작은 반도체 장치.
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