KR101929185B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은, 반도체 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막을 준비하고, 트렌치 내에 워크펑션 메탈을 형성하고, 워크펑션 메탈 상에 절연막을 형성하고, 절연막 상에 트렌치를 채우는 희생막을 형성하고, 희생막을 식각하여, 그 상면이 트렌치 내부에 배치되는 희생막 패턴을 형성하고, 희생막 패턴 상부에 형성된 절연막을 선택적으로 식각하여, 절연막 패턴을 형성하고, 절연막 패턴 상부에 형성된 워크펑션 메탈을 선택적으로 식각하여, 그 최상면이 트렌치 내부에 배치되는 워크펑션 메탈 패턴을 형성하는 것을 포함한다.

Description

반도체 장치의 제조 방법{Method for manufacturing semiconductor device}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
폴리실리콘 게이트 전극을 이용하는 MOS(Metal-oxide-semiconductor) 트랜지스터는 널리 알려져 있다. 폴리실리콘 물질은 대부분의 메탈보다 높은 온도에서 잘 견딜 수 있기 때문에, 폴리실리콘은 소오스 및 드레인 영역과 함께 높은 온도에서 어닐링될 수 있다. 또한, 폴리실리콘은 채널 영역으로 도프트된 원자(doped atoms)의 이온 임플란트를 막을 수 있어서, 게이트 패터닝이 완성된 후에 셀프 얼라인된 소오스 및 드레인 구조로 형성하는 것이 가능하게 된다.
한편, 대부분의 메탈 물질과 비교하여 폴리실리콘 물질의 저항은 높기 때문에, 폴리실리콘 게이트 전극은 메탈 물질로 만들어진 게이트보다 낮은 속도로 동작할 수 있다. 따라서, 폴리실리콘 물질의 높은 저항을 보상하는 방법으로, 예를 들어, 폴리실리콘 게이트 전극을 메탈 게이트 전극으로 대체하는 방법이 연구되고 있다.
이러한 대체 방법으로는, 예를 들어, 대체 메탈 게이트(RMG; Replacement Metal Gate) 공정을 들 수 있다. 대체 메탈 게이트 공정은, 반도체 기판 상에 폴리실리콘이 존재하는 동안 높은 온도 공정을 수행하고, 그 공정 후에 폴리실리콘을 제거하고 이를 메탈로 대체하여 대체 메탈 게이트 전극을 형성하게 된다.
한편, 이 때, 대체 메탈 게이트 전극의 메탈-필(metal-fill) 특성은 트랜지스터의 동작 성능에 많은 영향을 줄 수 있다. 따라서, 대체 메탈 게이트 전극의 메탈-필 특성을 향상시키기 위한 다양한 연구가 진행 중에 있다.
본 발명이 해결하고자 하는 과제는 메탈-필(metal-fill) 특성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성되고, 트렌치를 포함하는 층간 절연막을 준비하고, 트렌치 내에 워크펑션 메탈을 형성하고, 워크펑션 메탈 상에 절연막을 형성하고, 절연막 상에 트렌치를 채우는 희생막을 형성하고, 희생막을 식각하여, 그 상면이 트렌치 내부에 배치되는 희생막 패턴을 형성하고, 희생막 패턴 상부에 형성된 절연막을 선택적으로 식각하여, 절연막 패턴을 형성하고, 절연막 패턴 상부에 형성된 워크펑션 메탈을 선택적으로 식각하여, 그 최상면이 트렌치 내부에 배치되는 워크펑션 메탈 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생막을 식각하는 것은, 상기 절연막이 노출될 때까지 상기 희생막을 제1 식각하고, 상기 제1 식각된 상기 희생막을 일정 시간동안 제2 식각하는 것을 포함한다. 이 때, 상기 절연막은 산화막을 포함하고, 상기 희생막은 유기물막을 포함할 수 있다.
본 발명의 다른 몇몇 실시예에서, 상기 트렌치를 포함하는 층간 절연막을 준비하는 것은, 상기 트렌치 내에 게이트 절연막, 도전막을 순차적으로 형성하는 것을 포함하고, 상기 트렌치 내에 워크펑션 메탈을 형성하는 것은, 상기 도전막 상에 상기 워크펑션 메탈을 형성하는 것을 포함할 수 있다. 이 때, 상기 절연막 패턴 상부에 형성된 상기 워크펑션 메탈을 선택적으로 식각하는 것은, 상기 워크펑션 메탈과, 상기 도전막, 상기 절연막 패턴, 및 상기 희생막 패턴 간의 식각 선택비를 이용하여, 상기 절연막 패턴 상부에 형성된 상기 워크펑션 메탈을 선택적으로 식각하는 것을 포함할 수 있다. 본 발명의 또 다른 몇몇 실시예에서, 상기 워크펑션 메탈은 TiN을 포함하고, 상기 도전막은 TaN을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성되고, 제1 폭을 갖는 제1 트렌치와, 제1 폭과 다른 제2 폭을 갖는 제2 트렌치를 포함하는 층간 절연막을 준비하고, 제1 및 제2 트렌치 내에 각각 워크펑션 메탈을 형성하고, 제1 및 제2 트렌치 내에 형성된 워크펑션 메탈 상에 각각 절연막을 형성하고, 절연막 상에 제1 및 제2 트렌치를 각각 채우는 희생막을 형성하고, 희생막을 식각하여, 그 상면이 제1 및 제2 트렌치 내부에 각각 배치되는 제1 및 제2 희생막 패턴을 형성하고, 제1 및 제2 희생막 패턴 상부에 형성된 절연막을 선택적으로 식각하여 그 최상면이 제1 및 제2 트렌치 내부에 각각 배치되는 제1 및 제2 절연막 패턴을 형성하고, 제1 및 제2 절연막 패턴 상부에 형성된 워크펑션 메탈을 선택적으로 식각하여, 그 최상면이 제1 트렌치 내부에 배치되는 제1 워크펑션 메탈 패턴과 그 최상면이 제2 트렌치 내부에 배치되는 제2 워크펑션 메탈 패턴을 형성하는 것을 포함하되, 층간 절연막의 상면으로부터 제1 워크펑션 메탈 패턴의 최상면까지 측정한 제1 깊이와, 층간 절연막의 상면으로부터 제2 워크펑션 메탈 패턴의 최상면까지 측정한 제2 깊이는 서로 다르다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 본 실시예에서, 제1 영역(I)은 예를 들어, N타입 전계효과 트랜지스터(NFET)가 형성되는 영역일 수 있고, 제2 영역(II)은 예를 들어, P타입 전계효과 트랜지스터(PFET)이 형성되는 영역일 수 있다.
반도체 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 반도체 기판(100)을 구성하는 물질은 얼마든지 필요에 따라 변형될 수 있다.
반도체 기판(100) 상에 형성된 층간 절연막(110)은, 제1 트렌치(112)와 제2 트렌치(114)를 포함할 수 있다. 제1 트렌치(112)는 반도체 기판(100)의 제1 영역(I)에 형성될 수 있으며, 제2 트렌치(114)는 반도체 기판(100)의 제2 영역(II)에 형성될 수 있다.
제1 트렌치(112)의 내부에는 예를 들어, NFET을 구성하는 복수의 기능막 패턴이 형성될 수 있다. 구체적으로, 이러한 복수의 기능막 패턴은, 인터페이스막 패턴(120), 게이트 절연막 패턴(131), 제1 도전막 패턴(141), 제2 도전막 패턴(151), 및 제1 메탈 게이트 구조물 패턴(200)을 포함할 수 있다.
인터페이스막 패턴(120)은, 반도체 기판(100)과 게이트 절연막 패턴(131) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막 패턴(120)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막 패턴(110)은 실리케이트로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 절연막 패턴(131)은, 인터페이스막 패턴(120) 상에 형성될 수 있다. 구체적으로, 게이트 절연막 패턴(131)은 도시된 것과 같이, 제1 트렌치(112)의 내측벽과 인터페이스막 패턴(120)의 상면을 따라, U자 형상으로 형성될 수 있다. 본 실시예에 따른 게이트 절연막 패턴(131)이 이와 같은 형상으로 형성되는 것은, 본 발명의 실시예들에 따른 반도체 장치가 후술할 대체 메탈 게이트(RMG; Replacement Metal Gate) 공정을 이용하여 형성되기 때문일 수 있다.
게이트 절연막 패턴(131)은 고유전율(high-k)을 갖는 물질을 포함할 수 있다. 구체적으로, 게이트 절연막 패턴(131)은 예를 들어, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 한편, 이러한 게이트 절연막 패턴(131)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 게이트 절연막 패턴(131)이 HfO2인 경우에, 게이트 절연막 패턴(131)은 약 50Å 이하의(약 5 내지 50 Å)의 두께로 형성될 수 있다.
제1 도전막 패턴(141)과 제2 도전막 패턴(151)은, 게이트 절연막 패턴(131) 상에 형성될 수 있다. 본 실시예에서, 제1 도전막 패턴(141)과 제2 도전막 패턴(151)의 형상은 게이트 절연막 패턴(131)과 마찬가지로 U자 형일 수 있다. 본 실시예에서, 제1 도전막 패턴(141)과 제2 도전막 패턴(151)은, 예를 들어, 메탈 질화막을 포함할 수 있다. 구체적으로, 제1 도전막 패턴(141)은 TiN막을 포함하고, 제2 도전막 패턴(151)은 TaN막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제1 도전막 패턴(141)과 제2 도전막 패턴(151) 역시, 각각 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다. 예를 들어, 제1 도전막 패턴(141)이 TiN인 경우에, 제1 도전막 패턴(141)은 약 5 내지 40 Å의 두께로 형성될 수 있다. 그리고, 제2 도전막 패턴(151)이 TaN인 경우에, 제2 도전막 패턴(151)은 약 5 내지 30 Å의 두께로 형성될 수 있다.
제1 메탈 게이트 구조물 패턴(200)은 제2 도전막 패턴(151) 상에 형성될 수 있다. 구체적으로, 제1 메탈 게이트 구조물 패턴(200)은 제2 도전막 패턴(151) 상의 제1 트렌치(112)를 채우며 형성될 수 있다. 비록 구분하여 도시하지는 않았으나, 제1 메탈 게이트 구조물 패턴(200)은, NFET의 워크펑션(work function)을 향상시키기 위한 N타입 워크펑션 메탈 패턴(미도시)과, 메탈 게이트 패턴(미도시)을 포함할 수 있다. 이러한 N타입 워크펑션 메탈의 예로는, TiAl, TiAlN, TaC, TiC, HfSi 등을 들 수 있고, 메탈 게이트의 예로는, Al, W 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 제2 트렌치(114)의 내부에는 예를 들어, PFET을 구성하는 복수의 기능막 패턴이 형성될 수 있다. 구체적으로, 이러한 복수의 기능막 패턴은, 인터페이스막 패턴(120), 게이트 절연막 패턴(131), 제1 도전막 패턴(141), 제2 도전막 패턴(151), 워크펑션 메탈 패턴(162), 및 제2 메탈 게이트 구조물 패턴(210)을 포함할 수 있다.
제2 트렌치(114)의 내부에 형성된 인터페이스막 패턴(120), 게이트 절연막 패턴(131), 제1 및 제2 도전막 패턴(141, 151)에 대한 구체적인 설명은, 앞서 설명한 제1 트렌치(112)의 내부에 형성된 것들과 동일할 수 있는바, 중복된 설명은 생략하도록 한다.
워크펑션 메탈 패턴(162)은, 제2 도전막 패턴(151) 상에 형성될 수 있다. 구체적으로, 워크펑션 메탈 패턴(162)은, 제2 도전막 패턴(151) 상에, 게이트 절연막 패턴(131), 제1 및 제2 도전막 패턴(141, 151)과 마찬가지로 U자 형상으로 형성될 수 있다.
본 실시예에서, 워크펑션 메탈 패턴(162)의 양단은 도시된 것과 같이 챔퍼진(chamfered) 형상일 수 있다. 다시 말해, 워크펑션 메탈 패턴(162)의 최상면(여기서는, U자형으로 형성된 워크펑션 메탈 패턴(162)의 양단일 수 있다)은 제2 트렌치(114)의 상면까지 연장되지 않고, 제2 트렌치(114)내에 형성될 수 있다. 이와 같은 워크펑션 메탈 패턴(162)의 형상에 의해, 그 상부에 형성되는 제2 메탈 게이트 구조물 패턴(210)의 메탈-필(metal-fill) 특성이 향상될 수 있는데, 그 이유는 다음과 같이 이해될 수 있다.
반도체 장치의 크기가 날로 소형화됨에 따라, 그에 포함된 각종 소자(예를 들어, 트랜지스터)들의 크기도 작아지게 된다. 이에 따라, 트렌지스터를 구성하는데에 필요한 복수의 기능막 패턴이 형성되는, 제1 및 제2 트렌치(112, 114)의 폭도 좁아지게 된다. 이 때, 만약, 워크펑션 메탈 패턴(162)의 양단이 도시된 것과 달리 제2 트렌치(114)의 상면까지 연장된다면, 후속 공정에서 제2 메탈 게이트 구조물 패턴(210)이 형성될 제2 트렌치(114)의 입구가 더욱 좁아지게 되어 제2 메탈 게이트 구조물 패턴(210)의 메탈-필 특성이 열화되는 문제가 발생할 수 있다. 따라서, 본 실시예에서는, 워크펑션 메탈 패턴(162)의 최상면(예를 들어, 양단)을 제2 트렌치(114)의 상면까지 연장시키지 않고 제2 트렌치(114) 내에 배치시킴으로써, 후속 공정에서 제2 메탈 게이트 구조물 패턴(210)이 신뢰성 있게 형성되기에 충분한 제2 트렌치(114)의 입구 영역을 확보한다.
본 실시예에서, 워크펑션 메탈 패턴(162)은 예를 들어, PFET의 워크펑션을 향상시키기 위한 P타입 워크펑션 메탈 패턴일 수 있다. 본 발명의 몇몇 실시예에서, 이러한 워크펑션 메탈 패턴(162)은 예를 들어, 메탈 질화막일 수 있다. 구체적으로, 워크펑션 메탈 패턴(162)은 예를 들어, TiN막일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
제2 메탈 게이트 구조물 패턴(210)은 워크펑션 메탈 패턴(162) 상에 형성될 수 있다. 구체적으로, 제2 메탈 게이트 구조물 패턴(210)은 워크펑션 메탈 패턴(162) 상의 제2 트렌치(114)를 채우며 형성될 수 있다. 비록 구분하여 도시하지는 않았으나, 여기서도 제2 메탈 게이트 구조물 패턴(210)은, PFET의 워크펑션을 향상시키기 위한 추가적인 P타입 워크펑션 메탈 패턴(미도시)과, 메탈 게이트 패턴(미도시)을 포함할 수 있다.
한편, 제1 트렌치(112)와 제2 트렌치(114)의 양측에는 각각 예를 들어, 절연막으로 이루어진 스페이서(115)가 형성될 수 있다. 비록 도면에서는, 이러한 스페이서(115)가 기둥 형상으로 형성된 것이 도시되어 있으나, 본 발명이 도시된 예시에만 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 스페이서(115)는 이와 달리 L자형 등으로 변형될 수 있다.
이하, 도 1 내지 도 9를 참조하여, 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위한 예시적인 제조 방법에 대해 설명하도록 한다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 2를 참조하면, 제1 영역(I)의 반도체 기판(100) 상에 제1 트렌치(112)를 포함하는 층간 절연막(110)을 형성하고, 제2 영역(II)의 반도체 기판(100) 상에 제2 트렌치(114)를 포함하는 층간 절연막(110)을 형성한다.
여기서, 층간 절연막(110)의 제1 및 제2 트렌치(112, 114)는, 각각 대체 메탈 게이트(RMG; Replacement Metal Gate) 공정을 통해 형성될 수 있다. 이러한 제1 및 제2 트렌치(112, 114)에 대한 예시적인 형성 방법으로는 다음과 같은 공정을 들 수 있다.
먼저, 반도체 기판(100)의 제1 및 제2 영역(I, II) 상에 각각 더미 게이트 구조물(미도시)을 형성한다. 그리고, 더미 게이트 구조물(미도시)의 양측에 스페이서(115)를 형성한다. 이어서, 반도체 기판(100) 상에 더미 게이트 구조물(미도시)을 덮는 층간 절연막(110)을 형성한다. 그리고, 제1 및 제2 영역(I, II) 상에 각각 형성된 더미 게이트 구조물(미도시)의 상면이 노출되도록 층간 절연막(110)을 평탄화한다. 그리고, 제1 영역(I) 상에 그 상면이 노출된 더미 게이트 구조물(미도시)을 제거하여 제1 트렌치(112)를 형성하고, 제2 영역(II) 상에 그 상면이 노출된 더미 게이트 구조물(미도시)을 제거하여 제2 트렌치(114)를 형성한다.
이렇게 제1 및 제2 트렌치(112, 114)가 형성되면, 노출된 반도체 기판(100)의 표면에 예를 들어, 열산화 공정 등을 통해, 인터페이스막 패턴(120)을 형성한다. 여기서, 인터페이스막 패턴(120)은 유전율(k)이 9 이하인 저유전 물질층으로 이루어질 수 있으며, 반도체 기판(100)과 후술할 게이트 절연막 패턴(131) 간의 불량 계면을 방지하는 역할을 할 수 있다.
이어서, 제1 및 제2 트렌치(112, 114) 내에 각각 형성된 인터페이스막 패턴(120) 상에, 게이트 절연막(130), 제1 도전막(140), 및 제2 도전막(150)을 순차적으로 형성한다. 이러한, 게이트 절연막(130), 제1 도전막(140), 및 제2 도전막(150)은 예를 들어, ALD(atomic layer deposition), CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition) 등을 이용하여 형성될 수 있다. 이 때, 게이트 절연막(130), 제1 도전막(140), 및 제2 도전막(150)은 도시된 것과 같이, 층간 절연막(110)의 상면, 제1 및 제2 트렌치(112, 114)의 측면, 및 인터페이스막 패턴(120)의 상면을 따라 컨포말하게(conformally) 형성될 수 있다.
여기서, 게이트 절연막(130)은 고유전율(high-k)을 갖는 물질, 예를 들어, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba,Sr)TiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있으며, 제1 도전막(140)과 제2 도전막(150)은 각각 예를 들어, TiN막과 TaN막과 같은 메탈 질화막을 포함할 수 있다.
이이서, 제1 및 제2 트렌치(112, 114) 내의 제2 도전막(150) 상에 각각 워크펑션 메탈(160)을 형성한다. 본 실시예에서, 이러한 워크펑션 메탈(160)은 예를 들어, PFET의 워크펑션을 향상시키기 위한 P타입 워크펑션 메탈일 수 있다. 이러한 워크펑션 메탈(160)의 예로는, TiN을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 워크펑션 메탈(160)은 그 하부에 형성된 제1 도전막(140)의 두께보다 두껍게 형성될 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 워크펑션 메탈(160)은 그 하부에 형성된 제1 도전막(140) 및 제2 도전막(150)의 두께보다 두껍게 형성될 수 있다.
다음 도 3을 참조하면, 워크펑션 메탈(160) 상에 절연막(170)을 형성한다. 이 때, 절연막(170)은 예를 들어, ALD(atomic layer deposition), CVD(chemical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition) 등을 이용하여 워크펑션 메탈(160) 상에 형성될 수 있으며, 그 형상은 도시된 것과 같이 하부 워크펑션 메탈(160)의 형상에 컨포말할 수 있다.
본 실시예에서, 이러한 절연막(170)은 예를 들어, 산화막일 수 있다. 구체적으로, 절연막(170)은 워크펑션 메탈(160)에 대해 식각 선택비를 갖는 산화막일 수 있다. 더욱 구체적으로, 절연막(170)은 워크펑션 메탈(160)과, 후술할 희생막(도 4의 180)에 대해 식각 선택비를 갖는 산화막일 수 있다.
다음 도 4를 참조하면, 절연막(170) 상에 희생막(180)을 형성한다. 이 때, 희생막(180)은 도시된 것과 같이 제1 및 제2 트렌치(도 2의 112, 114)를 각각 채우도록 형성될 수 있다. 본 실시예에서, 이러한 희생막(180)은 예를 들어, 유기물로 이루어진 유기물막일 수 있다. 본 발명의 몇몇 실시예에서, 이러한 희생막(180)의 예로는, 포토 레지스트 등을 들 수 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다.
다음 도 5를 참조하면, 희생막(도 4의 180)을 식각하여, 그 상면이 제1 트렌치(도 1의 112) 내부에 배치되는 제1 희생막 패턴(181)과, 그 상면이 제2 트렌치(도 1의 114) 내부에 배치되는 제2 희생막 패턴(182)을 형성한다.
구체적으로 먼저, 희생막(도 4의 180) 하부에 형성된 절연막(170)이 노출될 때까지 희생막(도 4의 180)을 제1 식각한다. 이 때, 제1 식각된 희생막(도 4의 180)의 상면은 절연막(170)의 상면과 실질적으로 동일한 높이에 배치될 수 있다. 이어서, 제1 식각된 희생막(도 4의 180)을 일정 시간 동안 제2 식각하여 그 상면이 제1 트렌치(도 1의 112)와 제2 트렌치(도 1의 114) 내부에 각각 배치되는 제1 희생막 패턴(181)과, 제2 희생막 패턴(182)을 형성한다. 여기서는, 이해의 편의를 위해, 희생막(도 4의 180)을 식각하여 제1 및 제2 희생막 패턴(181, 182)을 형성하는 과정을, 제1 식각과 제2 식각으로 구분하여 설명하였으나, 본 발명의 몇몇 실시예에서는 이러한 제1 식각과 제2 식각이 서로 구분됨 없이 한번에 수행될 수도 있다.
다음 도 6을 참조하면, 희생막 패턴(181, 182) 상부에 형성된 절연막(도 5의 170)을 선택적으로 식각하여, 제1 및 제2 트렌치(도 1의 112, 114) 내에 각각 절연막 패턴(171, 172)을 형성한다. 구체적으로, 제1 희생막 패턴(181) 상부에 형성된 절연막(도 5의 170)을, 절연막(도 5의 170)과, 워크펑션 메탈(160) 및 제1 희생막 패턴(181) 간의 식각 선택비를 이용하여 식각함으로써 제1 절연막 패턴(171)을 형성하고, 제2 희생막 패턴(182) 상부에 형성된 절연막(도 5의 170)을, 절연막(도 5의 170)과, 워크펑션 메탈(160) 및 제2 희생막 패턴(182) 간의 식각 선택비를 이용하여 식각함으로써 제2 절연막 패턴(172)을 형성한다. 이 때, 형성된 제1 및 제2 절연막 패턴(171, 172)의 최상면(예를 들어, 양단)은, 도시된 것과 같이 제1 및 제2 희생막 패턴(181, 182)의 상면과 실질적으로 동일한 높이에 배치될 수 있다.
다음 도 7을 참조하면, 절연막 패턴(171, 172) 상부에 형성된 워크펑션 메탈(도 6의 160)을 선택적으로 식각하여, 그 최상면이 각각 제1 및 제2 트렌치(도 1의 112, 114) 내부에 배치되는 제1 및 제2 워크펑션 메탈 패턴(161, 162)을 형성한다. 구체적으로, 제1 절연막 패턴(171) 상부에 형성된 워크펑션 메탈(도 6의 160)을, 워크펑션 메탈(도 6의 160)과, 제2 도전막(150), 제1 절연막 패턴(171), 및 제1 희생막 패턴(181) 간의 식각 선택비를 이용하여 식각함으로써, 제1 워크펑션 메탈 패턴(161)을 형성하고, 제2 절연막 패턴(172) 상부에 형성된 워크펑션 메탈(도 6의 160)을, 워크펑션 메탈(도 6의 160)과, 제2 도전막(150), 제2 절연막 패턴(172), 및 제2 희생막 패턴(182) 간의 식각 선택비를 이용하여 식각함으로써, 제2 워크펑션 메탈 패턴(162)을 형성한다. 이 때, 형성된 제1 워크펑션 메탈 패턴(161)의 최상면(예를 들어, 양단)은, 도시된 것과 같이 제1 절연막 패턴(171)의 최상면(예를 들어, 양단), 및 제1 희생막 패턴(181)의 상면과 실질적으로 동일한 높이에 배치될 수 있고, 제2 워크펑션 메탈 패턴(162)의 최상면(예를 들어, 양단)은, 도시된 것과 같이 제2 절연막 패턴(172)의 최상면(예를 들어, 양단), 및 제2 희생막 패턴(182)의 상면과 실질적으로 동일한 높이에 배치될 수 있다.
다음 도 8을 참조하면, 제1 및 제2 워크펑션 메탈 패턴(161, 162) 상에 각각 형성된 제1 및 제2 절연막 패턴(도 7의 171, 172)과, 제1 및 제2 희생막 패턴(도 7의 181, 182)을 제거한다. 구체적으로, 먼저, 제1 및 제2 희생막 패턴(도 7의 181, 182)을 제2 도전막(150)과의 식각 선택비를 이용하여 식각하되, 각각 제1 및 제2 절연막 패턴(도 7의 171, 172)을 식각 정지막으로 이용하여 식각한다. 이에 따라, 제1 및 제2 희생막 패턴(도 7의 181, 182)이 제거되고, 제1 및 제2 절연막 패턴(도 7의 171, 172)이 노출되게 된다. 이어서, 제1 및 제2 절연막 패턴(도 7의 171, 172)을 제2 도전막(150)과의 식각 선택비를 이용하여 식각하되, 각각 제1 및 제2 워크펑션 메탈 패턴(161, 162)을 식각 정지막으로 이용하여 식각한다. 이에 따라, 제1 및 제2 절연막 패턴(도 7의 171, 172)이 제거되고, 제1 및 제2 트렌치(도 1의 112, 114) 내에는 각각 제1 및 제2 워크펑션 메탈 패턴(161, 162)만 남게 된다.
다음 도 9를 참조하면, 제1 트렌치(도 1의 112) 내에 형성된 제1 워크펑션 메탈 패턴(161)을 제거한다. 본 실시예에서는, 제1 워크펑션 메탈 패턴(161)이 P타입 워크펑션 메탈 패턴인 것을 가정하여, 이를 제거하나, 워크펑션 메탈의 특성에 따라, 이 공정은 얼마든지 변형되거나 생략될 수 있다.
이어서, 도 1을 참조하면, 제1 트렌치 내부(112)에 제1 메탈 게이트 구조물(미도시)을 형성하고, 제2 트렌치(114) 내부의 제2 워크펑션 메탈 패턴(162) 상에 제2 메탈 게이트 구조물(미도시)을 형성한다. 그리고, 형성된 제1 및 제2 메탈 게이트 구조물(미도시)을 층간 절연막(110)이 노출될 때까지 평탄화하여, 게이트 절연막 패턴(131)과, 제1 및 제2 도전막 패턴(141, 151)과, 제1 및 제2 메탈 게이트 구조물 패턴(200, 210)을 형성한다.
이하, 도 10을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서는, 앞서 설명한 실시예와 동일한 구성요소에 대한 중복된 설명은 생략하도록 하고, 그 차이점을 위주로 설명하도록 한다.
도 10을 참조하면, 층간 절연막(110)은, 반도체 기판(100)의 제3 영역(Ⅲ) 상에 형성되고 제1 폭(CL1)을 갖는 제3 트렌치(116)와, 반도체 기판(100)의 제4 영역(Ⅳ) 상에 형성되고 제2 폭(CL2)을 갖는 제4 트렌치(118)를 포함할 수 있다. 여기서, 제1 폭(CL)과 제2 폭(CL)은 각각 트랜지스터의 채널 길이(channel length)와 실질적으로 동일할 수 있으며, 제1 폭(CL)과 제2 폭(CL)은 서로 다를 수 있다. 특히, 본 발명의 몇몇 실시예에서, 제1 폭(CL)은 도시된 것과 같이 제2 폭(CL)보다 작을 수 있다.
반도체 기판(100)의 제3 영역(Ⅲ)과 제4 영역(Ⅳ) 상에는 각각, 예를 들어, P형 전계효과 트랜지스터(PFET)가 형성될 수 있다. 그리고, 각 PFET은 도시된 것과 같이, 양단이 챔퍼진(chamfered) 형상의 제3 및 제4 워크펑션 메탈 패턴(163, 164)을 포함할 수 있다. 이 때, 층간 절연막(110)의 상면(즉, 제3 트렌치(116)의 상면)으로부터 제3 워크펑션 메탈 패턴(163)의 최상면(즉, 제3 워크펑션 메탈 패턴(163)의 양단)까지 측정한 제1 깊이(D1)와, 층간 절연막(100)의 상면(즉, 제4 트렌치(118)의 상면)으로부터 제4 워크펑션 메탈 패턴(164)의 최상면(즉, 제4 워크펑션 메탈 패턴(164)의 양단)까지 측정한 제2 깊이(D2)는 서로 다를 수 있다. 특히, 제1 폭(CL)이 도시된 것과 같이 제2 폭(CL)보다 작을 경우, 제1 깊이(D1)는 제2 깊이(D2)보다 작을 수 있다. 이렇게, 제1 깊이(D1)와 제2 깊이(D2)가 차이나는 것은, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에서, 트랜지스터의 채널 길이에 따라 워크펑션 메탈(도 11의 160)의 식각량이 달라지기 때문일 수 있다.
이하, 도 11 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 11을 참조하면, 반도체 기판(100) 상에 형성되고, 제1 폭(도 10의 CL1)을 갖는 제3 트렌치(도 10의 116)와, 제1 폭(도 10의 CL1)보다 큰 제2 폭(도 10의 CL2)을 갖는 제4 트렌치(도 10의 118)를 포함하는 층간 절연막(110)을 준비한다. 이 때, 제3 트렌치(도 10의 116)와, 제4 트렌치(도 10의 118)의 양측에는 각각 절연 물질 등으로 이루어진 스페이서(115)가 배치될 수 있다. 그리고, 이어서, 제3 및 제4 트렌치(도 10의 116, 118) 내에 각각 인터페이스막 패턴(120), 게이트 절연막(130), 제1 도전막(140), 제2 도전막(150), 워크펑션 메탈(160), 절연막(170), 및 희생막(도 4의 180)을 순차적으로 형성한다. 이에 관해서는 앞서 충분히 설명한바, 중복된 설명을 생략한다.
이이서, 희생막(도 4의 180)을 식각하여, 그 상면이 제3 트렌치(도 10의 116) 내부에 배치되는 제3 희생막 패턴(183)과, 그 상면이 제4 트렌치(도 10의 118) 내부에 배치되는 제4 희생막 패턴(184)을 형성한다.
이 때, 제4 트렌치(도 10의 118)에 형성된 희생막(도 4의 180)은, 제3 트렌치(도 10의 116)에 형성된 희생막(도 4의 180)과 비교하여, 식각액과 접촉하는 단면적이 넓기 때문에, 동일한 시간 동안 제4 트렌치(도 10의 118)에 형성된 희생막(도 4의 180)과 제3 트렌치(도 10의 116)에 형성된 희생막(도 4의 180)을 식각할 경우, 동안 제4 트렌치(도 10의 118)에 형성된 희생막(도 4의 180)의 식각량이 더 많을 수 있다. 따라서, 제4 트렌치(도 10의 118) 내부에 배치되는 제4 희생막 패턴(184)은 도시된 것과 같이 제3 트렌치(도 10의 116) 내부에 배치되는 제3 희생막 패턴(183)보다 낮게 형성될 수 있다.
다음, 도 12를 참조하면, 제3 및 제4 희생막 패턴(183, 184) 상부에 각각 형성된 절연막(도 11의 170)을 선택적으로 식각하여, 제3 및 제4 트렌치(도 10의 116, 118) 내에 각각 제3 절연막 패턴(173)과 제4 절연막 패턴(174)을 형성한다. 이 때, 제4 희생막 패턴(184)이 제3 희생막 패턴(183)에 비해 낮게 형성되기 때문에, 제4 절연막 패턴(174)의 최상면(예를 들어, 그 양단)은 도시된 것과 같이 제3 절연막 패턴(173)의 최상면(예를 들어, 그 양단)보다 낮게 형성될 수 있다.
다음 도 13을 참조하면, 제3 및 제4 절연막 패턴(173, 174) 상부에 각각 형성된 워크펑션 메탈(도 12의 160)을 선택적으로 식각하여, 그 최상면이 각각 제3 및 제4 트렌치(도 10의 116, 118) 내부에 배치되는 제3 및 제4 워크펑션 메탈 패턴(163, 164)을 형성한다. 이 때에도, 제4 희생막 패턴(184) 및 제4 절연막 패턴(174)이 제3 희생막 패턴(183)과 제3 절연막 패턴(173)에 비해 낮게 형성되기 때문에, 제4 워크펑션 메탈 패턴(164)의 최상면(예를 들어, 그 양단)은 도시된 것과 같이 제3 워크펑션 메탈 패턴(163)의 최상면(예를 들어, 그 양단)보다 낮게 형성될 수 있다.
이어서, 도 10을 참조하면, 제3 트렌치(116)와 제4 트렌치(118) 내부에 각각 제3 트렌치(116)와 제4 트렌치(118)를 채우는 메탈 게이트 구조물 패턴(210)을 형성한다.
다음 도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다. 이하에서는, 본 발명의 실시예들에 따른 반도체 장치의 일 예로, 메모리 소자 중 SRAM을 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.
도 14를 참조하면, 반도체 장치는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터)(INV1, INV2)의 출력 노드에 연결된 제1 전송 트랜지스터(T1) 및 제2 전송 트랜지스터(T2)를 포함할 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 전송 트랜지스터(T1)와 제2 전송 트랜지스터(T2)의 게이트는 각각 워드 라인(WL1, WL2)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 부하 트랜지스터(T5)와 제1 구동 트랜지스터(T3)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 부하 트랜지스터(T6)와 제2 구동 트랜지스터(T4)를 포함할 수 있다. 또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고(노드 NC2 참조), 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다(노드 NC1 참조).
여기서, 제1 부하 트랜지스터(T5)와 제2 부하 트랜지스터(T6) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 P형 전계효과 트랜지스터(PFET)로 구성될 수 있고, 제1 전송 트랜지스터(T1), 제2 전송 트랜지스터(T2), 제1 구동 트랜지스터(T3), 제2 구동 트랜지스터(T4) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 N형 전계효과 트랜지스터(NFET)로 구성될 수 있다.
다음 도 15를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 장치에 대해 설명한다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 15를 참조하면, 반도체 장치의 반도체 기판(100)은 제5 영역(Ⅴ), 제6 영역(Ⅵ) 및 제7 영역(Ⅶ)을 포함할 수 있다. 여기서, 제5 영역(Ⅴ) 및 제6 영역(Ⅵ)은, 예를 들어, 앞서 설명한 SRAM 등이 형성되는 메모리 영역일 수 있고, 제7 영역(Ⅶ)은 주변(peripheral) 회로 영역일 수 있다. 주변 회로 영역은 예를 들어, 입출력(I/O) 영역을 포함할 수 있다. 제7 영역(Ⅶ)은 제5 영역(Ⅴ) 및 제6 영역(Ⅵ)에 비해서 밀도(density)가 낮고, 소자간의 간격이 넓을 수 있다.
제5 영역(Ⅴ)과 제6 영역(Ⅵ)에는 각각, 앞서 설명한 본 발명의 실시예들에 따른 N형 전계효과 트랜지스터(NFET)와 P형 전계효과 트랜지스터(PFET)가 형성될 수 있다. 그리고, 제7 영역(Ⅶ)에는 제6 영역(Ⅵ)에 형성된 P형 전계효과 트랜지스터(PFET)보다 채널 길이가 큰 P형 전계효과 트랜지스터(PFET)가 로직 소자의 형태로 형성될 수 있다.
다음 도 16을 참조하여, 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템에 대해 설명한다.
도 16은 본 발명의 실시예들에 따른 반도체 장치가 적용되는 전자 시스템의 블록도이다.
도 16을 참조하면, 전자 시스템(900)은 메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)를 포함할 수 있다. 이러한 전자 시스템(900)의 예로는 모바일 기기나 컴퓨터 등을 들 수 있다.
메모리 시스템(912), 프로세서(914), 램(916), 및 유저인터페이스(918)는 버스(Bus, 920)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(914)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있다. 램(916)은 프로세서(914)의 동작 메모리로서 사용될 수 있다.
예를 들어, 프로세서(914), 램(916), 및/또는 메모리 시스템(912)은 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 그리고, 본 발명의 몇몇 실시예에서, 프로세서(914)와 램(916)은 하나의 패키지에 포함될 수도 있다.
유저 인터페이스(918)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(912)은 프로세서(914)의 동작을 위한 코드, 프로세서(914)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(912)은 제어기 및 메모리를 포함할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판 110: 층간 절연막
112, 114, 116, 118: 트렌치 120: 인터페이스막 패턴
131: 게이트 절연막 패턴 141, 151: 도전막 패턴
161~164: 워크펑션 메탈 패턴 171~174: 절연막 패턴
181~184: 희생막 패턴 200, 210: 메탈 게이트 구조물 패턴

Claims (19)

  1. 반도체 기판 상에, 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치 내에 워크펑션 메탈을 형성하고,
    상기 워크펑션 메탈 상에 절연막을 형성하고,
    상기 절연막 상에 상기 트렌치를 채우는 희생막을 형성하고,
    상기 희생막을 식각하여, 그 상면이 상기 트렌치 내부에 배치되는 희생막 패턴을 형성하고,
    상기 희생막 패턴 상부에 형성된 상기 절연막을 선택적으로 식각하여, 절연막 패턴을 형성하고,
    상기 절연막 패턴 상부에 형성된 상기 워크펑션 메탈을 선택적으로 식각하여, 그 최상면이 상기 트렌치 내부에 배치되는 워크펑션 메탈 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서,
    상기 희생막을 식각하는 것은,
    상기 절연막이 노출될 때까지 상기 희생막을 제1 식각하고,
    상기 제1 식각된 상기 희생막을 제2 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  3. 제 2항에 있어서,
    상기 절연막은 산화막을 포함하고,
    상기 희생막은 유기물막을 포함하는 반도체 장치의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 트렌치를 포함하는 층간 절연막을 형성하는 것은,
    상기 트렌치 내에 게이트 절연막, 도전막을 순차적으로 형성하는 것을 포함하고,
    상기 트렌치 내에 워크펑션 메탈을 형성하는 것은,
    상기 도전막 상에 상기 워크펑션 메탈을 형성하는 것을 포함하고,
    상기 워크펑션 메탈은 TiN을 포함하고,
    상기 도전막은 TaN을 포함하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서,
    상기 희생막 패턴 상부에 형성된 상기 절연막을 선택적으로 식각하는 것은,
    상기 절연막과, 상기 워크펑션 메탈 및 상기 희생막 패턴 간의 식각 선택비를 이용하여, 상기 절연막을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  8. 삭제
  9. 반도체 기판 상에, 제1 폭을 갖는 제1 트렌치와, 상기 제1 폭과 다른 제2 폭을 갖는 제2 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 제1 및 제2 트렌치 내에 각각 워크펑션 메탈을 형성하고,
    상기 제1 및 제2 트렌치 내에 형성된 워크펑션 메탈 상에 각각 절연막을 형성하고,
    상기 절연막 상에 상기 제1 및 제2 트렌치를 각각 채우는 희생막을 형성하고,
    상기 희생막을 식각하여, 그 상면이 상기 제1 및 제2 트렌치 내부에 각각 배치되는 제1 및 제2 희생막 패턴을 형성하고,
    상기 제1 및 제2 희생막 패턴 상부에 형성된 상기 절연막을 선택적으로 식각하여 그 최상면이 상기 제1 및 제2 트렌치 내부에 각각 배치되는 제1 및 제2 절연막 패턴을 형성하고,
    상기 제1 및 제2 절연막 패턴 상부에 형성된 상기 워크펑션 메탈을 선택적으로 식각하여, 그 최상면이 상기 제1 트렌치 내부에 배치되는 제1 워크펑션 메탈 패턴과 그 최상면이 상기 제2 트렌치 내부에 배치되는 제2 워크펑션 메탈 패턴을 형성하는 것을 포함하되,
    상기 층간 절연막의 상면으로부터 상기 제1 워크펑션 메탈 패턴의 최상면까지 측정한 제1 깊이와, 상기 층간 절연막의 상면으로부터 상기 제2 워크펑션 메탈 패턴의 최상면까지 측정한 제2 깊이는 서로 다른 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 작고,
    상기 제1 깊이는 상기 제2 깊이보다 작은 반도체 장치의 제조 방법.
  11. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 상면 상에 형성되고, 상기 제1 영역에 형성되는 제1 트렌치 및 상기 제2 영역에 형성되는 제2 트렌치를 포함하는 층간 절연막;
    상기 제1 트렌치 내의, 상기 층간 절연막의 측면 및 상기 반도체 기판의 상면 상에 형성되고, 최상면이 상기 제1 트렌치의 상면까지 연장되지 않는 제1 워크펑션 메탈 패턴;
    상기 제2 트렌치 내의, 상기 층간 절연막의 측면 및 상기 반도체 기판의 상면 상에 형성되고, 최상면이 상기 제2 트렌치의 상면까지 연장되지 않는 제2 워크펑션 메탈 패턴;
    상기 제1 워크펑션 메탈 패턴 상의, 상기 제1 트렌치 내에 형성되는 제1 메탈 게이트 구조물 패턴; 및
    상기 제2 워크펑션 메탈 패턴 상의, 상기 제2 트렌치 내의 형성되는 제2 메탈 게이트 구조물 패턴을 포함하고,
    상기 제1 워크펑션 메탈 패턴의 최상면의 높이는, 상기 제2 워크펑션 메탈 패턴의 최상면의 높이보다 높은 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 작은 반도체 장치.
  13. 제 11항에 있어서,
    상기 제1 트렌치 및 상기 제2 트렌치 내에 형성되는 제1 도전막 패턴과,
    상기 제1 트렌치 및 상기 제2 트렌치 내의 상기 제1 도전막 패턴 상에 형성되는 제2 도전막 패턴을 더 포함하고,
    상기 제1 도전막 패턴은 제1 물질을 포함하고, 상기 제2 도전막 패턴은 상기 제1 물질과 다른 제2 물질을 포함하는 반도체 장치.
  14. 제 13항에 있어서,
    상기 제1 물질은 제1 메탈 질화막을 포함하고, 상기 제2 물질은 제2 메탈 질화막을 포함하는 반도체 장치.
  15. 제 14항에 있어서,
    상기 제1 메탈 질화막은 TiN막을 포함하고, 상기 제2 메탈 질화막은 TaN막을 포함하는 반도체 장치.
  16. 제 15항에 있어서,
    상기 제1 메탈 질화막은 5 내지 40 Å의 두께를 갖고, 상기 제2 메탈 질화막은 5 내지 30 Å의 두께를 갖는 반도체 장치.
  17. 제1 영역 및 제2 영역을 포함하는 반도체 기판;
    상기 제1 영역에 형성되는 제1 PFET; 및
    상기 제2 영역에 형성되는 제2 PFET을 포함하고,
    상기 제1 PFET은,
    제1 스페이서와, 상기 제1 스페이서의 측벽을 따라 연장되는 제1 워크펑션 메탈 패턴을 포함하고,
    상기 제2 PFET은,
    제2 스페이서와, 상기 제2 스페이서의 측벽을 따라 연장되는 제2 워크펑션 메탈 패턴을 포함하고,
    상기 제1 워크펑션 메탈 패턴의 최상면의 높이는, 상기 제2 워크펑션 메탈 패턴의 최상면의 높이보다 높고,
    상기 제1 PFET의 채널 길이는 상기 제2 PFET의 채널 길이보다 작은 반도체 장치.
  18. 제 17항에 있어서,
    상기 제1 워크펑션 메탈 패턴 및 상기 제2 워크펑션 메탈 패턴은 메탈 질화막을 포함하는 반도체 장치.
  19. 제 18항에 있어서,
    상기 제1 워크펑션 메탈 패턴 및 상기 제2 워크펑션 메탈 패턴은 TiN막을 포함하는 반도체 장치.
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