CN104851807A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种形成半导体器件的方法。一种形成半导体器件的方法包括在鳍上形成半导体层，其中鳍和半导体层分别包括第一和第二半导体材料。此外，该方法包括通过去除鳍的至少一部分来限定包括第二半导体材料的第一和第二有源鳍。本发明还提供了相关的半导体器件。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件以及形成半导体器件的方法。
背景技术
随着半导体器件在尺寸上减小，半导体器件的半导体元件也在尺寸上减小。为了提高这样的小型半导体器件的性能，可以进行许多研究。
发明内容
各个实施方式提供以相对简化的方式制造具有提高的性能的半导体器件的方法。例如，根据本发明构思的各个实施方式，一种制造半导体器件的方法可以包括通过蚀刻基底形成从基底向上突起的鳍，该基底包括第一半导体材料。该方法可以包括在鳍上共形地形成包括不同于第一半导体材料的第二半导体材料的有源层。该方法可以包括通过去除有源层的在鳍的顶表面上的部分，暴露鳍的顶表面。该方法可以包括通过去除包括暴露的顶表面的鳍的至少一部分，形成包括第二半导体材料的第一和第二有源鳍。该方法可以包括在第一和第二有源鳍上共形地形成栅极绝缘层。此外，该方法可以包括在栅极绝缘层上形成栅极电极。
在各个实施方式中，形成有源层可以包括：形成包括第二半导体材料的第一有源层；以及在第一有源层上形成包括不同于第一半导体材料的第三半导体材料的第二有源层。在一些实施方式中，第二半导体材料可以不同于第三半导体材料。此外，在一些实施方式中，形成有源层可以包括形成包括不同于第一半导体材料的第四半导体材料的第三有源层。在一些实施方式中，第二半导体材料和第四半导体材料包括相同的半导体材料。此外，在一些实施方式中，第一半导体材料包括锗(Ge)，第二和第四半导体材料包含铟磷化物(InP)，第三半导体材料包括铟镓砷化物(InGaAs)。
根据各个实施方式，该方法可以包括在去除包括暴露的顶表面的鳍的至少一部分之后，在第一和第二有源鳍之间形成隔离层。在一些实施方式中，第一和第二有源鳍的顶表面可以突出超过隔离层的顶表面。
在各个实施方式中，在去除包括暴露的顶表面的鳍的至少一部分之后，该方法包括：通过利用第一和第二有源鳍作为掩模蚀刻基底，在第一有源鳍下面形成包括第一半导体材料的第一鳍并且在第二有源鳍下面形成包括第一半导体材料的第二鳍；以及在基底上形成填充第一鳍与第二鳍之间的空间的隔离层。在一些实施方式中，隔离层的顶表面可以高于第一和第二鳍的顶表面。
根据各个实施方式，该方法可以包括在形成有源层之前，形成邻近鳍的底部分并且暴露鳍的顶部分的第一隔离层。在一些实施方式中，该方法可以包括在去除包括暴露的顶表面的鳍的至少一部分之后，在第一和第二有源鳍之间形成第二隔离层。此外，第一和第二有源鳍可以突出超过第二隔离层的顶表面。
在各个实施方式中，该方法可以包括：在形成鳍之后，在基底上形成牺牲层图案；以及在形成有源层之后，去除牺牲层图案。此外，该方法可以包括：邻近第一和第二有源鳍的底部分形成隔离层，其中去除包括暴露的顶表面的鳍的至少一部分包括去除包括暴露的顶表面的鳍的至少一部分直到包括暴露的顶表面的鳍与隔离层的顶表面共面。
一种用于制造半导体器件的方法可以包括通过蚀刻基底，形成从基底向上突起的鳍，该基底包括第一半导体材料。该方法可以包括邻近鳍的第一侧表面形成第一至第三有源层，第一至第三有源层中的至少一个包括不同于第一半导体材料的第二半导体材料。该方法可以包括邻近鳍的第二侧表面形成第四至第六有源层，第四至第六有源层中的至少一个包括不同于第一半导体材料的第三半导体材料。该方法可以包括通过去除鳍的至少一部分，形成包括第一至第三有源层的第一有源鳍以及包括第四至第六有源层的第二有源鳍。该方法可以包括在第一和第二有源鳍上形成栅极绝缘层。此外，该方法可以包括在栅极绝缘层上形成栅极电极。
在各个实施方式中，该方法可以包括：在去除鳍的至少一部分之后，在第一和第二有源鳍之间形成隔离层。在一些实施方式中，该方法可以包括：在第一有源鳍下面形成包括第一半导体材料的第一鳍；以及在第二有源鳍下面形成包括第一半导体材料的第二鳍。此外，鳍可以在第一方向上从基底突起并且可以在与第一方向垂直的第二方向上延伸，第一和第二有源鳍可以在第二方向上与鳍平行地延伸，栅极电极可以在第一和第二有源鳍上在交叉第一和第二方向的第三方向上延伸，第一有源鳍的端部分可以邻近鳍的底部分弯曲以在第三方向上延伸。
根据各个实施方式，一种半导体器件可以包括基底，该基底包括第一半导体材料。该半导体器件可以包括从基底向上突起并且包括不同于第一半导体材料的第二半导体材料的第一有源鳍。该半导体器件可以包括从基底向上突起的第二有源鳍，该第二有源鳍包括第二半导体材料并且与第一有源鳍间隔开。该半导体器件可以包括在第一有源鳍的第一侧表面、第一顶表面和第二侧表面上以及在第二有源鳍的第三侧表面、第二顶表面和第四侧表面上的栅极绝缘层。此外，该半导体器件可以包括在栅极绝缘层上的栅极电极。
在各个实施方式中，该半导体器件可以包括在第一和第二有源鳍之间从基底向上突起并且包括第一半导体材料的鳍。在一些实施方式中，第一半导体材料可以包括IV族半导体，第二半导体材料可以包括III-V族化合物半导体。此外，第一半导体材料可以包括锗(Ge)，第二半导体材料可以包括铟磷化物(InP)和铟镓砷化物(InGaAs)中的至少一种。
根据各个实施方式，该半导体器件可以包括在第一和第二有源鳍之间的隔离层，其中第一和第二有源鳍的底部分沿着基底的顶表面延伸。在一些实施方式中，该半导体器件可以包括在第一和第二有源鳍之间从基底向上突起并且包括第一半导体材料的鳍。此外，该半导体器件可以包括在鳍上的隔离层，第一和第二有源鳍可以通过隔离层与鳍间隔开。
在各个实施方式中，第一有源鳍可以包括顺序层叠的第一和第二有源层。第一有源层可以包括第二半导体材料，第二有源层可以包括不同于第二半导体材料的第三半导体材料。在一些实施方式中，第一半导体材料可以包括锗(Ge)，第二半导体材料可以包括铟磷化物(InP)，第三半导体材料可以包括铟镓砷化物(InGaAs)。此外，第一有源鳍可以包括在第二有源层上的第三有源层，第三有源层可以包括第二半导体材料。
根据各个实施方式，该半导体器件可以包括鳍，该鳍包括第一半导体材料，其中基底包括第一区域和第二区域，其中第一和第二有源鳍在第一区域中，其中鳍在第二区域中，其中栅极绝缘层和栅极电极在鳍以及第一和第二有源鳍上。此外，第一区域可以包括NMOS区域，第二区域可以包括PMOS区域。
根据各个实施方式，一种半导体器件可以包括基底，该基底包括第一半导体材料。该半导体器件可以包括包含第一半导体材料并且从基底向上突起的第一鳍。该半导体器件可以包括从基底向上突起的第二鳍，第二鳍可以与第一鳍间隔开并且可以包括第一半导体材料。该半导体器件可以包括第一有源鳍，该第一有源鳍在第一鳍上从基底向上突起并且包括不同于第一半导体材料的第二半导体材料。该半导体器件可以包括第二有源鳍，该第二有源鳍在第二鳍上从基底向上突起并且包括第二半导体材料。该半导体器件可以包括在第一和第二有源鳍上的栅极绝缘层。此外，该半导体器件可以包括在栅极绝缘层上并且在第一方向上延伸的栅极电极。
在各个实施方式中，栅极绝缘层可以与第一和第二鳍间隔开。在一些实施方式中，第一有源鳍可以包括顺序层叠的第一和第二有源层。此外，第一有源层可以包括不同于第一半导体材料的第二半导体材料，第二有源层可以包括不同于第一和第二半导体材料的第三半导体材料。
根据各个实施方式，第一有源鳍可以包括层叠在第二有源层上并且包括第二半导体材料的第三有源层。在一些实施方式中，第一半导体材料可以包括IV族半导体，第二和第三半导体材料每个可以包括III-V族化合物半导体。此外，第一半导体材料可以包括锗(Ge)，第二半导体材料可以包括铟磷化物(InP)，第三半导体材料可以包括铟镓砷化物(InGaAs)。
根据各个实施方式，一种形成半导体器件的方法可以包括在半导体鳍上形成半导体层。半导体鳍和半导体层可以分别包括不同的第一和第二半导体材料。此外，该方法可以包括通过去除半导体鳍的至少一部分，分别在半导体鳍的第一和第二侧壁上限定包括第二半导体材料的第一和第二有源鳍。在一些实施方式中，限定第一和第二有源鳍可以包括：通过从半导体鳍的最高表面去除部分半导体层，暴露半导体鳍的最高表面；然后蚀刻半导体鳍的最高表面。此外，在半导体鳍上形成半导体层可以包括在半导体鳍上外延生长第一和第二半导体层，其中第一半导体层可以包括第二半导体材料，以及其中第二半导体层可以包括不同于第一和第二半导体材料的第三半导体材料。
在各个实施方式中，该方法可以包括：在去除半导体鳍的至少一部分之后，在第一和第二有源鳍之间并且在半导体鳍上形成隔离层；以及在第一和第二有源鳍上并且在其间的隔离层上形成栅极电极。此外，形成半导体层可以包括在半导体鳍的第一和第二侧壁上生长多个量子阱层，限定第一和第二有源鳍可以包括通过蚀刻半导体鳍的最高表面，限定突出超过半导体鳍的最高表面的第一和第二量子阱结构。
附图说明
从以下结合附图进行的简要描述，示例实施方式将被更清晰地理解。附图显示了如在此描述的非限制性的示例实施方式。
图1是根据本发明构思的一些实施方式的半导体器件的透视图。
图2是沿着图1的线A-A截取的截面图。
图3是沿着图1的线B-B截取的截面图。
图4是根据本发明构思的一些实施方式的半导体器件的截面图。
图5是根据本发明构思的一些实施方式的半导体器件的截面图。
图6是根据本发明构思的一些实施方式的半导体器件的截面图。
图7是根据本发明构思的一些实施方式的半导体器件的截面图。
图8是根据本发明构思的一些实施方式的半导体器件的截面图。
图9是根据本发明构思的一些实施方式的半导体器件的示意布局图。
图10至图19是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。
图20至图26是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。
图27至图36是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。
图37至图44是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。
图45是用于说明包括根据本发明构思的一些实施方式的半导体器件的存储器件的电路图。
图46是图45中显示的存储器件的布局图。
图47是示出包括根据本发明构思的一些实施方式的半导体器件的示例逻辑器件的图示。
图48是示出包括根据本发明构思的一些实施方式的半导体器件的示例逻辑器件的图示。
图49是包括根据本发明构思的一些实施方式的半导体器件的SoC系统的框图。
图50是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图。
图51至图53示出能够采用根据本发明构思的一些实施方式的半导体器件的示例半导体系统。
具体实施方式
以下参考附图描述示例实施方式。许多不同的形式和实施方式是可能的，而不背离本公开的精神和教导，因此本公开不应被理解为限于在此阐述的示例实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并且将向本领域的技术人员传达本公开的范围。在图中，为了清晰，可以夸大层和区域的尺寸和相对尺寸。相同的附图标记在整个说明书中指代相同的元件。
在此使用的术语仅用于描述特定实施方式，不旨在作为实施方式的限制。在此使用时，单数形式也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，当在本说明书中使用时，术语“包括”和/或“包含”表示所述特征、整数、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
将理解，当一元件或层被称为“联接到”、“连接到”或“响应于”另一元件或层、或者在另一元件或层“上”时，它可以直接联接到、连接到或响应于所述另一元件或层，或者直接在所述另一元件或层上，或者也可以存在居间元件。相反，当元件被称为“直接联接到”、“直接连接到”或“直接响应于”另一元件或者“直接在”另一元件“上”时，不存在居间元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“在……之下”、“下”、“在……之上”、“上”等来描述一个元件或特征与另一元件(或多个元件)或特征(或多个特征)如图中所示的关系。将理解，空间关系术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“之下”或“下面”的元件可以取向为在所述其它元件或特征“之上”。因而，示例术语“在……之下”可以涵盖上和下两种取向。装置可以被另外地取向(旋转90度或其它取向)，并且在此使用的空间关系描述语可以被相应地解释。
在此参考截面图示描述了本发明构思的示例实施方式，其中截面图示是示例实施方式的理想化的实例实施方式(和中间结构)的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，本发明构思的示例实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。因此，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。
将理解，虽然术语“第一”、“第二”等可以在此使用来描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅被用于区分一个元件与另一元件。因而，“第一”元件可以被称为“第二”元件，而不背离本实施方式的教导。
除非另外地定义，在此使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域中的普通技术人员通常理解的相同含义。还将理解，术语(诸如在通用词典中所定义的那些)应被理解为具有与其在相关领域的背景中和/或本说明书中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
如通过本发明理解的，根据此处描述的不同实施方式的器件和形成器件的方法可以被实施在诸如集成电路的微电子器件中，其中根据此处描述的不同实施方式的多个器件被集成在同一微电子器件中。因此，此处示出的截面图(或多个截面图)可以在微电子器件中在两个不同方向(其不需要正交)上重复。因而，实施根据此处描述的不同实施方式的器件的微电子器件的平面图可以包括基于微电子器件的功能而成阵列和/或二维图案的多个器件。
根据此处描述的不同实施方式的器件可以取决于微电子器件的功能性而配置于其它器件之间。此外，根据此处描述的不同实施方式的微电子器件可以在可以垂直于两个不同方向的第三方向上重复，以提供三维集成电路。
因此，此处示出的截面图(或多个截面图)提供对于根据此处描述的不同实施方式的沿着平面图中的两个不同方向和/或透视图中的三个不同方向延伸的多个器件的支持。例如，当在器件/结构的截面图中示出单一有源区时，该器件/结构可以包括多个有源区以及在其上的晶体管结构(存储单元结构、栅极结构等等，如适于该情况的)，如将通过器件/结构的平面图示出的。
在下文中，将参考图1至图3描述根据本发明构思的一些实施方式的半导体器件。
图1是根据本发明构思的一些实施方式的半导体器件的透视图，图2是沿着图1的线A-A截取的截面图，图3是沿着图1的线B-B截取的截面图。
在图1至图3中，半导体器件1被示为鳍型晶体管(FinFET)，但是本发明构思的方面不限于此。也就是说，此处未示出的半导体器件也可以被使用。
参考图1至图3，半导体器件1包括基底10、第一有源鳍54、第二有源鳍59、栅极绝缘层40和栅极电极60。
基底10可以包括半导体。在本发明构思的一些实施方式中，基底10可以包括IV族半导体，包括例如硅(Si)和锗(Ge)。更详细地，基底10可以包括例如Ge，但是本发明构思的方面不限于此。
同时，在本发明构思的一些实施方式中，基底10可以包括III-V族化合物。III-V族化合物的示例包括砷化镓(GaAs)、磷化镓(GaP)、砷化铟(InAs)、磷化铟(InP)、铟镓砷化物(InGaAs)以及铟镓磷化物(InGaP)，但是不限于此。
同时，在本发明构思的一些实施方式中，基底10可以是外延层。也就是说，基底10可以通过外延生长工艺形成。
第一有源鳍54可以形成为在第一方向Z1上从基底10突出并且可以在第二方向Y1上延伸。第一有源鳍54的底部分可以沿着基底10的顶表面延伸，如图所示。
第二有源鳍59也可以形成为在第一方向Z1上从基底10突出并且可以在第二方向Y1上延伸。第二有源鳍59的底部分也可以沿着基底10的顶表面延伸，如图所示。
如图所示，第二有源鳍59可以形成为与第一有源鳍54分离。详细地，第一有源鳍54的顶部分和第二有源鳍59的顶部分可以不连接到彼此，而是可以彼此分离，如图所示。
在本发明构思的一些实施方式中，第一和第二有源鳍54和59可以包括不同于基底10的半导体。例如，第一和第二有源鳍54和59可以包括III-V族化合物半导体，基底10可以包括IV族半导体。详细地，例如，第一和第二有源鳍54和59可以包括InP和InGaAs中的至少一种，基底10可以包括Ge，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，第一有源鳍54可以包括顺序层叠的第一至第三有源层51、52和53。第一至第三有源层51、52和53可以是例如通过外延生长工艺形成的外延层。
第一有源层51可以包括与第二有源层52不同的半导体。详细地，第一有源层51可以包括III-V族化合物半导体中的一种，第二有源层52可以包括III-V族化合物半导体中的不同的一种。更详细地，第一有源层51可以包括InP，第二有源层52可以包括InGaAs，但是本发明构思的方面不限于此。
在第二有源层52上形成的第三有源层53可以包括与第二有源层52不同的半导体。详细地，第三有源层53可以包括III-V族化合物半导体中的一种，第二有源层52可以包括III-V族化合物半导体中的不同的一种。更详细地，第三有源层53可以包括InP，第二有源层52可以包括InGaAs，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，第一至第三有源层51、52和53可以形成量子阱结构。
在本发明构思的一些实施方式中，第二有源鳍59可以包括顺序层叠的第四至第六有源层56、57和58。第四至第六有源层56、57和58可以是例如通过外延生长工艺形成的外延层。
第四有源层56可以包括与第五有源层57不同的半导体。详细地，第四有源层56可以包括III-V族化合物半导体中的一种，第五有源层57可以包括III-V族化合物半导体中的不同的一种。更详细地，第四有源层56可以包括InP，第五有源层57可以包括InGaAs，但是本发明构思的方面不限于此。
在第五有源层57上形成的第六有源层58可以包括与第五有源层57不同的半导体。详细地，第六有源层58可以包括III-V族化合物半导体中的一种，第五有源层57可以包括III-V族化合物半导体中的不同的一种。更详细地，第六有源层58可以包括InP，第五有源层57可以包括InGaAs，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，第四至第六有源层56、57和58可以形成量子阱结构。
在本发明构思的一些实施方式中，各包括三个有源层的第一有源鳍54和第二有源鳍59被提供作为一个示例，但是本发明构思的方面不限于此。在本发明构思的一些实施方式中，第一有源鳍54和第二有源鳍59的每个可以被改成包括两个有源层。
在本发明构思的一些实施方式中，第一有源鳍54和第二有源鳍59的每个也可以改成具有n个有源层，其中n是4或更大的自然数。
鳍11可以形成在第一和第二有源鳍54和59之间，鳍11在第一方向Z1上从基底10突出并且在第二方向Y1上延伸。在本发明构思的一些实施方式中，因为鳍11通过蚀刻基底10形成，所以其可以包括与基底10相同的半导体。
详细地，鳍11可以包括例如IV族半导体，诸如Si或Ge。更详细地，鳍11可以包括例如Ge，但是本发明构思的方面不限于此。
如图所示，鳍11的顶表面可以低于第一和第二有源鳍54和59的顶表面。详细地，如图所示，鳍11的顶表面可以被定位得邻近于第一和第二有源鳍54和59的底部分。
第一隔离层20可以形成在第一和第二有源鳍54和59的外侧。如图所示，第一隔离层20可以形成在第一和第二有源鳍54和59上。
第二隔离层30可以形成在第一和第二有源鳍54和59的内侧处/上，也就是，形成在第一和第二有源鳍54和59之间。第二隔离层30可以形成在鳍11上。
在本发明构思的一些实施方式中，第一隔离层20和第二隔离层30可以包括不同的绝缘层。当第一隔离层20包括例如氧化物层时，第二隔离层30可以包括例如氮化物层。相反地，当第一隔离层20包括例如氮化物层时，第二隔离层30可以包括例如氧化物层，但是本发明构思的方面不限于此。在本发明构思的一些实施方式中，第一隔离层20和第二隔离层30可以包括相同的绝缘层。
在本发明构思的一些实施方式中，可以不提供鳍11(即，鳍11可以被省略)。在此情形下，第二隔离层30可以接触基底10的在第一有源鳍54与第二有源鳍59之间的顶表面。
栅极绝缘层40可以形成在第一和第二有源鳍54和59上以在第三方向X1上延伸。详细地，栅极绝缘层40可以形成为覆盖第一隔离层20的顶表面、第一有源鳍54的一个侧表面、顶表面和另一侧表面、第二隔离层30的顶表面以及第二有源鳍59的一个侧表面、顶表面和另一侧表面的至少一部分。
在本发明构思的一些实施方式中，栅极绝缘层40可以包括具有比硅氧化物层高的介电常数的高k材料(例如，具有9或更大的介电常数(k)的高k材料)。
高k膜的示例可以包括从由铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌组成的组中选出的至少一种，但是不限于此。
在本发明构思的一些实施方式中，栅极绝缘层40可以包括用于减少/防止第一和第二有源鳍54和59的每个与高k材料之间的界面失效的界面层。界面层可以包括例如氧化物层。详细地，界面层可以包括具有9或更小的介电常数(k)的低k材料层。
在本发明构思的一些实施方式中，界面层可以通过例如湿法工艺或热氧化工艺形成。
栅极电极60可以在第三方向X1上在栅极绝缘层40上延伸。
在本发明构思的一些实施方式中，栅极电极60可以包括功函数控制膜和金属栅极电极。功函数控制膜可以被用于控制半导体器件的功函数。
例如，当半导体器件是n型时，功函数控制膜可以包括n型功函数材料。n型功函数材料的示例可以包括钛铝化物(TiAl)、钛铝氮化物(TiAlN)、钽碳化物(TaC)、钽铝氮化物(TaAlN)、钛碳化物(TiC)、铪硅化物(HfSi)等等，但是本发明构思的方面不限于此。
同时，当半导体器件是例如p型时，功函数控制膜可以包括p型功函数材料。p型功函数材料的示例可以包括钛氮化物(TiN)、钽氮化物(TaN)等等。详细地，p型功函数控制膜可以是例如由TiN制成的单层，或具有包括TiN下层和TaN上层的双层结构，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，当半导体器件是p型时，功函数控制膜可具有包括下p型功函数控制膜和上n型功函数控制膜的双层结构。
金属栅极电极可以包括高导电金属。金属的示例可以包括铝(Al)或钨(W)，但是本发明构思的方面不限于此。
间隔物80可以形成在栅极电极60的相对两侧。间隔物80可以包括氮化物层和氮氧化物层中的至少一种。
在图1至图3中，示出了具有I-字母形状的间隔物80，但是本发明构思的一些实施方式的方面不限于此。在本发明构思的一些实施方式中，间隔物80可以改成具有L-字母形状。此外，在本发明构思的一些实施方式中，间隔物80的形状可以改成使得其底部分的宽度大于其顶部分的宽度。
半导体图案70可以形成在间隔物80的外侧上/处。详细地，半导体图案70可以形成在设置于间隔物80外侧的第一和第二有源鳍54和59上。
半导体图案70可以用作示出的半导体器件(例如，鳍型晶体管)的源极或漏极。
当利用第一和第二有源鳍54和59形成的鳍型晶体管是PMOS晶体管时，半导体图案70可以包括压应力材料。压应力材料可以通过向第一和第二有源鳍54和59施加压应力而提高沟道区的载流子的迁移率。
然而，当利用第一和第二有源鳍54和59形成的鳍型晶体管是NMOS晶体管时，半导体图案70可以包括张应力材料。张应力材料可以通过向第一和第二有源鳍54和59施加张应力而提高沟道区的载流子的迁移率。
半导体图案70可以通过例如外延生长工艺形成。在本发明构思的一些实施方式中，在必要时，杂质可以在用于形成半导体图案70的外延生长工艺期间被原位掺杂到半导体图案70中。
半导体图案70可具有菱形、圆形和矩形中的至少一种的形状。在图1中，菱形(或五边形或六边形形状)被作为示例示出，但是本发明构思的方面不限于此。
此外，在图1中，在第一有源鳍54上形成的半导体图案70和在第二有源鳍59上形成的半导体图案70彼此接触，但是本发明构思的方面不限于此。
在如图1-3中示出的半导体器件1中，形成量子阱结构的第一和第二有源鳍54和59用作半导体器件(例如，PMOS晶体管)的沟道。因此，能够提高半导体器件1的性能。如将在随后被详细描述的，第一和第二有源鳍54和59能够以更简化的方式形成，由此简化半导体器件1的制造方法。
图4是根据本发明构思的一些实施方式的半导体器件的截面图。
以下描述将集中于图4与图1-3之间的差异上。
参考图4，根据所示出的实施方式的半导体器件2可以包括第一鳍12、第二鳍14、第一有源鳍54a和第二有源鳍59a。
第一鳍12可以通过蚀刻一部分基底10而形成为从基底10向上突起。如图所示，第二鳍14与第一鳍12间隔开并且可以通过蚀刻一部分基底10而形成为从基底10向上突起。
第一和第二鳍12和14可以包括与基底10相同的半导体。在本发明构思的一些实施方式中，基底10以及第一和第二鳍12和14可以包括IV族半导体，但是本发明构思的方面不限于此。
第一有源鳍54a可以形成在第一鳍12上，并且第二有源鳍59a可以形成在第二鳍14上以与第一有源鳍54a间隔开。
在本发明构思的一些实施方式中，第一和第二有源鳍54a和59a可以包括与基底10不同的半导体。例如，第一和第二有源鳍54a和59a可以包括III-V族化合物半导体。
在本发明构思的一些实施方式中，第一有源鳍54a可以包括顺序层叠的第一至第三有源层51a、52a和53a。第一至第三有源层51a、52a和53a可以是例如通过外延生长工艺形成的外延层。
在本发明构思的一些实施方式中，第一有源层51a可以包括例如InP，第二有源层52a可以包括例如InGaAs，第三有源层53a可以包括例如InP，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，第二有源鳍59a可以包括顺序层叠的第四至第六有源层56a、57a和58a。第四至第六有源层56a、57a和58a可以是例如通过外延生长工艺形成的外延层。
在本发明构思的一些实施方式中，第四有源层56a可以包括例如InP，第五有源层57a可以包括例如InGaAs，第六有源层58a可以包括例如InP，但是本发明构思的方面不限于此。
隔离层22可以形成为覆盖第一和第二鳍12和14以及第一和第二有源鳍54a和59a的底部分的一些部分。也就是说，隔离层22可以形成为与第一和第二有源鳍54a和59a的部分重叠，但是本发明构思的方面不限于此。
本发明构思的实施方式可以以各种方式改变。例如，在本发明构思的一些实施方式中，隔离层22的顶表面可以与第一和第二鳍12和14的顶表面共面地定位。
如图4所示，因为第一和第二鳍12和14没有用作晶体管的沟道，所以栅极绝缘层40可以不接触第一和第二鳍12和14。
图5是根据本发明构思的一些实施方式的半导体器件的截面图。以下描述将集中于图5与图1-4之间的差异上。
参考图5，在根据所示出的实施方式的半导体器件3中，第一有源鳍54a和第二有源鳍59a的底部分可以不沿着基底10的顶表面延伸并且第一有源鳍54a和第二有源鳍59a可以形成在设置在其下的第一隔离层24上。
第二隔离层26和鳍11可形成在第一有源鳍54a和第二有源鳍59a之间。
在本发明构思的一些实施方式中，第二隔离层26可以包括与第一隔离层24不同的绝缘层，但是本发明构思的方面不限于此。第一隔离层24和第二隔离层26的种类/类型可以以各种方式变化。
鳍11可以位于第二隔离层26下面。如图所示，鳍11可以通过第一和第二隔离层24和26与第一有源鳍54a和第二有源鳍59a间隔开。
如上所述，取决于处理条件，可以选择性地不提供鳍11。
图6是根据本发明构思的一些实施方式的半导体器件的截面图。以下描述将集中于图6与图1-5之间的差异上。
参考图6，在根据本发明构思的一些实施方式的半导体器件4中，第一有源鳍54b和第二有源鳍59b的底部分可以弯折/弯曲以在第三方向(图1的X1)上延伸。
详细地，第一有源鳍54b可以包括具有弯折/弯曲以在第三方向(图1的X1)上延伸的底部分的第一有源层51b、具有弯折/弯曲以在第三方向(图1的X1)上延伸的底部分的第二有源层52b、以及具有弯折/弯曲以在第三方向(图1的X1)上延伸的底部分的第三有源层53b。
在本发明构思的一些实施方式中，第一有源层51b可以包括例如InP，第二有源层52b可以包括例如InGaAs，第三有源层53b可以包括例如InP，但是本发明构思的方面不限于此。
第二有源鳍59b可以包括具有弯折/弯曲以在第三方向(图1的X1)上延伸的底部分的第四有源层56b、具有弯折/弯曲以在第三方向(图1的X1)上延伸的底部分的第五有源层57b、以及具有弯折/弯曲以在第三方向(图1的X1)上延伸的底部分的第六有源层58b。
在本发明构思的一些实施方式中，第四有源层56b可以包括例如InP，第五有源层57b可以包括例如InGaAs，第六有源层58b可以包括例如InP，但是本发明构思的方面不限于此。
鳍16可以位于第一有源鳍54b和第二有源鳍59b之间，鳍16从基底10向上突起并且与基底10形成为一体。也就是说，根据图6，第一有源鳍54b和第二有源鳍59b可以通过鳍16彼此分离。
鳍16可以包括与基底10相同的半导体。详细地，鳍16可以包括例如IV族半导体，诸如Ge，但是本发明构思的方面不限于此。
在根据图6的一些实施方式中，栅极绝缘层40可以形成在鳍16的顶表面上。也就是说，栅极绝缘层40和鳍16可以彼此接触。
图7是根据本发明构思的一些实施方式的半导体器件的截面图。以下描述将集中于图7与图1-6之间的差异上。
参考图7，在根据图7的一些实施方式中的半导体器件5与在图1至图3中显示的半导体器件1的不同在于，第一和第二有源鳍55a具有单层结构。
也就是说，在根据所示出的实施方式的半导体器件5中，第一和第二有源鳍55a的每个可以由包括与基底10不同的半导体的单层形成。详细地，第一和第二有源鳍55a的每个可具有例如包括III-V族化合物半导体的单层结构，但是本发明构思的方面不限于此。
图8是根据本发明构思的一些实施方式的半导体器件的截面图。以下描述将集中于图8与图1-7之间的差异上。
参考图8，其中示出的半导体器件6与图5中显示的半导体器件3的不同在于，第一和第二有源鳍55b的每个具有单层结构。
也就是说，在根据图8的半导体器件6中，第一和第二有源鳍55b的每个可以由包括与基底10不同的半导体的单层形成。详细地，第一和第二有源鳍55b的每个可具有例如包括III-V族化合物半导体的单层结构，但是本发明构思的方面不限于此。
图9是根据本发明构思的一些实施方式的半导体器件的示意布局图。以下描述将集中于图9与图1-8之间的差异上。
参考图9，根据一些实施方式的半导体器件可以包括第一区域I和第二区域II。
第一有源鳍54可以在第一区域I中在第二方向Y1上延伸，第二有源鳍59可以在第二方向Y1上延伸以平行于第一有源鳍54。
这里，例如，第一和第二有源鳍54和59可以与图1至图3中显示的半导体器件1的第一和第二有源鳍54和59相同。
然而，本发明构思没有将第一和第二有源鳍54和59的形状限制于此处示出的那些形状。而是，在必要时，第一和第二有源鳍54和59可以改成具有在半导体器件2至6之一中示出的形状。
鳍18可以在第二区域II中在第二方向Y1上延伸。这里，鳍18可以通过蚀刻基底(例如，图1的基底10)形成。因此，鳍18可以包括与基底(例如，图1的基底10)相同的半导体。
在本发明构思的一些实施方式中，在第一区域I中形成的第一和第二有源鳍54和59以及在第二区域II中形成的鳍18可以包括不同的半导体。详细地，例如，在第一区域I中形成的第一和第二有源鳍54和59可以包括III-V族化合物半导体，在第二区域II中形成的鳍18可以包括IV族半导体。更详细地，例如，在第一区域I中形成的第一和第二有源鳍54和59可具有包括InP、InGaAs和InP的三层结构，在第二区域II中形成的鳍18可具有包括Ge的单层结构，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，第一区域I可以是NMOS区域，第二区域II可以是PMOS区域，但是本发明构思的方面不限于此。
栅极电极62可以在形成于第一区域I中的第一和第二有源鳍54和59以及形成于第二区域II中的鳍18上在第三方向X1上延伸。NMOS晶体管可以被限定在栅极电极62与第一和第二有源鳍54和59的每个之间的交叉点处，PMOS晶体管可以被限定在栅极电极62与鳍18之间的交叉点处。
图10至图19是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。
首先参考图10，鳍11通过蚀刻基底10形成。
在本发明构思的一些实施方式中，基底10可以包括IV族半导体。详细地，基底10可以包括例如Ge，但是本发明构思的方面不限于此。
通过蚀刻基底10形成的鳍11可以包括与基底10相同的半导体。在本发明构思的一些实施方式中，如图所示，基底10和鳍11可以形成为一体，但是本发明构思的方面不限于此。
接着，参考图11，第11有源层81共形地形成在基底10和鳍11上。
在本发明构思的一些实施方式中，第11有源层81可以通过例如外延生长工艺形成。
第11有源层81可以包括与基底10和鳍11不同的半导体。例如，第11有源层81可以包括III-V族化合物半导体并且鳍11可以包括IV族半导体。更详细地，第11有源层81可以包括InP并且基底10和鳍11可以包括锗，但是本发明构思的方面不限于此。
接着，第12有源层82共形地形成在第11有源层81上。
在本发明构思的一些实施方式中，第12有源层82可以通过例如外延生长工艺形成。
第12有源层82可以包括与基底10、鳍11和第11有源层81不同的半导体。例如，基底10和鳍11可以包括IV族半导体，第11有源层81可以包括III-V族化合物半导体的一个示例，第12有源层82可以包括III-V族化合物半导体的另一(即，不同的)示例。
更详细地，基底10和鳍11可以包括Ge，第11有源层81可以包括InP，第12有源层82可以包括InGaAs，但是本发明构思的方面不限于此。
接着，第13有源层83共形地形成在第12有源层82上。
在本发明构思的一些实施方式中，第13有源层83可以通过例如外延生长工艺形成。
第13有源层83可以包括与基底10、鳍11和第12有源层82不同的半导体。例如，基底10和鳍11可以包括IV族半导体，第12有源层82可以包括III-V族化合物半导体的一个示例，第13有源层83可以包括III-V族化合物半导体的另一(即，不同的)示例。
更详细地，基底10和鳍11可以包括Ge，第12有源层82可以包括InGaAs，第13有源层83可以包括InP，但是本发明构思的方面不限于此。
在本发明构思的一些实施方式中，第13有源层83可以包括与第11有源层81相同的半导体。详细地，第13有源层83和第11有源层81可以包括InP，但是本发明构思的方面不限于此。
第11至第13有源层81至83可以顺序层叠并且可以形成量子阱结构。
接着，参考图12，形成覆盖第11至第13有源层81至83的第一隔离层20。第一隔离层20可以形成为完全覆盖第11至第13有源层81至83，如图所示。
第一隔离层20可以包括绝缘层。详细地，第一隔离层20可以包括氧化物层、氮化物层和氮氧化物层中的至少一种，但是本发明构思的方面不限于此。
接着，参考图13，第一隔离层20以及第11至第13有源层81至83的覆盖鳍11的顶表面的部分被去除。
在本发明构思的一些实施方式中，第一隔离层20以及第11至第13有源层81至83的覆盖鳍11的顶表面的部分可以通过例如化学机械抛光(CMP)被去除。
由于如图所示地去除了第一隔离层20以及第11至第13有源层81至83的覆盖鳍11的顶表面的部分，因此可以形成彼此分离的第一有源鳍54和第二有源鳍59。
如图所示，第一有源鳍54和第二有源鳍59的底部分可以沿着基底10的顶表面延伸。
第一有源鳍54可以包括顺序层叠的第一至第三有源鳍层51、52和53，第二有源鳍59可以包括顺序层叠的第四至第六有源鳍层56、57和58。
由于如图所示地去除了第一隔离层20以及第11至第13有源层81至83的覆盖鳍11的顶表面的部分，因此鳍11的顶表面可以被暴露。
接着，参考图14，第一隔离层20的一部分(例如，又一部分)被去除，由此暴露第一和第二有源鳍54和59的外表面/侧壁。
这里，如图所示，第一和第二有源鳍54和59的顶部分的外表面/侧壁可以通过第一隔离层20而被暴露。
接着，参考图15，在第一有源鳍54和第二有源鳍59之间形成并且具有暴露的顶表面的鳍11被首先蚀刻(例如，第一次被蚀刻并且比任何相邻层多地蚀刻)。
这里，被首先蚀刻的鳍11的顶表面可以位于与第一隔离层20的顶表面相同的高度处。
接着，参考图16，在第一有源鳍54和第二有源鳍59之间形成并且具有暴露的顶表面的鳍11被二次蚀刻(即，再次被蚀刻/第二次被蚀刻)。
这里，被二次蚀刻的鳍11的顶表面可以定位得低于第一隔离层20的顶表面。也就是说，鳍11的如从基底10的顶表面测量的高度可以比第一隔离层20的如从基底10的顶表面测量的高度短。
在本发明构思的一些实施方式中，鳍11可以被完全去除。也就是说，在必要时，鳍11可以被完全去除以暴露基底10的顶表面。
接着，参考图17，第二隔离层30形成在基底10上。
第二隔离层30可以完全覆盖第一和第二有源鳍54和59以及第一隔离层20。
在本发明构思的一些实施方式中，第二隔离层30可以包括与第一隔离层20不同的绝缘层。例如，当第一隔离层20包括氧化物层时，第二隔离层30可以包括氮化物层或氮氧化物层，但是本发明构思的方面不限于此。第一和第二隔离层20和30可以以不同/各种方式改变。
接着，参考图18，第二隔离层30的一部分被去除，由此暴露第一和第二有源鳍54和59的顶部分。在去除第二隔离层30期间，第一隔离层20可以用作蚀刻停止层。
在完成去除之后，第二隔离层30的顶表面的高度可以与第一隔离层20的顶表面的高度实质上相同，如图所示。此外，如图所示，第二隔离层30的顶表面可以低于第一和第二有源鳍54和59的顶表面。
第二隔离层30可以使第一有源鳍54和第二有源鳍59彼此绝缘。
接着，参考图19，栅极绝缘层40形成在第一和第二隔离层20和30以及第一和第二有源鳍54和59上。
栅极绝缘层40可以共形地覆盖第一和第二有源鳍54和59。详细地，栅极绝缘层40可以覆盖第一有源鳍54的一个侧表面、顶表面和另一侧表面并且可以覆盖第二有源鳍59的一个侧表面、顶表面和另一侧表面。
此后，栅极电极(例如，图1的栅极电极60)形成在栅极绝缘层40上。然后，栅极电极(例如，图1的栅极电极60)被图案化，间隔物(例如，图1的间隔物80)和半导体图案(例如，图1的半导体图案70)形成在栅极电极(例如，图1的栅极电极60)的相对两侧，由此制造图1至图3中显示的半导体器件1。
在根据图10-19的一些实施方式中，为了提高半导体器件的性能，使用具有量子阱结构的第一和第二有源鳍54和59，并且彼此分离的第一有源鳍54和第二有源鳍59以相对简化的方式形成。因此，当第一有源鳍54和第二有源鳍59形成为彼此分离时，半导体器件在尺寸上减小，使得第一和第二有源鳍54和59能够即使以非常小的间距也可靠地形成。
图20至图26是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。以下描述将集中于图20-26与图10-19之间的差异上。
首先参考图20，鳍11通过蚀刻基底10而形成，在基底10和鳍11上共形地形成第11至第13有源层81至83。
接着，参考图21，基底10的顶表面可以被暴露/蚀刻，形成在鳍11的顶表面上的第11至第13有源层81至83被蚀刻。
因此，如图所示，可以形成通过鳍11彼此分离的第一有源鳍54a和第二有源鳍59a。
第一有源鳍54a可包括顺序层叠的第一至第三有源鳍层51a、52a和53a，第二有源鳍59a可包括顺序层叠的第四至第六有源鳍层56a、57a和58a。
接着，参考图22，在第一有源鳍54a和第二有源鳍59a之间形成的鳍11通过例如回蚀工艺被去除。
因此，基底10的顶表面可以在第一有源鳍54a和第二有源鳍59a之间暴露。
接着，参考图23，具有暴露的顶表面的基底10被蚀刻。
由于蚀刻，因此基底10的高度减小并且可以形成从基底10的顶表面向上突起的第一鳍12和第二鳍14。
如图所示，第一鳍12可以形成在第一有源鳍54a的底部分以与第一有源鳍54a对准。此外，如图所示，第二鳍14可以形成在第二有源鳍59a的底部分以与第二有源鳍59a对准。
在本发明构思的一些实施方式中，第一和第二有源鳍54a和59a以及第一和第二鳍12和14可以包括不同的半导体。详细地，例如，第一和第二有源鳍54a和59a可以包括III-V族化合物半导体，第一和第二鳍12和14的每个可以包括IV族半导体，但是本发明构思的方面不限于此。
接着，参考图24，隔离层22形成在基底10上。
如图所示，隔离层22可以形成为覆盖第一和第二有源鳍54a和59a的顶表面同时填充第一和第二有源鳍54a和59a之间的部分/空间。
接着，参考图25，隔离层22的顶部分被部分地去除。
因此，第一和第二有源鳍54a和59a的顶部分可以被暴露。这里，隔离层22的顶表面可以高于第一和第二有源鳍54a和59a的底表面。也就是说，隔离层22的顶表面可以高于第一和第二鳍12和14的顶表面。
然而，本发明构思没有将隔离层22的形状限制于此处示出的形状。而是，隔离层22的形状可以以各种方式变化。
接着，参考图26，栅极绝缘层40形成在隔离层22以及第一和第二有源鳍54a和59a上。
栅极绝缘层40可以共形地覆盖第一和第二有源鳍54a和59a。详细地，栅极绝缘层40可以覆盖第一有源鳍54a的一个侧表面、顶表面和另一侧表面并且可以覆盖第二有源鳍59a的一个侧表面、顶表面和另一侧表面。
此后，栅极电极(例如，图4的栅极电极60)形成在栅极绝缘层40上，然后进行在此关于半导体图案70和间隔物80的先前描述的工艺，由此制造图4中显示的半导体器件2。
图27至图36是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。以下描述将集中于图27-36与图10-26之间的差异上。
首先，参考图27，鳍11通过蚀刻基底10而形成，第一隔离层24形成在基底10上。
接着，参考图28，第一隔离层24的顶部分被部分地去除/蚀刻以暴露鳍11的侧表面。
由于第一隔离层24的蚀刻，因此鳍11的顶部分的外表面可以被暴露。
接着，参考图29，第11至第13有源层81至83共形地形成在暴露的鳍11的一个侧表面、顶表面和另一侧表面上。
在本发明构思的一些实施方式中，第11至第13有源层81至83可以通过例如外延生长工艺形成。在此情形下，第11至第13有源层81至83可以不形成在第一隔离层24上。
接着，参考图30，形成覆盖第11至第13有源层81至83的第三隔离层25。
第三隔离层25可以形成为覆盖第13有源层83的整个表面和第一隔离层24的顶表面，如图所示。
在本发明构思的一些实施方式中，第三隔离层25可以包括与第一隔离层24不同的绝缘层，但是本发明构思的方面不限于此。
接着，参考图31，去除第三隔离层25和第11至第13有源层81至83的形成在鳍11上的部分。
因此，第一有源鳍54a和第二有源鳍59a可以分别形成在鳍11的相对两侧。
第一有源鳍54a可包括顺序层叠的第一至第三有源鳍层51a、52a和53a，第二有源鳍59a可包括顺序层叠的第四至第六有源鳍层56a、57a和58a。
接着，参考图32，去除形成在第一隔离层24上的第三隔离层(例如，图31的第三隔离层25)。
该去除可以利用例如第一隔离层24和第三隔离层(例如，图31的第三隔离层25)之间的蚀刻选择性来进行。
接着，参考图33，在第一有源鳍54a和第二有源鳍59a之间形成的鳍11的至少一部分通过例如回蚀工艺被去除。
如图所示，暴露的鳍11的顶表面可以低于第一隔离层24的顶表面。也就是说，鳍11的如从基底10的顶表面测量的高度可以小于第一隔离层24的如从基底10的顶表面测量的高度。
在本发明构思的一些实施方式中，鳍11可以被完全去除。也就是说，在必要时，鳍11可以被完全去除以暴露基底10的顶表面。
接着，参考图34，第二隔离层26形成在基底10上。
第二隔离层26可以完全覆盖第一和第二有源鳍54a和59a以及第一隔离层24。
在本发明构思的一些实施方式中，第二隔离层26可以包括与第一隔离层24不同的绝缘层。例如，当第一隔离层24包括氧化物层时，第二隔离层26可以包括氮化物层或氮氧化物层，但是本发明构思的方面不限于此。第一和第二隔离层24和26可以以不同/各种方式改变。
接着，参考图35，第二隔离层26的一部分被去除，由此暴露第一和第二有源鳍54a和59a的顶部分。
如图所示，第一有源鳍54a的一个侧表面、顶表面和另一侧表面以及第二有源鳍59a的一个侧表面、顶表面和另一侧表面可以被暴露。第二隔离层26的剩余顶表面可以实质上与第一和第二有源鳍54a和59a的底表面以及第一隔离层24的顶表面共面地定位。
然而，本发明构思没有将第二隔离层26的高度限制于此处示出的高度。而是，第二隔离层26的高度可以以各种方式变化。
第二隔离层26可以使第一有源鳍54a和第二有源鳍59a彼此绝缘。
在去除第二隔离层26期间，第一隔离层24可以用作蚀刻停止层。
接着，参考图36，栅极绝缘层40形成在第一和第二隔离层24和26以及第一和第二有源鳍54a和59a上。
栅极绝缘层40可以共形地覆盖第一和第二有源鳍54a和59a。详细地，栅极绝缘层40可以覆盖第一有源鳍54a的一个侧表面、顶表面和另一侧表面并且可以覆盖第二有源鳍59a的一个侧表面、顶表面和另一侧表面。
此后，栅极电极(例如，图5的栅极电极60)形成在栅极绝缘层40上，然后进行在此关于半导体图案70和间隔物80的先前描述的工艺，由此制造图5中显示的半导体器件3。
图37至图44是示出根据本发明构思的一些实施方式的用于制造半导体器件的方法的图示。以下描述将集中于图37-44与图10-36之间的差异上。
首先，参考图37，鳍16通过蚀刻基底10而形成。接着，牺牲层图案90形成在基底10上。
在本发明构思的一些实施方式中，牺牲层图案90可以包括例如光致抗蚀剂图案，但是本发明构思的方面不限于此。
如图所示，牺牲层图案90可以与鳍16间隔开预定距离。
接着，参考图38，第11至第13有源层81至83形成在基底10上。
如图所示，第11至第13有源层81至83可以共形地覆盖鳍16并且也可以形成在牺牲层图案90上。此外，如图所示，第11至第13有源层81至83可以从鳍16的侧表面延伸到牺牲层图案90。换言之，第11至第13有源层81至83可以填充鳍16和牺牲层图案90之间的空间。
接着，参考图39，去除牺牲层图案(例如，图38的牺牲层图案90)。
因此，在牺牲层图案(例如，图38的牺牲层图案90)上形成的第11至第13有源层81至83也可以在此阶段被去除。
接着，参考图40，隔离层28(例如，如图6中所示)形成在基底10上。
如图所示，隔离层28可以形成为完全覆盖第11至第13有源层81至83以及基底10的顶表面。
接着，参考图41，隔离层28以及第11至第13有源层81至83的形成在鳍16上的部分被去除。
因此，第一有源鳍54b和第二有源鳍59b可以分别形成在鳍16的相对两侧。
如图所示，第一有源鳍54b可具有弯折/弯曲的底部分并且第二有源鳍59b也可以具有弯折/弯曲的底部分。
第一有源鳍54b可包括顺序层叠的第一至第三有源鳍层51b、52b和53b，第二有源鳍59b可包括顺序层叠的第四至第六有源鳍层56b、57b和58b。
接着，参考图42，隔离层28的顶部分被部分地去除以暴露第一和第二有源鳍54b和59b的顶部分。
接着，参考图43，在第一有源鳍54b和第二有源鳍59b之间形成的鳍16的至少一部分可以通过例如回蚀工艺被去除。
如图所示，被蚀刻的鳍16的顶表面可以位于与隔离层28的顶表面相同的高度。
接着，参考图44，栅极绝缘层40形成在隔离层28以及第一和第二有源鳍54b和59b上。
栅极绝缘层40可以共形地覆盖第一和第二有源鳍54b和59b。详细地，栅极绝缘层40可以覆盖第一有源鳍54b的一个侧表面、顶表面和另一侧表面并且可以覆盖第二有源鳍59b的一个侧表面、顶表面和另一侧表面。
此后，栅极电极(例如，图6的栅极电极60)形成在栅极绝缘层40上，然后进行在此关于半导体图案70和间隔物80的先前描述的工艺，由此制造图6中显示的半导体器件4。
图45是用于说明包括根据本发明构思的一些实施方式的半导体器件的存储器件的电路图，图46是图45中显示的存储器件的布局图。
参考图45，存储器件可以包括在电源节点Vcc和接地节点Vss之间并联连接的一对反相器INV1和INV2、以及连接到反相器INV1和INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。
第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线BLb。第一传输晶体管PS1和第二传输晶体管PS2的栅极可以连接到字线WL。
第一反相器INV1包括彼此串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括彼此串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。
第一上拉晶体管PU1和第二上拉晶体管PU2可以是PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以是NMOS晶体管。
此外，为了构成锁存电路，第一反相器INV1的输入节点可以连接到第二反相器INV2的输出节点并且第二反相器INV2的输入节点可以连接到第一反相器INV1的输出节点。
参考图45和图46，互相间隔开的第一有源鳍210、第二有源鳍220、第三有源鳍230和第四有源鳍240可以在一个方向上(例如，在上下方向上)纵向地延伸。第二有源鳍220和第三有源鳍230可以延伸比第一有源鳍210和第四有源鳍240小的长度。
此外，第一栅极电极251、第二栅极电极252、第三栅极电极253和第四栅极电极254形成为在另一方向上(例如，在左右方向上)延伸以交叉第一至第四有源鳍210-240。
详细地，第一栅极电极251完全交叉第一有源鳍210和第二有源鳍220同时部分地交叠第三有源鳍230的端子。第三栅极电极253完全交叉第四有源鳍240和第三有源鳍230同时部分地交叠第二有源鳍220的端子。第二栅极电极252和第四栅极电极254形成为分别交叉第一有源鳍210和第四有源鳍240。
如图所示，第一上拉晶体管PU1被限定在第一栅极电极251和第二有源鳍220的交叉点附近，第一下拉晶体管PD1被限定在第一栅极电极251和第一有源鳍210的交叉点附近，第一传输晶体管PS1被限定在第二栅极电极252和第一有源鳍210的交叉点附近。
第二上拉晶体管PU2被限定在第三栅极电极253和第三有源鳍230的交叉点附近，第二下拉晶体管PD2被限定在第三栅极电极253和第四有源鳍240的交叉点附近，第二传输晶体管PS2被限定在第四栅极电极254和第四有源鳍240的交叉点附近。
源极/漏极可以形成在第一至第四栅极电极251-254和第一至第四有源鳍210、220、230和240的相应交叉点的相对两侧。此外，可以形成多个接触250。
此外，第一共用接触261可以同时将第二有源鳍220、第三栅极电极253和布线271彼此连接。第二共用接触262可以同时将第三有源鳍230、第一栅极电极251和布线272彼此连接。
第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输晶体管PS2可以全部是鳍型晶体管并且可以包括根据本发明构思的一些实施方式的半导体器件。
图47是示出包括根据本发明构思的一些实施方式的半导体器件的示例逻辑器件的图示，图48是示出包括根据本发明构思的一些实施方式的半导体器件的示例逻辑器件的图示。
首先参考图47，半导体器件13可以包括逻辑区域410和SRAM形成区域420。第11晶体管411可以设置在逻辑区域410中，第12晶体管421可以设置在SRAM形成区域420中。
在本发明构思的一些实施方式中，第11晶体管411和第12晶体管421可以包括根据本发明构思的一些实施方式的半导体器件中的至少一个。
接着，参考图48，半导体器件14可以包括逻辑区域410，彼此不同的第13和第14晶体管412和422可以形成在逻辑区域410中。
在本发明构思的一些实施方式中，第13和第14晶体管412和422可以彼此不同。第13和第14晶体管412和422可以包括根据本发明构思的一些实施方式的半导体器件中的至少一种。
在图47中，示出了逻辑区域410和SRAM形成区域420，但是本发明构思的方面不限于此。例如，本发明构思的一些实施方式也可以被应用于逻辑区域410和形成其它类型的存储器(例如，动态随机存取存储器(DRAM)、磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)等)的区域。
图49是包括根据本发明构思的一些实施方式的半导体器件的芯片上系统(SoC)系统的框图。
参考图49，SoC系统1000可以包括应用处理机应用处理器(AP)1001和DRAM 1060。
应用处理器1001可以包括中央处理器(CPU)1010、多媒体系统1020、多级互连总线1030、存储系统1040和外围1050。
中央处理器1010可以执行运行SoC系统1000需要的操作。在本发明构思的一些实施方式中，中央处理器1010可配置在包括多个核的多核环境中。
多媒体系统1020可以被用于在SoC系统1000中执行各种多媒体功能。多媒体系统1020可以包括3D引擎模块、视频编解码器、显示系统、照相机系统和后处理器。
多级互连总线1030可以被用于执行中央处理器1010、多媒体系统1020、存储系统1040和外围1050之间的数据通信。在本发明构思的一些实施方式中，多级互连总线1030可具有多层结构。详细地，多级互连总线1030的示例可以包括多层高级高性能总线(AHB)或多层高级可扩展接口(AXI)，但是本发明构思的方面不限于此。
存储系统1040可以通过将AP 1001连接到外存储器(例如，DRAM 1060)而提供高速操作所需的环境。在本发明构思的一些实施方式中，存储系统1040可以包括用于控制外部存储器(例如，DRAM 1060)的单独的控制器(例如，DRAM控制器)。
外围1050可以提供将SoC系统1000平稳地连接至外部装置(例如，主板)所需的环境。因此，外围1050可以包括使连接到SoC系统1000的外部装置能够被兼容地使用的各种类型的接口。
DRAM 1060可以用作运行AP 1001需要的工作存储器。在本发明构思的一些实施方式中，如图所示，DRAM 1060可以设置在AP 1001外部。详细地，DRAM 1060可以以层叠封装(PoP)的形式与AP 1001封装。
SoC系统1000的至少一个组件可以包括根据本发明构思的一些实施方式的半导体器件。
图50是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图。
参考图50，电子系统1100可以包括控制器1110、输入/输出器件(I/O)1120、存储器件1130、接口1140以及总线1150。控制器1110、I/O 1120、存储器件1130和/或接口1140可以通过总线1150彼此连接。总线1150相应于数据通过其移动的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和能够进行与这些元件的功能类似的功能的逻辑元件中的至少一个。I/O 1120可以包括键区、键盘、显示器等等。存储器1130可以存储数据和/或命令。接口1140可以执行传输数据到通信网络或从通信网络接收数据的功能。接口1140可以是有线或无线的。例如，接口1140可以包括天线或有线/无线收发器等等。
电子系统1100还可以包括高速DRAM和/或SRAM作为用于改善控制器1110的操作的工作存储器。这里，图45和图46中显示的半导体器件可以被用作工作存储器。此外，根据本发明构思的一些实施方式的半导体器件可以被提供在存储器件1130中或可以被提供在控制器1110或I/O 1120的一些组件中。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、存储卡或能够在无线环境中传输和/或接收信息的各种电子装置。
图51至图53示出能够采用根据本发明构思的一些实施方式的半导体器件的示例半导体系统。
图51示出其中根据本发明构思的一些实施方式的半导体器件被应用于平板计算机(例如，平板个人计算机(PC))1200的示例，图52示出其中根据本发明构思的一些实施方式的半导体器件被应用于笔记本/膝上型计算机1300的示例，图53示出其中根据本发明构思的一些实施方式的半导体器件被应用于智能电话1400的示例。根据本发明构思的一些实施方式的半导体器件中的至少一个能够被应用到平板电脑、笔记本/膝上型计算机、智能电话等等。
此外，本领域技术人员将理解根据本发明构思的一些实施方式的半导体器件也可以被应用于此处未示出的其它集成电路(IC)器件。
在上述实施方式中，仅平板计算机1200、笔记本/膝上型计算机1300和智能电话1400被提供作为根据本发明构思的一些实施方式的半导体器件的示例，本发明构思的方面不限于此。
在本发明构思的一些实施方式中，半导体器件可以被实现为计算机、超级移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、便携式计算机、上网平板、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、数字照相机、三维(3D)电视机、数字录音机、数字音频播放器、数字图像记录仪、数字图像播放器、数字录像机、数字视频播放器或类似物。
以上公开的内容将被认为是说明性的而不是限制性的，权利要求书意欲涵盖落入实质精神和范围的所有这样的修改、改进以及其它实施方式。因而，为了法律允许的最大程度，该范围将由权利要求书及其等效物的最宽可允许解释来确定，而不应受到先前的详细描述约束或限制。
本申请要求享有2014年1月24日在美国专利与商标局提交的美国临时申请No.61/931,342以及2014年9月5日在韩国知识产权局提交的韩国专利申请No.10-2014-0119307的优先权，其公开通过引用整体结合于此。

Claims (41)

1.一种用于制造半导体器件的方法，所述方法包括：
通过蚀刻基底，形成从所述基底向上突起的鳍，所述基底包括第一半导体材料；
在所述鳍上共形地形成包括不同于所述第一半导体材料的第二半导体材料的有源层；
通过去除所述有源层的在所述鳍的顶表面上的部分，暴露所述鳍的所述顶表面；
通过去除包括暴露的顶表面的所述鳍的至少一部分，形成包括所述第二半导体材料的第一和第二有源鳍；
在所述第一和第二有源鳍上共形地形成栅极绝缘层；以及
在所述栅极绝缘层上形成栅极电极。
2.根据权利要求1所述的方法，其中形成所述有源层包括：
形成包括所述第二半导体材料的第一有源层；以及
在所述第一有源层上形成包括不同于所述第一半导体材料的第三半导体材料的第二有源层。
3.根据权利要求2所述的方法，其中所述第二半导体材料不同于所述第三半导体材料。
4.根据权利要求2所述的方法，其中形成所述有源层还包括形成包括不同于所述第一半导体材料的第四半导体材料的第三有源层。
5.根据权利要求4所述的方法，其中所述第二半导体材料和所述第四半导体材料包含相同的半导体材料。
6.根据权利要求5所述的方法，
其中所述第一半导体材料包括锗(Ge)，
其中所述第二和第四半导体材料包括铟磷化物(InP)，以及
其中所述第三半导体材料包括铟镓砷化物(InGaAs)。
7.根据权利要求1所述的方法，还包括：在去除包括所述暴露的顶表面的所述鳍的所述至少一部分之后，在所述第一和第二有源鳍之间形成隔离层。
8.根据权利要求7所述的方法，其中所述第一和第二有源鳍的顶表面突出超过所述隔离层的顶表面。
9.根据权利要求1所述的方法，其中，在去除包括所述暴露的顶表面的所述鳍的所述至少一部分之后，所述方法还包括：
通过利用所述第一和第二有源鳍作为掩模蚀刻所述基底，在所述第一有源鳍下面形成包括所述第一半导体材料的第一鳍并且在所述第二有源鳍下面形成包括所述第一半导体材料的第二鳍；以及
在所述基底上形成填充所述第一鳍与所述第二鳍之间的空间的隔离层。
10.根据权利要求9所述的方法，其中所述隔离层的顶表面高于所述第一和第二鳍的顶表面。
11.根据权利要求1所述的方法，还包括：在形成所述有源层之前，形成邻近所述鳍的底部分并且暴露所述鳍的顶部分的第一隔离层。
12.根据权利要求11所述的方法，还包括：在去除包括所述暴露的顶表面的所述鳍的所述至少一部分之后，在所述第一和第二有源鳍之间形成第二隔离层。
13.根据权利要求12所述的方法，其中所述第一和第二有源鳍突出超过所述第二隔离层的顶表面。
14.根据权利要求1所述的方法，还包括：
在形成所述鳍之后，在所述基底上形成牺牲层图案；以及
在形成所述有源层之后，去除所述牺牲层图案。
15.根据权利要求14所述的方法，还包括：邻近所述第一和第二有源鳍的底部分形成隔离层，其中去除包括所述暴露的顶表面的所述鳍的所述至少一部分包括去除包括所述暴露的顶表面的所述鳍的所述至少一部分直到包括所述暴露的顶表面的所述鳍与所述隔离层的顶表面共面。
16.一种用于制造半导体器件的方法，所述方法包括：
通过蚀刻基底，形成从所述基底向上突起的鳍，所述基底包括第一半导体材料；
邻近所述鳍的第一侧表面，形成第一至第三有源层，所述第一至第三有源层中的至少一个包括不同于所述第一半导体材料的第二半导体材料；
邻近所述鳍的第二侧表面，形成第四至第六有源层，所述第四至第六有源层中的至少一个包括不同于所述第一半导体材料的第三半导体材料；
通过去除所述鳍的至少一部分，形成包括所述第一至第三有源层的第一有源鳍以及包括所述第四至第六有源层的第二有源鳍；
在所述第一和第二有源鳍上形成栅极绝缘层；以及
在所述栅极绝缘层上形成栅极电极。
17.根据权利要求16所述的方法，还包括：在去除所述鳍的所述至少一部分之后，在所述第一和第二有源鳍之间形成隔离层。
18.根据权利要求16所述的方法，还包括：
在所述第一有源鳍下面形成包括所述第一半导体材料的第一鳍；以及
在所述第二有源鳍下面形成包括所述第一半导体材料的第二鳍。
19.根据权利要求16所述的方法，
其中所述鳍在第一方向上从所述基底突起并且在与所述第一方向垂直的第二方向上延伸，
其中所述第一和第二有源鳍在所述第二方向上与所述鳍平行地延伸，
其中所述栅极电极在所述第一和第二有源鳍上在交叉所述第一和第二方向的第三方向上延伸，以及
其中所述第一有源鳍的端部分邻近所述鳍的底部分弯曲以在所述第三方向上延伸。
20.一种半导体器件，包括：
基底，包括第一半导体材料；
第一有源鳍，从所述基底向上突起并且包括不同于所述第一半导体材料的第二半导体材料；
第二有源鳍，从所述基底向上突起，所述第二有源鳍包括所述第二半导体材料并且与所述第一有源鳍间隔开；
栅极绝缘层，在所述第一有源鳍的第一侧表面、第一顶表面和第二侧表面上以及在所述第二有源鳍的第三侧表面、第二顶表面和第四侧表面上；以及
栅极电极，在所述栅极绝缘层上。
21.根据权利要求20所述的半导体器件，还包括鳍，所述鳍在所述第一和第二有源鳍之间从所述基底向上突起并且包括所述第一半导体材料。
22.根据权利要求20所述的半导体器件，
其中所述第一半导体材料包括IV族半导体，以及
其中所述第二半导体材料包括III-V族化合物半导体。
23.根据权利要求22所述的半导体器件，其中所述第一半导体材料包括锗(Ge)，所述第二半导体材料包括铟磷化物(InP)和铟镓砷化物(InGaAs)中的至少一种。
24.根据权利要求20所述的半导体器件，还包括在所述第一和第二有源鳍之间的隔离层，其中所述第一和第二有源鳍的底部分沿着所述基底的顶表面延伸。
25.根据权利要求20所述的半导体器件，还包括：
鳍，在所述第一和第二有源鳍之间从所述基底向上突起并且包括所述第一半导体材料；以及
在所述鳍上的隔离层，
其中所述第一和第二有源鳍通过所述隔离层与所述鳍间隔开。
26.根据权利要求20所述的半导体器件，
其中所述第一有源鳍包括顺序层叠的第一和第二有源层，
其中所述第一有源层包括所述第二半导体材料，以及
其中所述第二有源层包括不同于所述第二半导体材料的第三半导体材料。
27.根据权利要求26所述的半导体器件，
其中所述第一半导体材料包括锗(Ge)，
其中所述第二半导体材料包括铟磷化物(InP)，以及
其中所述第三半导体材料包括铟镓砷化物(InGaAs)。
28.根据权利要求26所述的半导体器件，
其中所述第一有源鳍还包括在所述第二有源层上的第三有源层，以及
其中所述第三有源层包括所述第二半导体材料。
29.根据权利要求20所述的半导体器件，还包括鳍，所述鳍包括所述第一半导体材料，其中所述基底包括第一区域和第二区域，其中所述第一和第二有源鳍在所述第一区域中，其中所述鳍在所述第二区域中，其中所述栅极绝缘层和所述栅极电极在所述鳍和所述第一和第二有源鳍上。
30.根据权利要求29所述的半导体器件，其中所述第一区域包括NMOS区域，所述第二区域包括PMOS区域。
31.一种半导体器件，包括：
基底，包括第一半导体材料；
第一鳍，包括所述第一半导体材料并且从所述基底向上突起；
第二鳍，从所述基底向上突起，其中所述第二鳍与所述第一鳍间隔开并且包括所述第一半导体材料；
第一有源鳍，在所述第一鳍上从所述基底向上突起并且包括不同于所述第一半导体材料的第二半导体材料；
第二有源鳍，在所述第二鳍上从所述基底向上突起并且包括所述第二半导体材料；
栅极绝缘层，在所述第一和第二有源鳍上；以及
栅极电极，在所述栅极绝缘层上并且在第一方向上延伸。
32.根据权利要求31所述的半导体器件，其中所述栅极绝缘层与所述第一和第二鳍间隔开。
33.根据权利要求31所述的半导体器件，
其中所述第一有源鳍包括顺序层叠的第一和第二有源层，
其中所述第一有源层包括不同于所述第一半导体材料的所述第二半导体材料，以及
其中所述第二有源层包括不同于所述第一和第二半导体材料的第三半导体材料。
34.根据权利要求33所述的半导体器件，其中所述第一有源鳍还包括层叠在所述第二有源层上并且包括所述第二半导体材料的第三有源层。
35.根据权利要求33所述的半导体器件，
其中所述第一半导体材料包括IV族半导体，以及
其中所述第二和第三半导体材料每个包括III-V族化合物半导体。
36.根据权利要求35所述的半导体器件，
其中所述第一半导体材料包括锗(Ge)，
其中所述第二半导体材料包括铟磷化物(InP)，以及
其中所述第三半导体材料包括铟镓砷化物(InGaAs)。
37.一种形成半导体器件的方法，所述方法包括：
在半导体鳍上形成半导体层，所述半导体鳍和所述半导体层分别包括不同的第一和第二半导体材料；以及
通过去除所述半导体鳍的至少一部分，分别在所述半导体鳍的第一和第二侧壁上限定包括所述第二半导体材料的第一和第二有源鳍。
38.根据权利要求37所述的方法，其中限定所述第一和第二有源鳍包括：
通过从所述半导体鳍的最高表面去除部分所述半导体层，暴露所述半导体鳍的所述最高表面；然后
蚀刻所述半导体鳍的所述最高表面。
39.根据权利要求38所述的方法，
其中在所述半导体鳍上形成所述半导体层包括在所述半导体鳍上外延生长第一和第二半导体层，
其中所述第一半导体层包括所述第二半导体材料，以及
其中所述第二半导体层包括不同于所述第一和第二半导体材料的第三半导体材料。
40.根据权利要求37所述的方法，还包括：
在去除所述半导体鳍的所述至少一部分之后，在所述第一和第二有源鳍之间并且在所述半导体鳍上形成隔离层；以及
在所述第一和第二有源鳍上并且在其间的所述隔离层上形成栅极电极。
41.根据权利要求37所述的方法，
其中形成所述半导体层包括在所述半导体鳍的所述第一和第二侧壁上生长多个量子阱层，以及
其中限定所述第一和第二有源鳍包括通过蚀刻所述半导体鳍的最高表面，限定突出超过所述半导体鳍的所述最高表面的第一和第二量子阱结构。
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