CN102034714A - 在块体半导体材料上用于形成隔离的鳍部结构的方法 - Google Patents
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Abstract
本申请提供一种在块体半导体材料上用于形成隔离的鳍部结构的方法。一种方法包括在块体衬底上形成第一半导体材料层和在该第一半导体材料层上形成第二半导体材料层。该方法进一步包括在该第二半导体材料层上创造鳍状图案掩膜，以及使用该鳍状图案掩膜作为蚀刻掩膜，各向异性地蚀刻该第二半导体材料层和该第一半导体材料层。该各向异性蚀刻导致从该第二半导体材料形成鳍部和位于该鳍部下方的该第一半导体材料的暴露区域。该方法进一步包括在位于该鳍部下方的该第一半导体材料的暴露区域中形成隔离层。
Description
技术领域
本发明的实施例一般是关于半导体器件结构和相关的制作方法，且本发明的实施例尤其是关于用于形成具有导电鳍部的半导体器件结构的方法，其中，该导电鳍部与块体半导体衬底电性隔离。
背景技术
例如金属氧化半导体场效应晶体管(MOSFET)的晶体管为大部分半导体器件的核心建构区块。一些半导体器件(例如高性能的处理器器件)可包含数百万个晶体管。对于这种器件而言，降低晶体管尺寸、并因而增加晶体管密度，一直都是半导体制造工业的高优先项目。
鳍式场效应晶体管(FinFET)为一种可使用非常小尺寸工艺而制作的半导体类型。图1为鳍式场效应晶体管100的简化透视图，鳍式场效应晶体管100是形成在半导体晶片衬底102上。鳍式场效应晶体管是因为其使用一个或多个导电鳍部104而命名。如图1所显示的，每个鳍部104均在鳍式场效应晶体管100的源极区域106和漏极区域108之间延伸。鳍式场效应晶体管100包含跨越鳍部104而形成的栅极结构110。该鳍部104与栅极结构110接触的表面区域决定鳍式场效应晶体管100的有效信道(effective channel)。
鳍式场效应晶体管器件一直以来都是使用绝缘体上硅(silicon-on-insulator；SOI)衬底来加以形成。使用SOI衬底，该导电鳍部是由硅材料所形成，但该绝缘体层提供邻接鳍式场效应晶体管器件之间的隔离。块体硅衬底较SOI衬底便宜，因此，如果使用适当的隔离方法，鳍式场效应晶体管器件可使用块体硅来加以制作。
发明内容
本申请提供一种用于在块体衬底上制作半导体器件的方法。该方法包括在该块体衬底上形成第一半导体材料层、及在该第一半导体材料层上形成第二半导体材料层。该方法进一步包括在该第二半导体材料层上创造鳍状图案掩膜、及使用该鳍状图案掩膜作为蚀刻掩膜而各向异性地蚀刻该第二半导体材料层和该第一半导体材料层。该各向异性蚀刻导致从该第二半导体材料形成鳍部和位于该鳍状下方的该第一半导体材料的暴露区域。该方法进一步包括在位于该鳍部下方的该第一半导体材料的暴露区域中形成隔离层。
本申请提供另一种用于制造有鳍的半导体器件结构的方法。该方法包括提供衬底，该衬底包括块体半导体材料、在该块体半导体材料上的第一半导体材料层、和在该第一半导体材料层上的第二半导体材料层。该方法进一步包括选择性地去除部分该第二半导体材料层和该第一半导体材料层，其导致从该第一半导体材料的暴露区域上的第二半导体材料形成鳍部。该方法进一步包括在该第一半导体材料的暴露区域中形成隔离层。
在另一个实施例中，本申请提供一种用于制作半导体器件的方法。该方法包括提供从块体半导体材料形成的块体衬底、在该块体半导体材料上形成第一半导体材料层、以及在该第一半导体材料层上形成第二半导体材料层。该第二半导体材料的氧化速率小于该第一半导体材料的氧化速率。该方法进一步包括在该第二半导体材料层上创造鳍状图案掩膜、及使用该鳍状图案掩膜作为蚀刻掩膜而各向异性地蚀刻该第二半导体材料层，其导致从该第二半导体材料形成鳍部。各向异性地蚀刻该第二半导体材料层也去除该第一半导体材料的部分，导致位于鳍部下方的该第一半导体材料的暴露区域。该方法进一步包括氧化位于该鳍部下方的该第一半导体材料的暴露区域，以使该鳍部与该块体半导体材料电性隔离。
提供此发明内容并以简化的形式引进概念的选择，该概念的选择进一步描述于以下的详细描述中。此发明内容并不打算确认请求保护的发明主题的关键特征或主要特征，也不打算用来帮助决定请求保护的发明主题的范畴。
附图说明
通过参考详细的描述和权利要求，并一并考虑接下来的图式时，可得出本发明更完整的了解，其中，相同的参考编号在图式中是指类似的元件。
图1为习知具有多个鳍部的鳍式场效应晶体管的简化透视图；以及
图2-8例示示范实施例中半导体器件结构的剖面图及用于制作该半导体器件结构的示范方法。
具体实施方式
接下来的详细描述在本质上仅用来例示，并不打算用来限制本发明的实施例或这些实施例的应用和使用。如本文中所使用的，“示范”一词是指“作为实例、例子、或例示”。本文中所描述作为示范之用的任何实作并不需要解读为较佳或优于其它实作。此外，也不打算被前述的技术领域、背景技术、发明内容或接下来的详细描述中明示或暗示的理论所限制。
本文所描述的技术和科技可运用来制作MOS晶体管器件，包含NMOS晶体管器件、PMOS晶体管器件、和CMOS晶体管器件。虽然“MOS器件”一词适当地指具有金属栅极电极和氧化栅极绝缘体的器件，然而，该词在全文中是指包含导电栅极电极(不论是金属或其它导电材料)的任何半导体器件，其中，该导电栅极电极是位于栅极绝缘体(不论是氧化或其它绝缘体)之上，而该栅极绝缘体是位于半导体衬底之上。在该半导体器件的制作中的各种步骤皆为已知，因此，为了简洁起见，在本文中一些习知的步骤仅简单提及、或完全省略而未提供已知的工艺细节。
已知有各式各样的鳍式场效应晶体管器件和相关的制作工艺。依据习知制造技术，鳍式场效应晶体管器件中的导电鳍部是使用光刻(photolithography)、蚀刻、和其它习知工艺步骤来形成。鳍式场效应晶体管的性能与鳍部的高度、厚度、和间距有关，而这些尺寸在制造期间应该是均匀且被严密控制。就此而言，使用现有的半导体制造工艺(例如，22纳米(nm)和更小的技术)来制作鳍式场效应晶体管会因控制鳍部的尺寸的重要性，而可以非常具有挑战性。本文所描述的制作技术可用来精确地控制鳍部的尺寸，尤其是控制从块体半导体衬底形成的鳍部结构的鳍部高度。
本文所描述的技术和科技可用来形成用于有鳍的半导体器件的鳍部结构，其中，是使用块体半导体衬底，而非SOI衬底。就此而言，图2-6为例示有鳍的半导体器件结构的实施例的剖面图和相关的制作方法。此制作工艺代表适用于有鳍的半导体器件(例如，鳍式场效应晶体管或其它多栅极晶体管器件)的方法的一个实作。然而，实际上，该制作工艺可用来形成最终用于其它半导体器件的半导体鳍部。
参考图2，在示范实施例中，该制作工艺开始于提供适当的块体衬底200、在该块体衬底200上形成第一半导体材料层204、和在该中介的半导体材料层204上形成上半导体材料层206。就此而言，第一半导体材料层204在本文中或可称为中介层或中介半导体材料，而第二半导体材料层206在本文中或可称为上半导体材料的上层。图2绘示于块体衬底200上形成半导体材料层204、206后的半导体器件结构208。应了解的是，制作有鳍的半导体器件不需要总是开始于块体衬底，而在该制作工艺的实施例中，制作有鳍的半导体器件可开始于图2中所绘示的半导体器件结构208。因此，可从贩卖者得到适当地预先制作的晶片，在该贩卖者处，该预先制作的晶片已经具有块体半导体材料，而该块体半导体材料具有形成于该块体半导体材料上的中介半导体材料层、和形成于该中介半导体材料层上的上半导体材料层。相应地，本文所描述的制作该鳍部结构可开始于提供这种预先制作的晶片或衬底。
如以下所详细讨论的，在示范实施例中，中介半导体材料204的氧化速率大于上半导体材料206的氧化速率，以使在上半导体材料206下方的中介半导体材料204的暴露区域在接下来的氧化中可完全消耗，但保留上半导体材料206实质上原封不动，从而将上半导体材料206与块体半导体材料202隔离。就此而言，中介半导体材料的氧化速率较好是第二半导体材料206的氧化速率的至少三倍。
在示范实施例中，块体衬底200是从半导体材料202形成、或包括半导体材料202(在本文中或称为块体半导体材料)。块体半导体材料202较好是通常使用在半导体工业中的硅材料，例如，相当纯的硅、以及与其它元素(例如锗、碳、和类似物)混合的硅。或者，块体半导体材料202可为锗、砷化镓、或类似物。块体半导体材料202不需要掺杂，尽管块体半导体材料202可轻度掺杂成例如N-型或P-型，而不会影响本文所描述的制造工艺。举例来说，块体硅衬底通常被提供为轻度掺杂的P-型衬底，而轻度掺杂的P-型半导体材料202可用于本文所描述的实施例。当然，块体半导体材料202可接下来以适当的方式掺杂，以那些熟悉半导体制造技术的人员已相当了解的方法形成主动区，。
依据一个或多个实施例，通过在块体半导体材料202上外延地生长不同类型的半体体材料层，以形成中介半导体材料层204。在示范实施例中，块体半导体材料202包括硅，其中，通过在块体半导体材料202上外延地生长硅材料，以形成中介半导体材料层204。较佳地，中介半导体材料204是用硅锗来实现，该硅锗是依据已知的工艺技术而生长于块体半导体材料202的暴露表面上。应注意的是，具有一般性质和特性的其它材料也可用来代替硅锗。也就是说，硅锗通常在半导体制造工艺中用于其它目的、可接受用于工业中、并充分地记载于文件中。因此，较佳实施例采用硅锗作为中介半导体材料204。
如以下所详细描述的，在示范实施例中，当中介半导体材料204的氧化速率与上半导体材料206的氧化速率间的比例增加时，中介半导体材料204的厚度会减少。举例来说，当用硅锗来实现时，依据实施例，半导体材料204的厚度的范围介于约10nm至约100nm。硅锗层204的氧化速率是直接相关于其锗浓度，如本领域中已了解的。较佳地，中介半导体材料204的锗浓度大于约10％的锗。因此，当以锗浓度约10％的锗的硅锗来实现的中介半导体材料204时的中介半导体材料204的厚度可大于当以较高锗浓度来实现的中介半导体材料204时的中介半导体材料204的厚度。在示范实施例中，中介半导体材料204包括硅锗，该硅锗具有约30％的锗的锗浓度、和约30nm的厚度。
依据一个或多个实施例，通过在中介半导体材料层204的暴露表面上外延地生长上半导体材料层206，以形成上半导体材料层206。在示范实施例中，块体半导体材料202包括硅，而中介半导体材料204则包括硅锗，其中，通过在形成中介半导体材料层204的硅锗上外延地生长硅，以形成上半导体材料层206。就此而言，上半导体材料206和块体半导体材料202包括相同的材料，例如，硅，然而，并不需要非使用相同的材料不可，不同的实施例可针对块体半导体材料202和上半导体材料利用不同的材料。外延硅可依据已知的工艺技术，而生长于硅锗上，如以下所简单描述的。实际上，第二半导体材料206的厚度介于约20至50nm，尽管也可利用该通常范围外的厚度。需注意的是，半导体材料206最终会用来形成导电鳍部结构。如此一来，半导体材料206较佳包括器件质量硅(device quality silicon)，该器件质量硅可外延生长而具有非常小或没有瑕疵或污染。应注意的是，其它具有这些性质和特性的材料也可用于上半导体材料206(以代替硅)。也就是说，较佳实施例是利用硅用于上半导体材料206。
在示范实施例中，该制作工艺继续，以在上半导体材料层206形成两个绝缘材料层214、216，并去除的绝缘材料层214、216的部分，以创造并界定鳍状图案掩膜210。在特定实施例中，第一绝缘材料层214是从氧化材料形成。此氧化材料可为通过在氧化环境中加热半导体器件结构212而形成的加热生长的二氧化硅，或可为例如氧化硅的沉积材料。或者，第一绝缘材料层214可为氮化硅、例如铪化合物(例如，铪硅酸盐(hafnium silicate)、铪氧化物(hafniumoxide)或铪硅氮氧化合物(hafnium silicon oxynitride))的高-k的介电材料)、或类似物。绝缘材料214可由化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、或等离子加强化学气相沉积(PECVD)来加以沉积。实际上，第一绝缘材料层214的厚度通常介于约5nm至30nm。在较佳实施例中，第二绝缘材料层216是通过将氮化硅沉积在第一绝缘材料层214上而形成，第二绝缘材料层216的厚度介于约5nm至30nm。实际上，氮化硅可使用例如LPCVD而沉积在第一绝缘材料层214上。因为当选择蚀刻下方的半导体材料204、206于接下来作为蚀刻掩膜时，氮材料适应选择蚀刻下方的半导体材料204、206，并且因为氮材料是良好的氧阻障物，因此，氮材料是较好的。或者，硅氮氧化合物、或无定形硅或多晶硅也可用于第二绝缘材料层216。虽然例示的实施例包含用于创造鳍状图案掩膜210的下氧化层和上氮化层，然而，鳍状图案掩膜210的不同实施例可具有下氮化层和上氧化层。此外，可利用超过两个绝缘材料层。再者，在不同的实施例(未显示)，鳍状图案掩膜210仅包含上方的氮材料层，而没有下方的氧化材料层。
仍然参考图3，鳍状图案掩膜210可使用，但不限于，以下的工艺步骤来加以形成：材料沉积或形成；光刻；间隔件成像；蚀刻；以及，清洗。举例来说，软式掩膜(从光阻(photoresist)材料形成)或硬式掩膜(使用间隔件形成)可形成于半导体器件结构上，以作为蚀刻掩膜。之后，可使用适当的蚀刻剂化学法，各向异性地蚀刻第一绝缘材料层214和第二绝缘材料层216未受保护的部分，导致如图3所显示的半导体器件结构。因此，鳍状图案掩膜210是从上半导体材料层206上的绝缘材料214、216形成，并代表一种硬式掩膜，该硬式掩膜包含由绝缘材料214、216的剩余部分所界定的掩膜特征。需注意的是，绘示于图3中的鳍状图案掩膜210包含两个对应于两个各别鳍部的特征，该鳍部是接下来从上半导体材料206形成。
参考图4，在示范实施例中，该制作工艺继续，以选择性地去除部分上半导体材料206和中介半导体材料204，导致具有一个或多个鳍部218的半导体器件结构226，而鳍部218是从上半导体材料206形成，其中，每个鳍部218均在中介半导体材料204的暴露区域222(或颈部区域)上。在示范实施例中，该制作工艺通过使用鳍状图案掩膜210作为蚀刻掩膜，各向异性地蚀刻上半导体材料206的暴露部分，以选择性地去除上半导体材料层206的部分，其中，该蚀刻掩膜保护位于鳍状图案掩膜210下方的上半导体材料206的部分。在示范实施例中，该制作工艺采用各向异性蚀刻剂(该蚀刻剂也去除中介半导体材料204的部分)，并同时使用鳍状图案掩膜210作为蚀刻掩膜，从而暴露中介半导体材料204环绕鳍部218的部分(在本文中或称为环绕区域)。该选择的蚀刻也导致在鳍部218上创造或暴露绝缘盖220。图4中所显示的实施例具有复合的绝缘盖220，每个绝缘盖皆从第一和第二绝缘材料层214、216的剩余区段形成。
如图4所显示的，通过使用鳍状图案掩膜210作为蚀刻掩膜而各向异性地蚀刻中介半导体材料204，该制作工艺暴露位于鳍部218下方的中介半导体材料204的区域222。在示范实施例中，中介半导体材料层204被各向异性地蚀刻至相对于鳍部218的基底(base)224(或上半导体材料层206的底表面)的深度，以使暴露区域222相对于中介半导体材料204的环绕区域223的高度小于或等于鳍部218的宽度。就此而言，暴露区域222的高度小于或等于暴露区域222的宽度。举例来说，依据实施例，鳍部218的宽度可介于约10nm至约20nm，其中，中介半导体材料204是蚀刻至相对于鳍部218的基底224约10nm至15nm的深度。维持暴露区域222中宽度大于或等于高度的区域的深宽比(aspect ratio)可于接下来的工艺步骤中，在鳍部218的基底提供稳定和/或支撑。
现在参考图5，在示范实施例中，该制作工艺继续，以通过形成包括从中介半导体材料206形成的绝缘材料的隔离层228，来将鳍部218与块体半导体材料202隔离(或绝缘)。在示范实施例中，通过实施可氧化半导体材料204、206的暴露表面的场氧化(fieldoxidation)工艺，以形成隔离层228。在该场氧化步骤期间，图4的半导体器件结构226是暴露于升高温度的氧化环境中，该升高温度促进氧化材料在半导体材料204、206的暴露表面选择生长，导致图5的半导体器件结构234。较佳地，位于鳍部218下方的中介半导体材料204的暴露区域222在此场氧化工艺期间完全消耗，以形成位于鳍部218下方的连接区域230。就此而言，在中介半导体材料204包括硅锗的实施例中，在鳍部218下方的连接区域230包括氧化材料，该氧化材料的锗浓度对应于中介半导体材料204在氧化前的锗浓度。换言之，中介半导体材料204在氧化前的锗浓度会影响连接区域230的氧化材料的锗浓度。在一些实际实施例中，连接区域230的氧化材料的锗浓度可约等于中介半导体材料204在氧化前的锗浓度。虽然图5绘示被完全消耗的整个中介半导体材料层206，然而，在不同的实施例中，位于环绕区域223中的中介半导体材料层204一些部分可在氧化过后维持原封不动。通过氧化位于鳍部218下方的中介半导体材料204的暴露区域222以形成连接区域230，该鳍部218彼此之间电性隔离。此外，鳍部218与块体衬底材料202电性隔离，块体衬底材料202接着降低(例如，经由鳍部218至块体衬底材料202的)泄漏电流(leakage current)，并降低邻近器件对相同块体衬底200的影响。
实际上，在氧化工艺期间，氧化材料也可生长在鳍部218的侧壁232和/或基底224的暴露半导体材料206上。然而，由于中介半导体材料204的氧化速率是足以大于上半导体材料206的氧化速率，因此，在鳍部218下方的暴露区域222可完全消耗，而只留下最少的氧化材料形成在鳍部218的侧壁232和/或基底224上，其中，该留下的氧化材料接着即便没有保存鳍部218全部的原始高度和宽度、也至少保存鳍部218大部分的原始高度和宽度。举例来说，在中介半导体材料204所包括的硅锗的锗浓度约30％的锗而上半导体材料206包括硅的示范实施例中，形成于鳍部218的侧壁上的隔离层228的厚度是介于约3mn至5nm，而从中介半导体材料204的区域222、223所形成的隔离层228的厚度介于约20nm至30nm。
虽然在形成隔离层228后也可实施其它制作步骤或次工艺，然而，依据一个实施例，该制作工艺续继，以去除位于鳍部218的侧壁232上的隔离层228的部分并在鳍部218上形成栅极结构236，导致显示于图6的半导体器件结构238。在示范实施例中，通过使用各向同性蚀刻剂各向同性蚀刻隔离层228，以将隔离层228从鳍部218的侧壁232去除，其中，该各向同性蚀刻剂选择性地蚀刻隔离层228，而不至于攻击上半导体材料206。举例来说，当隔离层228包括氧化材料，基于氟化氢的蚀刻剂可利用来各向同性地蚀刻隔离层228。该各向同性蚀刻剂也从环绕鳍部218的区域223将隔离层228的部分去除，然而，在一些实施例中，在环绕区223中的隔离层228的厚度仍足够防止栅极结构236和块体半导体材料202之间不希望的寄生电容。此外，应了解到虽然图6绘示绝缘材料214、216仍维持原封不动，然而，在一些实施例，该各向同性蚀刻剂也可视绝缘材料的特定类型和使用的蚀刻剂来部分地蚀刻绝缘材料214、216的暴露部分。可使用习知栅极堆栈模块或任何已知工艺步骤的组合，来创造栅极结构236。应了解到图6为半导体器件结构238的剖面图。因此，栅极结构236实际上只在每个鳍部218的一区段上，并且，栅极结构236会跟随鳍部218的整个轮廓(contour)，以接触侧壁232与绝缘材料214、216的各别区段。就此而言，栅极结构236以图1中绘示的方式“缠绕(wrap)”在鳍部218之上。之后，可实施任何数目个已知工艺步骤、模块、和技术，以完成并入有鳍部218的一个或多个半导体器件的制作。举例来说，该制造工艺可实现以完成包含鳍部218和栅极结构236的至少一个晶体管器件的制作。这些最终工艺步骤、和其它后端工艺步骤在本文中将不会予以描述。
现在参考图7和图8，在一些实施例，希望接下来从半导体器件结构234形成的半导体器件，在环绕例如鳍部218的区域223中具有较厚的绝缘材料层，以减少接下来形成在鳍部218上的栅极结构和块体半导体材料202之间不想要的寄生电容。就此而言，依据一个或多个实施例，在如关于图5的上下文中所描述的隔离层228形成之后，该制作工艺继续，以在隔离层228和鳍部218上形成介电材料层240(在本文中或称为介电层)。如图7中所显示的，介电层240所选择的厚度较好使得介电材料240填充环绕区域223和鳍部218之间的任何间隙，至符合或超过鳍部218的高度的最小高度。在一个示范实施例中，是通过将介电材料(例如硅氧化物)共形(conformally)沉积在隔离层228上以形成介电材料层240，以及通过化学气相沉积(CVD)、低压力化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)形成鳍部218，以导致显示于图7的半导体器件结构242。就此而言，在示范实施例中，隔离层228和介电层240各包括氧化材料，然而，将了解到在此领域中，沉积的介电层240可较隔离层228稀疏。此外，隔离层228的锗浓度大于介电层240的锗浓度，介电层240的锗浓度通常可忽略(尽管一些锗可能在接下来的高温工艺步骤中，扩散至与隔离层228的接口处的介电层240)。
现在参考图8，在示范实施例中，该制作工艺继续，以通过使用蚀刻剂各向同性地蚀刻介电材料240和隔离层228，来去除部分介电层240和隔离层228，其中，该蚀刻剂以上述的类似方式选择性地蚀刻介电材料240和隔离层228，而不至于攻击包括鳍部218的半导体材料206。就此而言，该各向同性蚀刻剂从鳍部218的侧壁232去除隔离层228的部分。在示范实施例中，介电层240和/或隔离层228蚀刻后所达到的厚度，可在接下来形成的栅极结构和块体半导体材料202之间的环绕区域223提供足够的隔离。依据一个实施例，在环绕鳍部218的区域223中剩余的介电层240的上表面244和/或隔离层228是实质上均匀，并且实质对准鳍部218的基底224，导致图8中所显示的半导体器件结构246。
虽然在去除部分介电层240和隔离层228后可实施其它制作步骤或次工艺，然而，在示范实施例中，该制作工艺继续，以用图6的上下文中所描述的类似方式在鳍部218和环绕介电层240和/或隔离层228上形成栅极结构。之后，可实施任何数目个已知工艺步骤、模块、和技术，以完成并入有鳍部218的一个或多个半导体器件的制作。
虽然在先前的详细描述中已呈现至少一个示范实施例，然而，应了解到仍存在许多的变化例。应了解到，本文所描述的示范实施例并不是用来以任何方式限制请求保护的发明主体的范畴、应用性、或配置。相反地，先前的详细描述将提供本领域中熟习技术人员一张方便用以实作所描述的实施例的地图。应了解到元件的功能和排列可作不同的改变，而不至于偏离权利要求书所请求保护的范畴，其包含已知的等效物和在此申请提出时尚未可知的等效物。
Claims (20)
1.一种在块体衬底上制作半导体器件的方法，该方法包括：
在该块体衬底上形成第一半导体材料层；
在该第一半导体材料层上形成第二半导体材料层；
在该第二半导体材料层上创造鳍状图案掩膜；
使用该鳍状图案掩膜作为蚀刻掩膜而各向异性地蚀刻该第二半导体材料层和该第一半导体材料层，产生从该第二半导体材料形成鳍部和位于该鳍部下方的该第一半导体材料的暴露区域；以及
在位于该鳍部下方的该第一半导体材料的暴露区域中形成隔离层。
2.如权利要求1所述的在块体衬底上制作半导体器件的方法，其中，形成该隔离层包括从该第一半导体材料的暴露区域生长氧化材料。
3.如权利要求1所述的在块体衬底上制作半导体器件的方法，其中，各向异性地蚀刻该第一半导体材料层包括将该第一半导体材料层各向异性地蚀刻至相对于该鳍部的基底的深度小于或等于该鳍部的宽度。
4.如权利要求1所述的在块体衬底上制作半导体器件的方法，其中，形成该第一半导体材料层包括将该第一半导体材料层外延地生长于该块体衬底上。
5.如权利要求4所述的在块体衬底上制作半导体器件的方法，其中，该块体衬底包括硅，其中，将该第一半导体材料层外延地生长于该块体衬底上包括将硅锗层外延地生长于该块体衬底上。
6.如权利要求5所述的在块体衬底上制作半导体器件的方法，其中，该硅锗层的锗是浓度大于10％的锗。
7.如权利要求5所述的在块体衬底上制作半导体器件的方法，其中，形成该第二半导体材料层包括在该硅锗层上形成硅层。
8.如权利要求1所述的在块体衬底上制作半导体器件的方法，进一步包括：
在该隔离层和该鳍部上形成介电材料层；以及
去除该介电材料层的部分，以使该介电材料层的上表面实质对准于该鳍部的底部。
9.如权利要求8所述的在块体衬底上制作半导体器件的方法，其中，去除该介电材料层的部分包括各向同性地蚀刻该介电材料层，其中，各向同性地蚀刻该介电材料层也蚀刻形成于该鳍部的侧壁上的该隔离层的任何部分。
10.如权利要求1所述的在块体衬底上制作半导体器件的方法，其中，该第一半导体材料具有第一氧化速率，而该第二半导体材料具有第二氧化速率，该第一氧化速率大于或等于该第二氧化速率的三倍。
11.如权利要求1所述的在块体衬底上制作半导体器件的方法，进一步包括：
去除形成于该鳍部的侧壁上的该隔离层的任何部分；以及
在该鳍部上形成栅极结构。
12.一种制造有鳍的半导体器件结构的方法，该方法包括：
提供衬底，该衬底包括块体半导体材料、在该块体半导体材料上的第一半导体材料层、和在该第一半导体材料层上的第二半导体材料层；
选择性地去除部分该第二半导体材料层和该第一半导体材料层，导致从该第一半导体材料的暴露区域上的该第二半导体材料形成鳍部；以及
在该第一半导体材料的暴露区域中形成隔离层。
13.如权利要求12所述的制造有鳍的半导体器件结构的方法，其中，形成该隔离层包括氧化该第一半导体材料的暴露区域，以将该鳍部与该块体半导体材料隔离。
14.如权利要求13所述的制造有鳍的半导体器件结构的方法，其中，该第一半导体材料包括具有大于约10％的锗浓度的硅锗，以使氧化该第一半导体材料的暴露区域导致位于该鳍部下方的该隔离层的区域具有大于约10％的锗浓度。
15.如权利要求12所述的制造有鳍的半导体器件结构的方法，进一步包括：
在该隔离层和该鳍部上形成氧化材料层；以及
去除该氧化材料层的部分，以使该氧化材料层的上表面实质对准于该鳍部的基底。
16.如权利要求12所述的制造有鳍的半导体器件结构的方法，其中，选择性地去除该第一半导体材料层的部分包括将环绕该鳍部的该第一半导体材料层的区域各向异性地蚀刻至相对于该鳍部的基底的深度小于或等于该鳍部的宽度。
17.一种制作半导体器件的方法，该方法包括：
提供从块体半导体材料形成的块体衬底；
在该块体半导体材料上形成第一半导体材料层，该第一半导体材料具有第一氧化速率；
在该第一半导体材料层上形成第二半导体材料层，该第二半导体材料具有第二氧化速率，该第二氧化速率小于该第一氧化速率；
在该第二半导体材料层上创造鳍状图案掩膜；
使用该鳍状图案掩膜作为蚀刻掩膜而各向异性地蚀刻该第二半导体材料层，导致从该第二半导体材料形成鳍部；
使用该鳍状图案掩膜作为蚀刻掩膜而各向异性地蚀刻该第一半导体材料层以去除该第一半导体材料的部分，产生位于该鳍部下方的该第一半导体材料的暴露区域；以及
氧化位于该鳍部下方的该第一半导体材料的暴露区域，以使该鳍部与该块体半导体材料电性隔离。
18.如权利要求17所述的制作半导体器件的方法，其中，使用该鳍状图案掩膜作为蚀刻掩膜以各向异性地蚀刻该第一半导体材料层进一步包括将该第一半导体材料各向异性地蚀刻至相对于该鳍部的基底的深度小于或等于该鳍部的宽度。
19.如权利要求17所述的制作半导体器件的方法，其中，氧化该第一半导体材料的暴露区域进一步包括从该第一半导体材料的暴露区域生长第一氧化材料。
20.如权利要求19所述的制作半导体器件的方法，进一步包括：
在氧化位于该鳍部下方的该第一半导体材料的暴露区域后，在该鳍部上形成第二氧化材料层；以及
去除该第二氧化材料层的部分，以使该第二氧化材料层的上表面实质对准于该鳍部的基底。
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103177963A (zh) * | 2011-12-21 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET器件的制造方法 |
| CN103413758A (zh) * | 2013-07-17 | 2013-11-27 | 华为技术有限公司 | 半导体鳍条的制作方法、FinFET器件的制作方法 |
| CN104347410A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN104851807A (zh) * | 2014-01-24 | 2015-08-19 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN105793968A (zh) * | 2013-06-24 | 2016-07-20 | 格罗方德半导体有限公司 | 包括形成在体上的源极/漏极和形成在氧化物层上的栅极通道的半导体器件 |
| CN106098557A (zh) * | 2015-04-30 | 2016-11-09 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
| CN106549054A (zh) * | 2015-09-17 | 2017-03-29 | 中国科学院微电子研究所 | Fet及其制作方法 |
| CN104137264B (zh) * | 2011-12-20 | 2018-01-09 | 英特尔公司 | 具有隔离的主体部分的半导体器件 |
| CN107799420A (zh) * | 2016-09-05 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN112233980A (zh) * | 2019-07-15 | 2021-01-15 | 南亚科技股份有限公司 | 半导体元件结构及其制备方法 |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8101486B2 (en) * | 2009-10-07 | 2012-01-24 | Globalfoundries Inc. | Methods for forming isolated fin structures on bulk semiconductor material |
| US8697522B2 (en) | 2011-07-05 | 2014-04-15 | International Business Machines Corporation | Bulk finFET with uniform height and bottom isolation |
| TWI505376B (zh) * | 2011-10-31 | 2015-10-21 | United Microelectronics Corp | 一種非平面電晶體的製作方法 |
| CN103295903B (zh) * | 2012-03-05 | 2016-06-15 | 中国科学院微电子研究所 | 围栅结构的鳍式半导体器件的制造方法 |
| CN103594513B (zh) * | 2012-08-16 | 2017-09-15 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN103594497A (zh) * | 2012-08-16 | 2014-02-19 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9287178B2 (en) | 2012-10-01 | 2016-03-15 | Globalfoundries Inc. | Multi-gate field effect transistor (FET) including isolated fin body |
| US8946014B2 (en) | 2012-12-28 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device structure and methods of making same |
| US9147682B2 (en) | 2013-01-14 | 2015-09-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin spacer protected source and drain regions in FinFETs |
| US9006786B2 (en) * | 2013-07-03 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of semiconductor device |
| US9318606B2 (en) * | 2013-01-14 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of fabricating same |
| US8816428B1 (en) | 2013-05-30 | 2014-08-26 | International Business Machines Corporation | Multigate device isolation on bulk semiconductors |
| US9093531B2 (en) * | 2013-06-11 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of semiconductor device |
| US9553012B2 (en) * | 2013-09-13 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and the manufacturing method thereof |
| US9142474B2 (en) | 2013-10-07 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Passivation structure of fin field effect transistor |
| US9287262B2 (en) | 2013-10-10 | 2016-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Passivated and faceted for fin field effect transistor |
| US9159833B2 (en) | 2013-11-26 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of semiconductor device |
| US9142676B2 (en) * | 2013-12-30 | 2015-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor liner of semiconductor device |
| US9224841B2 (en) | 2014-01-23 | 2015-12-29 | Globalfoundries Inc. | Semiconductor fins on a trench isolation region in a bulk semiconductor substrate and a method of forming the semiconductor fins |
| US9548303B2 (en) | 2014-03-13 | 2017-01-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET devices with unique fin shape and the fabrication thereof |
| WO2015147842A1 (en) * | 2014-03-27 | 2015-10-01 | Intel Corporation | Confined epitaxial regions for semiconductor devices and methods of fabricating semiconductor devices having confined epitaxial regions |
| US9887196B2 (en) * | 2014-04-07 | 2018-02-06 | International Business Machines Corporation | FinFET including tunable fin height and tunable fin width ratio |
| US10468528B2 (en) | 2014-04-16 | 2019-11-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device with high-k metal gate stack |
| US9209185B2 (en) | 2014-04-16 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for FinFET device |
| US9721955B2 (en) | 2014-04-25 | 2017-08-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for SRAM FinFET device having an oxide feature |
| US9178067B1 (en) | 2014-04-25 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for FinFET device |
| US9524986B2 (en) | 2014-06-26 | 2016-12-20 | Globalfoundries Inc. | Trapping dislocations in high-mobility fins below isolation layer |
| US9224736B1 (en) | 2014-06-27 | 2015-12-29 | Taiwan Semicondcutor Manufacturing Company, Ltd. | Structure and method for SRAM FinFET device |
| KR20160004097A (ko) * | 2014-07-02 | 2016-01-12 | 삼성전자주식회사 | 핀 구조물 및 그 제조방법, 및 이를 이용하는 핀 트랜지스터 및 그 제조방법 |
| US9847333B2 (en) * | 2015-03-09 | 2017-12-19 | Globalfoundries Inc. | Reducing risk of punch-through in FinFET semiconductor structure |
| US20160378591A1 (en) * | 2015-06-24 | 2016-12-29 | Intel Corporation | Adaptive error correction in memory devices |
| US9679763B1 (en) | 2015-11-20 | 2017-06-13 | International Business Machines Corporation | Silicon-on-insulator fin field-effect transistor device formed on a bulk substrate |
| US9537011B1 (en) | 2015-12-14 | 2017-01-03 | International Business Machines Corporation | Partially dielectric isolated fin-shaped field effect transistor (FinFET) |
| US10438972B2 (en) | 2016-09-12 | 2019-10-08 | International Business Machines Corporation | Sub-fin removal for SOI like isolation with uniform active fin height |
| US10388763B2 (en) * | 2016-12-15 | 2019-08-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Manufacturing of semiconductor fin structure and manufacturing method of semiconductor device |
| US10068810B1 (en) | 2017-09-07 | 2018-09-04 | Globalfoundries Inc. | Multiple Fin heights with dielectric isolation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1653608A (zh) * | 2002-06-03 | 2005-08-10 | 国际商业机器公司 | 体半导体的鳍状fet器件及其形成方法 |
| US20070141763A1 (en) * | 2005-12-20 | 2007-06-21 | Yang-Kyu Choi | Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby |
| US20100248454A1 (en) * | 2009-03-27 | 2010-09-30 | Advanced Micro Devices, Inc. | Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3219307B2 (ja) * | 1991-08-28 | 2001-10-15 | シャープ株式会社 | 半導体装置の構造および製造方法 |
| US5963817A (en) * | 1997-10-16 | 1999-10-05 | International Business Machines Corporation | Bulk and strained silicon on insulator using local selective oxidation |
| US6762483B1 (en) | 2003-01-23 | 2004-07-13 | Advanced Micro Devices, Inc. | Narrow fin FinFET |
| US6885055B2 (en) | 2003-02-04 | 2005-04-26 | Lee Jong-Ho | Double-gate FinFET device and fabricating method thereof |
| US6872647B1 (en) | 2003-05-06 | 2005-03-29 | Advanced Micro Devices, Inc. | Method for forming multiple fins in a semiconductor device |
| US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
| US7005330B2 (en) | 2003-06-27 | 2006-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for forming the gate electrode in a multiple-gate transistor |
| US7355253B2 (en) | 2003-08-22 | 2008-04-08 | International Business Machines Corporation | Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates |
| EP1683193A1 (en) | 2003-10-22 | 2006-07-26 | Spinnaker Semiconductor, Inc. | Dynamic schottky barrier mosfet device and method of manufacture |
| US7176522B2 (en) | 2003-11-25 | 2007-02-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having high drive current and method of manufacturing thereof |
| KR100528486B1 (ko) * | 2004-04-12 | 2005-11-15 | 삼성전자주식회사 | 불휘발성 메모리 소자 및 그 형성 방법 |
| KR100634372B1 (ko) * | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
| KR100555573B1 (ko) | 2004-09-10 | 2006-03-03 | 삼성전자주식회사 | Ｓｅｇ막에 의해 확장된 접합영역을 갖는 반도체 소자 및그의 제조방법 |
| KR100645065B1 (ko) | 2005-06-23 | 2006-11-10 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터와 이를 구비하는 비휘발성 메모리장치 및 그 형성 방법 |
| US7381649B2 (en) * | 2005-07-29 | 2008-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for a multiple-gate FET device and a method for its fabrication |
| US8188551B2 (en) | 2005-09-30 | 2012-05-29 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
| US7425740B2 (en) * | 2005-10-07 | 2008-09-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and structure for a 1T-RAM bit cell and macro |
| US7655511B2 (en) | 2005-11-03 | 2010-02-02 | International Business Machines Corporation | Gate electrode stress control for finFET performance enhancement |
| KR100756809B1 (ko) * | 2006-04-28 | 2007-09-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US7517764B2 (en) | 2006-06-29 | 2009-04-14 | International Business Machines Corporation | Bulk FinFET device |
| US7704838B2 (en) | 2006-08-25 | 2010-04-27 | Freescale Semiconductor, Inc. | Method for forming an independent bottom gate connection for buried interconnection including bottom gate of a planar double gate MOSFET |
| US8174073B2 (en) | 2007-05-30 | 2012-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit structures with multiple FinFETs |
| EP2037492A1 (en) | 2007-09-11 | 2009-03-18 | S.O.I.Tec Silicon Insulator Technologies | Multiple gate field effect transistor structure and method for fabricating same |
| US7927938B2 (en) * | 2007-11-19 | 2011-04-19 | Micron Technology, Inc. | Fin-JFET |
| US8288756B2 (en) * | 2007-11-30 | 2012-10-16 | Advanced Micro Devices, Inc. | Hetero-structured, inverted-T field effect transistor |
| US7969776B2 (en) * | 2008-04-03 | 2011-06-28 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
| US8003466B2 (en) | 2008-04-08 | 2011-08-23 | Advanced Micro Devices, Inc. | Method of forming multiple fins for a semiconductor device |
| US8106459B2 (en) | 2008-05-06 | 2012-01-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs having dielectric punch-through stoppers |
| US8048723B2 (en) | 2008-12-05 | 2011-11-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Germanium FinFETs having dielectric punch-through stoppers |
| US7994020B2 (en) | 2008-07-21 | 2011-08-09 | Advanced Micro Devices, Inc. | Method of forming finned semiconductor devices with trench isolation |
| US8148776B2 (en) * | 2008-09-15 | 2012-04-03 | Micron Technology, Inc. | Transistor with a passive gate |
| US7608495B1 (en) | 2008-09-19 | 2009-10-27 | Micron Technology, Inc. | Transistor forming methods |
| US8263462B2 (en) | 2008-12-31 | 2012-09-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dielectric punch-through stoppers for forming FinFETs having dual fin heights |
| US8404592B2 (en) * | 2009-07-27 | 2013-03-26 | GlobalFoundries, Inc. | Methods for fabricating FinFET semiconductor devices using L-shaped spacers |
| US8101486B2 (en) * | 2009-10-07 | 2012-01-24 | Globalfoundries Inc. | Methods for forming isolated fin structures on bulk semiconductor material |
| US7993999B2 (en) * | 2009-11-09 | 2011-08-09 | International Business Machines Corporation | High-K/metal gate CMOS finFET with improved pFET threshold voltage |
-
2009
- 2009-10-07 US US12/575,344 patent/US8101486B2/en active Active
-
2010
- 2010-10-05 TW TW099133829A patent/TWI505402B/zh active
- 2010-10-08 CN CN201410569405.7A patent/CN104392925B/zh active Active
- 2010-10-08 CN CN201010501204.5A patent/CN102034714B/zh active Active
-
2011
- 2011-10-20 US US13/278,010 patent/US8334177B2/en active Active
-
2012
- 2012-09-12 US US13/611,193 patent/US8716074B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1653608A (zh) * | 2002-06-03 | 2005-08-10 | 国际商业机器公司 | 体半导体的鳍状fet器件及其形成方法 |
| US20070141763A1 (en) * | 2005-12-20 | 2007-06-21 | Yang-Kyu Choi | Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby |
| US20100248454A1 (en) * | 2009-03-27 | 2010-09-30 | Advanced Micro Devices, Inc. | Method of forming fin structures using a sacrificial etch stop layer on bulk semiconductor material |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104137264B (zh) * | 2011-12-20 | 2018-01-09 | 英特尔公司 | 具有隔离的主体部分的半导体器件 |
| US10026829B2 (en) | 2011-12-20 | 2018-07-17 | Intel Corporation | Semiconductor device with isolated body portion |
| CN103177963B (zh) * | 2011-12-21 | 2016-02-17 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET器件的制造方法 |
| CN103177963A (zh) * | 2011-12-21 | 2013-06-26 | 中芯国际集成电路制造(上海)有限公司 | 一种FinFET器件的制造方法 |
| CN105793968B (zh) * | 2013-06-24 | 2019-03-08 | 格罗方德半导体有限公司 | 包括源极/漏极和栅极通道的半导体器件 |
| CN105793968A (zh) * | 2013-06-24 | 2016-07-20 | 格罗方德半导体有限公司 | 包括形成在体上的源极/漏极和形成在氧化物层上的栅极通道的半导体器件 |
| CN103413758A (zh) * | 2013-07-17 | 2013-11-27 | 华为技术有限公司 | 半导体鳍条的制作方法、FinFET器件的制作方法 |
| CN103413758B (zh) * | 2013-07-17 | 2017-02-08 | 华为技术有限公司 | 半导体鳍条的制作方法、FinFET器件的制作方法 |
| US9698253B2 (en) | 2013-07-17 | 2017-07-04 | Huawei Technologies Co., Ltd. | Semiconductor fin fabrication method and Fin FET device fabrication method |
| CN104347410A (zh) * | 2013-07-24 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| CN104851807A (zh) * | 2014-01-24 | 2015-08-19 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN104851807B (zh) * | 2014-01-24 | 2019-08-09 | 三星电子株式会社 | 半导体器件及其制造方法 |
| CN106098557A (zh) * | 2015-04-30 | 2016-11-09 | 台湾积体电路制造股份有限公司 | 半导体结构及其形成方法 |
| CN106549054A (zh) * | 2015-09-17 | 2017-03-29 | 中国科学院微电子研究所 | Fet及其制作方法 |
| CN107799420A (zh) * | 2016-09-05 | 2018-03-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制作方法、电子装置 |
| CN112233980A (zh) * | 2019-07-15 | 2021-01-15 | 南亚科技股份有限公司 | 半导体元件结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104392925A (zh) | 2015-03-04 |
| US8716074B2 (en) | 2014-05-06 |
| TW201125070A (en) | 2011-07-16 |
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| CN102034714B (zh) | 2014-11-19 |
| US20120040517A1 (en) | 2012-02-16 |
| CN104392925B (zh) | 2018-04-13 |
| US8101486B2 (en) | 2012-01-24 |
| US8334177B2 (en) | 2012-12-18 |
| US20130005114A1 (en) | 2013-01-03 |
| US20110081764A1 (en) | 2011-04-07 |
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