CN105793968A - 包括形成在体上的源极/漏极和形成在氧化物层上的栅极通道的半导体器件 - Google Patents

包括形成在体上的源极/漏极和形成在氧化物层上的栅极通道的半导体器件 Download PDF

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Abstract

一种具有掺杂阱区的半导体器件，包括形成在半导体器件的基片部分上的掺杂基片层。掺杂基片层沿着第一方向延伸以限定长度，并且沿着垂直于第一方向的第二方向延伸以限定宽度。多个鳍形成在掺杂基片层上以及氧化物基片层形成在每个鳍之间。至少一个栅极形成在氧化物基片层上并且延伸跨越多个鳍中的至少一个鳍。

Description

包括形成在体上的源极/漏极和形成在氧化物层上的栅极通道的半导体器件
技术领域
本发明涉及半导体器件，以及更具体地说涉及图案化FinFET半导体器件的鳍(鱼鳍，叶片，fins)。
背景技术
随着产业不断需求较小尺寸的MOSFET器件，对多栅极(gate)MOSFET的兴趣已显著增加。一种这样的器件是FinFET，其在减小的尺寸下能够保持行业性能标准。
常规FinFET包括一个或多个鳍，其被图案化在基片上，如绝缘体上硅(silicon-on-insulator，SOI)基片。例如，常规侧壁图像传送(SIT)过程可以用来形成由氧化硅层包围的鳍的密集阵列，以及进行虚拟栅极(dummygate)图案化过程，用于在形成鳍以后形成栅极。常规FinFET制造工艺进行硅(Si)外延(epi)合并过程以在形成虚拟栅极以后合并鳍。然而，选择性epiSi生长过程难以控制，因而是不稳定的。上述控制困难通常引起epiSi在相同晶片的个别鳍上或在不同晶片的处理运行之间以不同的厚度进行生长。因此，这种不一致的生长可以导致epiSi不一致地更厚或更薄。
发明内容
根据一种示例性实施方式，具有掺杂阱区的半导体器件包括形成在半导体器件的基片部分上的掺杂基片层。掺杂基片层沿着第一方向延伸以限定长度并沿着垂直于第一方向的第二方向延伸以限定宽度。多个鳍形成在掺杂基片层上以及氧化物基片层形成在每个鳍之间。至少一个栅极形成在氧化物基片层上并且延伸跨越在多个鳍中的至少一个鳍。
在另一种示例性实施方式中，形成半导体器件的方法包括在半导体基片的掺杂的体基片(bulksubstrate)区上形成至少一个鳍。该方法进一步包括形成在掺杂的体基片区上的掩埋氧化物(buriedoxide)层以包围上述至少一个鳍。掩埋氧化物层具有第一源极区/漏极区和第二源极区/漏极区。该方法进一步包括形成在掩埋氧化物层上的至少一个栅极叠层(堆叠物，stack)，以及蚀刻第一和第二源极区/漏极区以暴露相应的第一和第二掺杂的体基片区。该方法进一步包括形成在第一掺杂的体基片区的第一源极/漏极元件和形成在第二掺杂的体基片区的第二源极/漏极元件。
在又一种示例性实施方式中，形成半导体器件的方法包括形成在基片中的阱区，以及用具有第一极性的离子掺杂阱区以形成掺杂的体基片区。该方法进一步包括形成在掺杂的体基片区上的至少一个鳍。该方法进一步包括沉积氧化物材料，其覆盖掺杂的体基片区的暴露部分和所述至少一个鳍的一部分，以形成掩埋氧化物层。掩埋氧化物层具有第一源极区/漏极区和第二源极区/漏极区。该方法进一步包括在掩埋氧化物层上形成至少一个栅极叠层，其在第一源极区/漏极区和第二源极区/漏极区之间延伸。
通过本发明的技术实现了另外的特点和用途。本文详细描述了其它示例性实施方式和特点，并且其被认为是要求保护的实施方式的一部分。为了更详细地描述本发明和特征，下文提供了示例性实施方式的附图和描述。
附图说明
在说明书随附的权利要求中，特别指出和明确要求描述示例性实施方式的主题。依据以下详细描述并连同附图一起，前述和其它特征和用途是显而易见的，其中：
图1A-图27C是一系列视图，其示出了根据示例性实施方式的形成鳍finFET器件的方法，其中：
图1A是示出在起始基片顶部形成的抗蚀层顶视图；
图1B是沿着图1A中所示起始基片的线A-A’获得的横截面视图，示出了在掩蔽层顶部抗蚀层的形成；
图2A是图1所示基片在部分蚀刻抗蚀层以形成暴露掩蔽层的空隙以后的顶视图；
图2B是沿着图2A所示基片的线A-A’获得的横截面视图；
图3示出了在除去抗蚀层并进行另外蚀刻过程以部分蚀刻掩蔽层从而形成延伸进入基片的体部分的阱以后的图2B的基片；
图4A示出了在图3中所示的阱中注入离子的离子注入操作；
图4B示出了在离子注入操作以后具有掺杂基片区的图4A所示的基片；
图5A是图4B所示基片在掺杂基片区上形成牺牲层以后的顶视图；
图5B是沿着图5A所示的基片的线A-A’获取的横截面视图；
图6A是图5A-图5B所示基片在牺牲层上形成活性半导体层以后的顶视图；
图6B是沿着图6A所示基片的线A-A’获取的横截面视图；
图7A是图6A-图6B所示基片的顶视图，其示出在活性半导体层的上表面上形成的心轴层；
图7B是沿着图7A所示的基片的线B-B’获取的横截面视图；
图8A是在图案化心轴层以形成多个单个心轴以后图7A-图7B所示基片的顶视图；
图8B是沿着图8A所示基片的线B-B’获取的横截面视图；
图9A是图8A-图8B所示基片在图案化活性半导体层和牺牲氧化物层以限定多个鳍和包围鳍的掺杂基片区以后的顶视图；
图9B是沿着图9A的基片的线B-B’获取的横截面视图，并且示出了多个鳍；
图10A是图9A-图9B所示基片在除去心轴以暴露鳍的活性半导体鳍层以后的顶视图；
图10B是沿着图10A所示基片的线B-B’获取的横截面视图，其示出了以下鳍，其包括形成在掺杂基片区上的牺牲氧化物层和形成在牺牲氧化物层上的活性半导体鳍层；
图11A是图10A-图10B所示基片在暴露的掺杂基片区上和围绕鳍沉积氧化物填料以后的顶视图；
图11B是沿着图11A所示基片的线B-B’获取的横截面视图；
图12A是图11A-图11B所示基片在沉积覆盖氧化物填料和鳍的共形氧化物层以后的顶视图；
图12B是沿着图12A所示基片的线B-B’获取的横截面视图；
图13A是图12A-图12B所示基片在部分除去共形氧化物层以暴露氧化物填料的选择性蚀刻过程以后的顶视图；
图13B是沿着图13A所示基片的线B-B’获取的横截面视图，其示出了从氧化物填料选择性地去除的并保留在鳍上的共形氧化物层；
图14A是图13A-图13B所示基片在沉积覆盖氧化物填料和鳍的栅极层以后的顶视图；
图14B是沿着图14A所示基片的线B-B’获取的横截面视图，其示出了介于栅极层和鳍的活性半导体层之间的共形氧化物层；
图15A是图14A-图14B所示基片在沉积形成在栅极层的上表面上的栅极掩蔽层以后的顶视图；
图15B是沿着图15A所示基片的B-B’获取的横截面视图；
图16A是图15A-图15B所示基片在沉积形成在栅极掩蔽层的上表面上的栅极心轴层以后的顶视图；
图16B是沿着图16A所示基片的B-B’获取的横截面视图；
图17A是图16A-图16B所示基片在图案化栅极心轴层以限定多个单个栅极心轴以后的顶视图；
图17B是沿着图17A所示基片的线B-B’获取的横截面视图；
图18A是图17A-图17B所示基片在图案化掩蔽层和栅极层以限定多个栅极叠层以后的顶视图；
图18B是沿着图18A所示基片的线B-B’获取的横截面视图，其示出了形成在氧化物填料上并延伸垂直跨越鳍的栅极叠层；
图18C是沿着图18A所示基片的线C-C’获取的横截面视图，其示出了形成在鳍上的多个栅极叠层以及邻近每个栅极叠层的每侧的源极区/漏极区；
图19A是图18A-图18C所示基片在沉积形成在氧化物填料上并覆盖多个栅极叠层的共形间隔层以后的顶视图；
图19B是沿着19A所示基片的线A-A’获取的横截面视图，其示出了覆盖栅极叠层的共形间隔层；
图19C是沿着图19A所示基片的线C-C’获取的横截面视图，其示出了沉积在单个栅极叠层之间的共形间隔层；
图20A是图19A-图19C所示基片在除去间隔层的上部分以暴露栅极掩模以及蚀刻间隔层以限定栅极叠层的侧壁以后的顶视图；
图20B是沿着图20A所示基片的线B-B’获取的横截面视图，其示出了相对于栅极叠层的长度侧形成的侧壁；
图20C是沿着图20A所示基片的线C-C’获取的横截面视图，其示出了相对于多个栅极叠层的宽度侧形成的侧壁；
图21A是图20A-图20C所示基片在除去共形氧化物层和活性半导体层(在源极区/漏极区)以暴露牺牲层以后的顶视图；
图21B是沿着图21A所示基片的线B-B’获取的横截面视图；
图21C是沿着图21A所示基片的线C-C’获取的横截面视图，其示出了在源极区/漏极区暴露的牺牲层；
图22A是图21A-图21C所示基片在蚀刻在源极区/漏极区的牺牲层以暴露掺杂的源极/漏极基片区以后的顶视图；
图22B是沿着图22A所示基片的线B-B’获取的横截面视图；
图22C是沿着图22A所示基片的线C-C’获取的横截面视图，其示出了在栅极之间的掺杂的源极区/漏极区；
图23A是图22A-图22C所示基片在除去牺牲氧化物鳍层以后的顶视图；
图23B是沿着图23A所示基片的线B-B’获取的横截面视图，其示出了形成在每个鳍的活性半导体鳍层和掺杂基片层之间的鳍空隙；
图23C是沿着图23A所示基片的线C-C’获取的横截面视图，其示出了在每个栅极叠层的氧化物填料和掺杂基片层之间延伸的鳍空隙；
图24A是图23A-图23C所示基片在鳍空隙中以及在暴露的掺杂的源极区/漏极区上沉积氧化物填料以包围栅极叠层以后的顶视图；
图24B是沿着图24A所示基片的线B-B’获取的横截面视图，其示出了在鳍空隙中以及相对于栅极叠层的侧壁沉积的氧化物填料；
图24C是沿着图24A所示基片的线C-C’获取的横截面视图，其示出了在鳍空隙中以及在掺杂的源极区/漏极区上沉积的氧化物填料；
图25A是图24A-图24C所示基片在蚀刻过程以再暴露掺杂基片层以后的顶视图；
图25B是沿着图25A所示基片的线B-B’获取的横截面视图，其示出了邻接栅极叠层的长度侧的暴露的掺杂的源极区/漏极区；
图25C是沿着图25A所示基片的线C-C’获取的横截面视图，其示出了在每个栅极叠层的长度之间的暴露的掺杂的源极区/漏极区；
图26A是图25A-图25C所示基片在暴露的掺杂的源极区/漏极区上形成源极/漏极元件以后的顶视图；
图26B是沿着图26A所示基片的线B-B’获取的横截面视图，其示出了在模体(phantom)中的源极/漏极元件；
图26C是沿着图26A所示基片的线C-C’获取的横截面视图，其示出了在掺杂的源极区/漏极区上和相对于每个栅极叠层的侧面形成的源极/漏极元件；
图27A是图26A-图26B所示基片在暴露的掺杂基片层上沉积氧化物填料以后的顶视图；
图27B是沿着图27A所示基片的线B-B’获取的横截面视图；以及
图27C是沿着图27A所示基片的线C-C’获取的横截面视图。
图28是流程图，其示出了根据本发明的一种示例性实施方式的形成半导体器件的方法。
具体实施方式
图1A-图1B示出根据一种示例性实施方式的半导体结构100。半导体结构100包括基片102，如半导体基片102，掩蔽层(maskinglayer)104和抗蚀层(resistlayer)106。半导体基片102可以沿着X轴延伸以限定长度，并沿着垂直于X轴的Y轴延伸以限定宽度。此外，半导体基片102可以形成自各种半导体材料。例如，半导体基片102可以形成自硅(Si)、锗(Ge)、硅锗(锗化硅，SiGe)、碳化硅(SiC)、或III-V化合物半导体(例如，GaAs)、和II-VI化合物半导体(例如，ZnSe)。此外，整个半导体基片102或其部分可以是无定形的、多晶的、或单晶的。上述类型的半导体基片102还可以包括混合定向的(hybridoriented，HOT)半导体基片，其提供不同晶体取向的表面区。半导体基片102可以是掺杂的、未掺杂的或在其中包含掺杂区和未掺杂区。另外，半导体基片102可以是应变的、无应变的，其中包含应变和无应变区，或包含拉伸应变和压缩应变区。
掩蔽层104形成在半导体基片102的上表面上以提供硬掩模或遮蔽物(掩蔽物，covering)。掩蔽层104可以由电介质制成，包括但不限于(SiO2)、和氮化硅(SiN)。掩蔽层104的厚度是大约40纳米(nm)。
抗蚀层106形成在掩蔽层104的上表面上以致掩蔽层104形成在半导体基片102和抗蚀层106之间。抗蚀层106可以由形成光致抗蚀层的光敏材料制成，按照众所周知的光刻工艺，其可以被图案化。抗蚀层106并不限于特定量的层。例如，抗蚀层106可以形成为单层抗蚀层，或可以形成为三层抗蚀层。
图2A-图26C示出了根据一种示例性实施方式，形成半导体结构100如FinFET器件的流程。虽然在下文的说明性实施方式中将描述nFET器件，但是，如将由本领域技术人员可以理解的，还可以利用类似的过程来形成pFET器件。另外，可以形成具有多个不同的FET部分的半导体结构100。例如，可以形成包括nFET部分和pFET部分的半导体结构100。
参照图2A-图2B，按照光刻工艺(lithographyprocess)如光蚀刻工艺(photolithographyprocess)图案化抗蚀层106，以形成在其中的空隙(孔隙，void)108。因此，空隙108暴露下方的掩蔽层104，同时留下包围空隙108的抗蚀层106的部分。
参照图3，空隙108进一步凹陷以形成在半导体基片102中的nFET阱110。更具体地，可以蚀刻除去由空隙108暴露的掩蔽层104，并且空隙108可以进一步延伸进入半导体基片102以形成nFET阱110，从而暴露一部分的半导体基片102’。nFET阱110的高度，即，在暴露的半导体基片102和掩蔽层104的上表面之间的距离可以为约20nm至约50nm。各种蚀刻工艺可以用来形成nFET阱110，包括但不限于等离子体刻蚀过程。在形成nFET阱110以后，可以除去抗蚀层106的剩余部分，如进一步示于图3。
现在参照图4A，将具有第一极性的离子，例如，阳离子(+)，注入nFET阱110。可以利用本领域普通技术人员所熟知的各种离子注入过程(IIP)来注入阳离子(+)。转向图4B，响应于注入离子，掺杂基片区111如P+掺杂阱区111形成在暴露的半导体基片102中。可以理解的是，在其中形成pFET器件的实施方式中，P+掺杂阱区111可以是N-掺杂阱区。
现在转到图5，牺牲层(sacrificiallayer)112形成在P+掺杂阱区111上。在至少一种实施方式中，通过从P+掺杂阱区111外延生长一层单晶硅锗(SiGe)来形成牺牲层112，以致牺牲层是牺牲SiGeepi层。还可以进行第二外延过程以在牺牲氧化物层112的上表面上形成外延Si层114，如图6所示。因此，牺牲氧化物层112是介于掺杂基片区111和外延Si层114之间。在至少一种实施方式中，外延Si层114生长为单晶外延Si。
现在参照图7A-图13B，其示出了流程，如侧壁图像传送(sidewallimagetransfer，SIT)过程，例如，以形成在半导体基片102上的一个或多个半导体鳍。
更具体地，图7A示出基片102的顶视图。心轴层(mandrellayer)116形成在先前蚀刻以形成空隙108的区中的外延Si层114的上表面上。图7B是沿着图7A所示基片102的线B-B’获取的横截面视图。
参照图8A，心轴层116可以被图案化以形成多个单个心轴116’。心轴的尺寸控制待形成的相应鳍118的尺寸。图8B是沿着图8A所示基片102的线B-B’获取的横截面视图。
现在转到图9A，蚀刻暴露的外延Si层114(即，未由心轴覆盖的外延Si层)和在外延Si层114下方的牺牲氧化物层112，以形成多个鳍118。图9B是沿着图9A所示基片的线B-B’获取的横截面视图。每个鳍118将P+掺杂阱区111分成各个源极/漏极(S/D)区120，这进一步示于图9A-图9B。
参照图10A，除去心轴以提供多个鳍118。图10B是沿着图10A所示基片的线B-B’获取的横截面视图。每个鳍118包括牺牲氧化物鳍层112’，其接触P+掺杂阱区111和活性半导体鳍层，即，形成在牺牲氧化物鳍层上的Si鳍层114’。依照至少一种实施方式，邻接鳍118之间的鳍间距(finpitch)为约20纳米(nm)至约100nm，关键深度(crucialdepth，CD)在约6nm至约30nm范围内，以及鳍高度在约15nm至约150nm范围内。在至少一种实施方式中，总鳍高度可以包括牺牲氧化物层112和外延Si层114，其是约100nm。
现在参照图11A，将氧化物填料122沉积进入在鳍118之间的间隔中以形成氧化物基片层。氧化物填料122覆盖S/D区120的上表面以及鳍118。可以利用各种工艺，包括但不限于化学机械平坦化(CMP)工艺来平面化氧化物填料122，以致氧化物填料122与鳍的上表面，即，Si鳍层的上部分齐平。图11B是沿着图11A所示基片的线B-B’获取的横截面视图。
转向图12A，位于每个鳍118之间的氧化物填料122凹陷以暴露上部分。图12B是沿着图12A所示基片的线B-B’获取的横截面视图。在至少一种实施方式中，暴露的上部分具有约20nm至约50nm范围内的高度。在氧化物填料122凹陷以后，在氧化物填料122上沉积薄共形(同形，conformal)氧化物层124以覆盖和包裹鳍118的暴露部分，这进一步示于图12A-图12B。可以利用各种沉积工艺，包括但不限于原子层沉积(ALD)来沉积共形氧化物层124。共形氧化物层124的厚度在约1nm至约5nm范围内。
转向图13A，可以选择性地蚀刻除去共形氧化物层124以暴露氧化物填料122，同时留下共形氧化物层124以覆盖鳍118的上部分。图13B是沿着图13A所示基片的线B-B’获取的横截面视图。因此，共形氧化物层124可以保护鳍118的上部分。
现在参照图14A-图18C，其示出在半导体基片102上形成一个或多个栅极叠层的流程。可以利用各种工艺，包括但不限于侧壁图像传送(SIT)和间距划分(pitchsplitting)来形成栅极叠层。
图14A示出在暴露的氧化物填料122的上表面上形成的栅极层126。在至少一种示例性实施方式中，栅极层126可以形成自高介电常数(高k)材料。然而，可以使用其它材料。栅极层126可以覆盖共形氧化物层124以形成虚拟栅极，如以下更详细讨论的。栅极层126可以形成自多晶硅，即，多晶硅(PolySi)。此外，栅极掩蔽层128可以形成在栅极层126的上表面上以形成保护性覆盖层，如图15A-图15B所示。栅极掩蔽层128可以形成自例如SiO2或SiN，并且可以按照各种沉积方法加以沉积，包括但不限于等离子体增强化学气相沉积(PECVD)。沿着图14A所示基片102的线B-B’获取的横截面视图示于图14B。
转向图16A，栅极心轴层130形成在栅极掩蔽层128的上表面上。栅极心轴层130可以被图案化以形成一个或多个栅极心轴130’，其决定相应的栅极叠层的取向和形状。图16B是沿着图16A所示基片的线B-B’获取的横截面视图。
参照图17A，栅极心轴层130可以图案化以形成相对于鳍118垂直延伸的多个栅极心轴130’。图17B是沿着图17A所示基片的线B-B’获取的横截面视图。
现在参照图18A，蚀刻除去暴露的栅极掩蔽层128并除去栅极心轴130’。如图18B所示，邻接于栅极层125’，暴露氧化物填料的一部分。参照图18C，其示出多个栅极叠层132。每个栅极叠层132具有一定栅极长度和一定栅极宽度。栅极长度在X轴方向上延伸以限定长度侧，以及栅极宽度在Y方向上延伸以限定宽度侧。栅极叠层132包括栅极层126’以及形成在栅极层126的上表面上的栅极掩模128’。栅极层126形成在氧化物填料122上，即，掩埋氧化物(buriedoxide，BOX)层，并延伸跨越鳍118。此外，掩蔽层104的除去会暴露氧化物填料122以及覆盖鳍118的共形氧化物层124，这进一步示于图18A-图18C。
现在转到图19A-图26C，其示出了用于在半导体基片102上形成S/D元件的流程。
参照图19A，形成栅极间隔层134以覆盖氧化物填料122、鳍118和栅极叠层132。栅极间隔层134可以形成自各种材料，包括但不限于SiN，在进行间隔蚀刻过程以前，其在高温，例如大约1000摄氏度(℃)退火。图19B是沿着线B-B’获取的横截面视图，其示出形成在氧化物填料122上的栅极间隔层134。图19C是沿着线C-C’获取的横截面视图，其示出形成在各个栅极叠层132上的栅极间隔层134。
参照图20A，蚀刻栅极间隔层134的上部分以暴露栅极掩蔽层128。图20B是沿着基片102的B-B’获取的横截面视图，其示出相对于单个栅极叠层132的侧面形成的侧壁136。图20C是沿着基片102的C-C’获取的横截面视图，其示出相对于每个栅极叠层132的侧面形成的侧壁136。在至少一种实施方式中，等离子体蚀刻过程用来进行间隔蚀刻过程。然而，可以理解的是，间隔蚀刻过程并不限于等离子体蚀刻过程。在S/D元件的形成期间，侧壁136可以保护栅极叠层132，其将在下文更详细地讨论。还可以在分开的nFET区和pFET区进行间隔蚀刻工艺。因此，在每个相应的间隔蚀刻过程中，还可以形成一系列块掩模以覆盖nFET区和pFET区，如本领域普通技术人员所熟知的。
图21A-图21C示出了在用来除去部分的共形氧化物层的蚀刻过程以后的基片102。参照图21C，例如，在邻接于侧壁136的区中选择性地蚀刻部分的共形氧化物层124和位于S/D区120的下方Si鳍层。可以使用各种蚀刻过程，包括但不限于等离子体蚀刻过程。因此，暴露位于S/D区120的鳍118的下方牺牲氧化物鳍层。
参照图22A-图22C，进一步蚀刻位于S/D区120的暴露的牺牲氧化物鳍层以暴露在S/D区120的掺杂基片，即，P+掺杂S/D基片区121。图22B示出在等离子体蚀刻过程以后基片102的横截面。等离子体蚀刻过程可以用来进一步蚀刻暴露的牺牲氧化物鳍层。参照图22B-图22C，掺杂S/D基片区形成在每个栅极叠层132之间。在至少一种实施方式中，形成具有晶体取向，即，<100>的米勒指数(MillerIndex)的暴露的掺杂S/D基片区121。
转向图23A-图23C，从鳍118除去牺牲氧化物鳍层。参照图22B-图23C，例如，鳍空隙138形成在掺杂半导体基片102和Si鳍层之间。栅极叠层132保持与氧化物填料122接触。因此，即使除去了牺牲氧化物鳍层，基于它们与栅极叠层132的栅极层126接触，鳍118的Si层仍然被支持。
然后可以用第二氧化物填料122’来回填鳍空隙138，如图24A-图24C所示。图24B示出在栅极掩蔽的顶部下面形成的第二氧化物填料122’。然而，可以理解的是，第二氧化物填料122’可以覆盖半导体器件的整个上部分，即，通过在栅极掩蔽上方延伸。第二氧化物填料122’可以由包括接触栅极叠层132的氧化物填料122的相同材料制成。第二氧化物填料可以包括可流动的氧化物材料。参照图24B-图24C，鳍118可以与氧化物填料整体形成，即，接触栅极叠层132的氧化物基片层。
现在转到图25A-图25C，可以凹陷第二氧化物填料122’以再次暴露在每个栅极叠层132之间的掺杂S/D基片区121。暴露的掺杂S/D基片区121可以用作籽晶层(seedinglayer)以在S/D区120外延生长S/D元件140。S/D元件140包括具有第二极性的离子，其中上述第二极性与掺杂S/D基片区121的第一极性相反。暴露的掺杂S/D基片区121可以是掺杂的，例如，用阳(+)离子，这进一步示于图25A-图25C。
参照图26A-图26C，N-掺杂材料可以外延生长自暴露的掺杂S/D基片区121以形成掺杂有阴(-)离子的S/D元件140。在至少一种实施方式中，每个S/D元件140相对于栅极叠层132形成，并直接接触半导体基片102，即，半导体基片102的掺杂S/D基片区121。S/D元件140的顶部表面可以与相应鳍118的顶部表面齐平。在另一种实施方式中，S/D元件140的顶部表面可以在相应鳍118的上部分的上方延伸约0.2nm至约50nm范围内的距离。另外，通过控制在图5A-图5B中形成的牺牲氧化物层112的厚度，可以变化鳍118的鳍氧化物层142的厚度，即，介于活性Si层114和掺杂基片区111之间的鳍118的层。
参照图27A-图27C，可以用第三氧化物填料122”来回填半导体基片102以覆盖暴露的掺杂基片区111。第三氧化物填料122”可以包括可流动的氧化物材料。另外的过程可以应用于半导体器件102，包括但不限于虚拟栅极去除、金属栅极替换、金属栅极盖形成、金属栅极接触叠层形成、接触通路/沟槽形成(以连接S/D元件140)、S/D元件硅化物形成、金属栅极触点形成(以形成在金属栅极处的导电接触)、S/D和栅极通路/沟槽的金属填充、以及线后端(backendofline，BEOL)布线过程(以互相连接形成在半导体器件上的各种电子器件)。
现在转到图28，流程图示出了根据本发明的一种示例性实施方式形成半导体器件的方法。在操作2800中，在半导体基片的掺杂的体基片区上形成至少一个鳍。在操作2802中，在掺杂的体基片区上形成掩埋氧化物层以包围至少一个鳍，其中上述掩埋氧化物层具有第一源极区/漏极区和第二源极区/漏极区。在操作2804中，在掩埋氧化物层上形成至少一个栅极叠层。在操作2806中，蚀刻第一和第二源极区/漏极区以暴露相应的第一和第二掺杂的体基片区。在操作2808中，在第一掺杂的体基片区形成第一源极/漏极元件以及在第二掺杂的体基片区形成第二源极/漏极元件，以及该方法结束。
因此，通过在半导体基片的体部分上形成S/D元件，即，掺杂S/D基片区，同时在氧化物填料上形成栅极，即，BOX层，可以避免在间隔蚀刻过程中鳍的侵蚀并可以消除在epi模件处的非合并鳍。另外，提供掺杂S/D基片区，其中晶体取向具有<100>的米勒指数，会提高膜质量，从而减少源极/漏极外延缺陷。此外，在掺杂S/D基片区上形成S/D元件，同时在掩埋氧化物填料上形成栅极，会最小化源极/漏极电穿通并防止在nFET部分和pFET部分之间的交叉串扰(cross-talk)。
本文使用的术语仅为了描述示例性实施方式而并不旨在限制本发明。如本文中使用的，除非上下文另外明确指出，单数形式“一”、“一种”和“该”还旨在包括复数形式。应当进一步理解的是，当在本说明书中使用时，术语“包含”和/或“包含”规定陈述的特征、整体、步骤、操作、元件和/或组件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件部件和/或它们的组的存在或添加。
本文所描述的流程图只是一个实例。对于其中描述的此图示或操作，可能有许多变化，而不偏离本发明的精神。例如，可以以不同的顺序进行上述操作或可以添加、删除或修改上述操作。所有这些变化被认为是权利要求的一部分。
虽然已描述了本发明的示例性实施方式，但应当理解的是，本领域技术人员，无论是现在还是将来，可以进行属于所附描述的权利要求的范围内的各种变化。

Claims (19)

1.一种半导体器件，包括：
形成在所述半导体器件的基片部分上的掺杂基片层，所述掺杂基片层沿着第一方向延伸以限定长度并且沿着垂直于所述第一方向的第二方向延伸以限定宽度；
形成在所述掺杂基片层上的多个鳍；
形成在所述多个鳍中的每个鳍之间的氧化物基片层；以及
至少一个栅极，形成在所述氧化物基片层上并且延伸跨越所述多个鳍中的至少一个鳍。
2.根据权利要求1所述的半导体器件，其中，所述多个鳍包括接触所述掺杂基片层的氧化物鳍层以及形成在所述氧化物层上的硅鳍层，所述氧化物鳍层由与所述氧化物基片层相同的材料形成。
3.根据权利要求2所述的半导体器件，其中，所述氧化物鳍层与所述氧化物基片层整体形成。
4.根据权利要求3所述的半导体器件，其中，所述氧化物鳍层直接形成在所述掺杂基片层上。
5.根据权利要求4所述的半导体器件，其中，所述掺杂基片层具有通过相应的鳍而彼此分开的多个源极区/漏极区。
6.根据权利要求5所述的半导体器件，进一步包括掺杂S/D元件，所述掺杂S/D元件形成在每个源极区/漏极区上并且设置为相邻于多个所述栅极中的至少一个栅极。
7.根据权利要求6所述的半导体器件，其中，所述掺杂S/D元件掺杂有具有第一极性的第一离子，并且所述源极区/漏极区掺杂有具有与所述第一极性相反的第二极性的第二离子。
8.根据权利要求7所述的半导体器件，其中，所述掺杂S/D元件的顶部延伸超过所述多个鳍的顶部。
9.根据权利要求8所述的半导体器件，其中，所述掺杂基片层由硅形成。
10.一种形成半导体器件的方法，包括：
在半导体基片的掺杂的体基片区上形成至少一个鳍；
形成在所述掺杂的体基片区上的掩埋氧化物层以包围所述至少一个鳍，所述掩埋氧化物层具有第一源极区/漏极区和第二源极区/漏极区；
形成在所述掩埋氧化物层上的至少一个栅极叠层；
蚀刻所述第一源极区/漏极区和第二源极区/漏极区以暴露相应的第一掺杂的体基片区和第二掺杂的体基片区；以及
形成在所述第一掺杂的体基片区处的第一源极/漏极元件以及形成在所述第二掺杂的体基片区处的第二源极/漏极元件。
11.根据权利要求10所述的方法，其中，所述至少一个鳍具有牺牲氧化物鳍层以及形成在所述牺牲氧化物鳍层上的活性半导体鳍层。
12.根据权利要求11所述的方法，进一步包括：
蚀刻所述第一源极区/漏极区和第二源极区/漏极区以暴露所述牺牲氧化物鳍层；以及
用氧化物填充材料替换所述牺牲氧化物鳍层以形成接触所述半导体基片的所述掺杂的体基片区的氧化物填料鳍层。
13.根据权利要求12所述的方法，其中，所述第一掺杂的体基片区和第二掺杂的体基片区掺杂有具有第一极性的离子，以及其中，所述第一源极/漏极元件外延生长自所述第一掺杂的体基片区并且具有与所述第一极性相反的第二极性，并且所述第二源极/漏极元件外延生长自所述第二掺杂的体基片区并且具有所述第二极性。
14.一种形成半导体器件的方法，包括：
形成在基片中的阱区；
用具有第一极性的离子掺杂所述阱区以形成掺杂的体基片区；
在所述掺杂的体基片区上形成至少一个鳍；
沉积氧化物材料，所述氧化物材料覆盖所述掺杂的体基片区的暴露部分和所述至少一个鳍的部分以形成掩埋氧化物层，所述掩埋氧化物层具有第一源极区/漏极区和第二源极区/漏极区；以及
在所述掩埋氧化物层上形成至少一个栅极叠层，所述栅极叠层在所述第一源极区/漏极区和所述第二源极区/漏极区之间延伸。
15.根据权利要求14所述的方法，其中，所述形成至少一个鳍进一步包括：
形成在所述掺杂的体基片区上的牺牲氧化物层以及在所述牺牲氧化物层的表面上的活性半导体层；以及
图案化所述牺牲氧化物层和所述活性半导体层以形成至少一个半导体鳍。
16.根据权利要求15所述的方法，其中，所述图案化形成具有牺牲氧化物鳍层和活性半导体鳍层的所述至少一个半导体鳍。
17.根据权利要求16所述的方法，进一步包括用氧化物填充材料替换所述牺牲氧化物鳍层。
18.根据权利要求17所述的方法，其中，所述替换所述牺牲氧化物鳍进一步包括：
蚀刻包围所述至少一个鳍的所述氧化物材料以暴露所述牺牲氧化物鳍层、位于所述第一源极区/漏极区的第一掺杂的体基片区以及位于所述第二源极区/漏极区的第二掺杂的体基片区；
蚀刻除去位于所述活性半导体鳍层和所述掺杂的体基片区之间的所述牺牲氧化物材料以形成鳍空隙；以及
用所述氧化物填充材料填充所述鳍空隙。
19.根据权利要求18所述的方法，进一步包括在所述第一掺杂的体基片区上形成第一源极/漏极元件，以及在所述第二掺杂的体基片区上形成第二源极/漏极元件。
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